CN111292782B - 非易失性随机存取存储器及存取方法 - Google Patents

非易失性随机存取存储器及存取方法 Download PDF

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Abstract

本发明公开了一种非易失性随机存取存储器及存取方法。非易失性随机存取存储器包括多个存储单元，每个存储单元包括两个开关元件和一个存储元件，其中多个存储单元包括第一存储单元，第一存储单元包括第一开关元件、第二开关元件和第一存储元件，第一开关元件的控制端连接到第一横向字线，第一开关元件的第一端连接到第一纵向位线，第二开关元件的控制端连接到第一纵向字线，第二开关元件的第一端连接到第二横向位线，第一存储元件的一端连接到第一开关元件的第二端，另一端连接到第二开关元件的第二端。

Description

非易失性随机存取存储器及存取方法
技术领域
本发明涉及集成电路技术领域，尤其涉及非易失性随机存取存储器及存取方法。
背景技术
随着DRAM（动态随机存取存储器）模块容量的增加和价格的下降，能够存储大量数据的存储系统变得可以负担得起。内存数据库（IMDB）是一种数据库系统，它在主内存中保留了很大一部分（如果不是全部）数据，以实现高查询性能。通常，数据库工作负载分为联机事务处理（OLTP）和联机分析处理（OLAP）。OLTP工作负载的特点是一次对几行进行读写操作，这通常对延迟至关重要。相反，OLAP应用程序的特征在于跨越数据库的几列的批量顺序扫描，例如计算特定列的聚合值。这两个工作负载通常由两种不同类型的数据库系统提供服务，即事务处理和数据仓库系统。但是，IMDB中OLTP和OLAP系统之间的明确分离存在一些缺点。
IMDB的性能对于访问主存储器中的数据的效率非常敏感。因此，如何优化存储器架构以促进面向行和面向列的数据访问已成为提高其性能的关键工具。
发明内容
针对存储器中的数据高效访问问题，理论上的解决方案是设计一种存储器架构，该架构能够在物理存储器阵列中实现行和列访问，如为多媒体和图像处理应用提出的转置SRAM设计。
因此，本发明提供了一种非易失性随机存取存储器及存取方法，它能够实现行列转置化数据访问。
本发明提供的一种非易失性随机存取存储器及存取方法，所述非易失性随机存取存储器，包括多个存储单元，每个存储单元包括两个开关元件和一个存储元件，其中：
所述多个存储单元包括第一存储单元，第一存储单元包括第一开关元件、第二开关元件和第一存储元件，第一开关元件的控制端连接到第一横向字线RWL0，第一开关元件的第一端连接到第一纵向位线CBL0，第二开关元件的控制端连接到第一纵向字线CWL0，第二开关元件的第一端连接到第二横向位线RBL1，第一存储元件的一端连接到第一开关元件的第二端，另一端连接到第二开关元件的第二端。
所述多个存储单元还包括第二存储单元，第二存储单元包括第三开关元件、第四开关元件和第二存储元件，第三开关元件的控制端极连接到第二横向字线RWL1，第三开关元件的第一端连接到第二纵向位线CBL1，第四开关元件的控制端连接到第二纵向字线CWL1，第四开关元件的第一端连接到第一横向位线RBL0，第二存储元件的一端连接到第三开关元件的第二端，另一端连接到第四开关元件的第二端。
在一种可选方式中，所述的开关元件为NMOS晶体管。
在其他可选方式中，所述的开关元件还可以为其他类型的开关器件。
在一种可选方式中，所述的存储元件为铁电电容器。
在其他可选方式中，所述的存储元件还可以为其他非易失存储器件。
所述的存储单元，当所述第一纵向字线CWL0和所述第二纵向字线CWL1分别使得所述第二开关元件和第四开关元件导通时，所述非易失性随机存取存储器进行横向数据读写操作。
所述的存储单元，当所述第一横向字线RWL0和所述第二横向字线RWL1分别使得所述第一开关元件和第三开关元件导通时，所述非易失性随机存取存储器进行纵向数据读写操作。
一种非易失性随机存取存储器的存取方法，所述非易失性随机存取存储器包括多个存储单元，每个存储单元连接到一横向字线、一纵向位线、一纵向字线和一横向位线，其特征在于：
通过选通每个存储单元的纵向字线，所述非易失性随机存取存储器进行横向数据读写操作；或者
通过选通每个存储单元的横向字线，所述非易失性随机存取存储器进行纵向数据读写操作。
本发明可适用于在单数据库中高性能混合处理OLTP和OLAP工作负载，通过增加少量的存储面积，实现行列转置化数据访问，大幅度提升数据库混合处理OLTP和OLAP工作负载的效率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的非易失性随机存取存储器的存储单元组（unit）示意图。
图2是根据本发明实施例的非易失性随机存取存储器的存储单元组横方向写数据时序图。
图3是根据本发明实施例的非易失性随机存取存储器的存储单元组纵方向写数据时序图。
图4是根据本发明实施例的非易失性随机存取存储器的存储单元组横方向读数据时序图。
图5是根据本发明实施例的非易失性随机存取存储器的存储单元组纵方向读数据时序图。
图6是根据本发明实施例的有参考信号的非易失性随机存取存储器的存储阵列结构示意图。
图7是根据本发明实施例的无参考信号的非易失性随机存取存储器的存储阵列结构示意图。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
下面参考附图描述本发明的具体实施例。
图1是根据本发明实施例的非易失性随机存取存储器的存储单元组（unit）示意图。该实施例的非易失性随机存取存储器包括多个存储单元（cell），每个存储单元（cell）包括两个开关元件和一个存储元件，图1中仅示出其中的两个存储单元cell(0,0)和cell(0,1)，这两个存储单元（cell）可以称为一个存储单元组（unit）。如图1所示，多个存储单元包括第一存储单元cell(0,0)，第一存储单元cell(0,0)包括第一开关元件TA0、第二开关元件TB0和第一存储元件C0。第一开关元件TA0的控制端连接到第一横向字线RWL0，第一开关元件TA0的第一端连接到第一纵向位线CBL0，第二开关元件TB0的控制端连接到第一纵向字线CWL0，第二开关元件TB0的第一端连接到第二横向位线RBL1，第一存储元件C0的一端连接到第一开关元件TA0的第二端，另一端连接到第二开关元件TB0的第二端。
如图1所示，多个存储单元还可以包括第二存储单元cell(0,1)，第二存储单元cell(0,1)包括第三开关元件TA1、第四开关元件TB1和第二存储元件C1，第三开关元件TA1的控制端极连接到第二横向字线RWL1，第三开关元件TA1的第一端连接到第二纵向位线CBL1，第四开关元件TB1的控制端连接到第二纵向字线CWL1，第四开关元件TB1的第一端连接到第一横向位线RBL0，第二存储元件C1的一端连接到第三开关元件TA1的第二端，另一端连接到第四开关元件TB1的第二端。
在一个示例中，开关元件可以是NMOS晶体管，存储元件可以是铁电电容器。在该示例中，NMOS晶体管的栅极是控制端，源极是第一端，漏极是第二端，铁电电容器的两个极板作为两端。以第一存储单元cell(0,0)为例，第一横向字线RWL0连接到NMOS晶体管TA0的栅极，NMOS晶体管TA0的源极连接到第一纵向位线CBL0；第一纵向字线CWL0连接到NMOS晶体管TB0的栅极，该NMOS晶体管TB0的源极连接到第二横向位线RBL1；铁电电容器C0的一端连接到NMOS晶体管TA0的漏极，另一端连接到NMOS晶体管TB0的漏极。
该存储单元组（unit）具有横方向和纵方向选通两种模式。当CWL0和CWL1两条字线作为选通控制线，为高电平情况下，则整个存储单元组横向导通，构成两个1T1C存储单元101和104，可以通过CBL0和CBL1两条位线进行存储单元的数据读写操作。当RWL0和RWL1两条字线作为选通控制线，为高电平情况下，则整个存储单元组纵向导通，构成两个1T1C存储单元102和103，可以通过RBL0和RBL1两条位线进行存储单元的数据读写操作。
图2是根据本发明实施例的非易失性随机存取存储器的存储单元组（unit）横方向写数据时序图。如图2所示，写操作时序分为四个阶段（0，1，2，3），CWL0和CWL1作为选通控制线，在0阶段为低电平，在1和2阶段拉高到高电平，则整个存储单元组（unit）横向导通，通过位线CBL0和CBL1可进行横向数据写入。3阶段操作完毕后，则将为低电平。
图1中101存储单元的写操作时序：0阶段中，字线RWL0为低电平，位线RBL1作为板线，为低电平，位线CBL0为低电平；1阶段中，字线RWL0为高电平，板线RBL1为低电平，位线CBL0接高电平，则写入逻辑值“1”，接低电平则写入逻辑值“0”；2阶段中，字线RWL0保持高电平，板线RBL1产生一个高电平脉冲，位线CBL0继续保持前一状态；3阶段中，字线RWL0降低为低电平，板线RBL1为低电平，位线CBL0降低为低电平。
图1中104存储单元的写操作时序： 0阶段中，字线RWL1为低电平，板线RBL0为低电平，位线CBL1为低电平；1阶段中，字线RWL1为高电平，板线RBL0为低电平，位线CBL1接高电平，则写入逻辑值“1”，接低电平则写入逻辑值“0”；2阶段中，字线RWL1保持高电平，板线RBL0产生一个高电平脉冲，位线CBL1继续保持前一状态；3阶段中，字线RWL1降低为低电平，板线RBL0为低电平，位线CBL1降低为低电平。
图3是根据本发明实施例的非易失性随机存取存储器的存储单元组（unit）纵方向写数据时序图。如图3所示，写操作时序分为四个阶段（0，1，2，3），RWL0和RWL1作为选通控制线，在0阶段为低电平，在1和2阶段拉高到高电平，则整个存储单元组（unit）纵向导通，通过位线RBL0和RBL1可进行纵向数据写入。3阶段操作完毕后，则将为低电平。
图1中103存储单元的写操作时序：0阶段中，字线CWL0为低电平，板线CBL0为低电平，位线RBL1为低电平；1阶段中，字线CWL0为高电平，板线CBL0为低电平，位线RBL1接高电平，则写入逻辑值“1”，接低电平则写入逻辑值“0”；2阶段中，字线CWL0保持高电平，板线CBL0产生一个高电平脉冲，位线RBL1继续保持前一状态；3阶段中，字线CWL0降低为低电平，板线CBL0为低电平，位线RBL1降低为低电平。
图1中102存储单元的写操作时序：0阶段中，字线CWL1为低电平，板线CBL1为低电平，位线RBL0为低电平；1阶段中，字线CWL1为高电平，板线CBL1为低电平，位线RBL0接高电平，则写入逻辑值“1”，接低电平则写入逻辑值“0”；2阶段中，字线CWL1保持高电平，板线CBL1产生一个高电平脉冲，位线RBL0继续保持前一状态；3阶段中，字线CWL1降低为低电平，板线CBL1为低电平，位线RBL0降低为低电平。
图4是根据本发明实施例的非易失性随机存取存储器的存储单元组（unit）横方向读数据时序图。如图4所示，读操作时序分为四个阶段（0，1，2，3），CWL0和CWL1作为选通控制线，在0阶段为低电平，在1和2阶段拉高到高电平，则整个存储单元组（unit）横向导通，通过位线CBL0和CBL1可进行横向数据读出。3阶段操作完毕后，则将为低电平。
图1中101存储单元的读操作时序：0阶段中，字线RWL0为低电平，板线RBL1为低电平；1阶段中，字线RWL0为高电平，板线RBL1产生一个高电平脉冲；2阶段中，字线RWL0保持高电平，板线RBL1为低电平；3阶段中，字线RWL0降低为低电平，板线RBL1为低电平。
图1中104存储单元的读操作时序：0阶段中，字线RWL1为低电平，板线RBL0为低电平；1阶段中，字线RWL1为高电平，板线RBL0产生一个高电平脉冲；2阶段中，字线RWL1保持高电平，板线RBL0为低电平；3阶段中，字线RWL1降低为低电平，板线RBL0为低电平。
图5是根据本发明实施例的非易失性随机存取存储器的存储单元组（unit）纵方向读数据时序图。如图5所示，读操作时序分为四个阶段（0，1，2，3），RWL0和RWL1作为选通控制线，在0阶段为低电平，在1和2阶段拉高到高电平，则整个存储单元组（unit）纵向导通，通过位线RBL0和RBL1可进行纵向数据读出。3阶段操作完毕后，则将为低电平。
图1中103存储单元的读操作时序：0阶段中，字线CWL0为低电平，板线CBL0为低电平；1阶段中，字线CWL0为高电平，板线CBL0产生一个高电平脉冲；2阶段中，字线CWL0保持高电平，板线CBL0为低电平；3阶段中，字线CWL0降低为低电平，板线CBL0为低电平。
图1中102存储单元的读操作时序：0阶段中，字线CWL1为低电平，板线CBL1为低电平；1阶段中，字线CWL1为高电平，板线CBL1产生一个高电平脉冲；2阶段中，字线CWL1保持高电平，板线CBL1为低电平；3阶段中，字线CWL1降低为低电平，板线CBL1为低电平。
图6是根据本发明实施例的有参考信号的非易失性随机存取存储器的存储阵列结构示意图。如图6所示，该存储阵列中一个存储单元（cell）存储1位数据；由多个存储单元组成多个行和列。通过横向选通字线（CWL（N））进行选通后，对存储阵列进行横方向数据读写操作；通过纵向选通字线（RWL（N））进行选通后，对存储阵列进行纵方向数据读写操作。
横向选通模式下，通过该存储单元行对应的字线（RWL（N）），选择存储单元行；通过列定向板线的子集来选择所选行的一部分存储单元，其中阵列的每列具有单独的板线；通过连接到存储单元行的所选部分的位线进行数据读写。横向选通模式下，每列存储单元对应有一个读出放大器（SA），通过加入参考信号（Vref），读取相应的数据。
纵向选通模式下，通过该存储单元行对应的字线（CWL（N）），选择存储单元列；通过行定向板线的子集来选择所选行的一部分存储单元，其中阵列的每行具有单独的板线；通过连接到存储单元列的所选部分的位线进行数据读写。纵向选通模式下，每行存储单元对应有一个读出放大器（SA），通过加入参考信号（Vref），读取相应的数据。
图7是根据本发明实施例的无参考信号的存储阵列结构示意图。如图7所示，该存储阵列中一个存储单元组（unit）包含两个存储单元（cell），共同存储1位数据；由多个存储单元组组成多个行和列。通过横向选通字线（CWL（N））进行选通后，对存储阵列进行横方向数据读写操作；通过纵向选通字线（RWL（N））进行选通后，对存储阵列进行纵方向数据读写操作。
横向选通模式下，通过该存储单元行对应的字线（RWL（N）），选择存储单元行；通过列定向板线的子集来选择所选行的一部分存储单元组，其中阵列的每列具有单独的板线；通过连接到存储单元行的所选部分的位线进行数据读写。横向选通模式下，每列存储单元组对应有一个读出放大器（SA），读取相应的数据。
纵向选通模式下，通过该存储单元行对应的字线（CWL（N）），选择存储单元列；通过行定向板线的子集来选择所选行的一部分存储单元组，其中阵列的每行具有单独的板线；通过连接到存储单元列的所选部分的位线进行数据读写。纵向选通模式下，每行存储单元组对应有一个读出放大器（SA），读取相应的数据。
通过图6和图7的存储阵列，可实现行列转置化数据访问功能。用户可选择横向选通模式，按照行方向进行数据写入。当需要使用某一列数据时，则可选择纵向选通模式，一次性读取出所需要的列数据。操作处理后的结果，如果需要回写回对应列，可以在纵向选通模式，直接进行列数据写入。如果需要写入到另一行，则可以选择横向选通模式，将处理后数据写入对应行。操作过程中，横向选通模式和纵向选通模式可以随时根据需要进行切换。
例如，在图7的存储阵列中，我们存入一个8*8的数据矩阵，该数据矩阵存储在存储阵列的第0行至第7行的第0列至第7列的存储单元组（unit）内。当我们需要该数据矩阵的第4行数据时，我们只需要通过横向选通字线RWL3进行横向选通，然后通过存储单元组（unit）对应的纵向位线（CBL）一次性读取unit（3，0）至unit（3，7）这8个unit的数据。当我们需要该数据矩阵的第3列数据时，我们只需要通过纵向选通字线CWL2进行纵向选通，然后通过存储单元组（unit）对应的横向位线（RBL）一次性读取unit（0，2）至unit（7，2）这8个unit的数据。
通过这样的存储阵列结构，可以大大提高数据的行列读取效率，可同时满足OLTP和OLAP工作负载对数据使用方面的要求，节省存储空间，同时大大提高存储使用效率。
需要明确的是，本发明并不局限于上文所描述并在图中示出的特定配置和处理。为了简明起见，这里省略了对已知方法的详细描述。在上述实施例中，描述和示出了若干具体的步骤作为示例。但是，本发明的方法过程并不限于所描述和示出的具体步骤，本领域的技术人员可以在领会本发明的精神后，作出各种改变、修改和添加，或者改变步骤之间的顺序。
以上所述，仅为本发明的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。

Claims (4)

1.一种非易失性随机存取存储器，包括多个存储单元组，每个存储单元组包括两个存储单元，每个存储单元包括两个开关元件和一个存储元件，其中
所述存储单元组的两个存储单元中的一个为第一存储单元，第一存储单元包括第一开关元件、第二开关元件和第一存储元件，第一开关元件的控制端连接到第一横向字线RWL0，第一开关元件的第一端连接到第一纵向位线CBL0，第二开关元件的控制端连接到第一纵向字线CWL0，第二开关元件的第一端连接到第二横向位线RBL1，第一存储元件的一端连接到第一开关元件的第二端，另一端连接到第二开关元件的第二端；
所述存储单元组的两个存储单元中的另一个为第二存储单元，第二存储单元包括第三开关元件、第四开关元件和第二存储元件，第三开关元件的控制端极连接到第二横向字线RWL1，第三开关元件的第一端连接到第二纵向位线CBL1，第四开关元件的控制端连接到第二纵向字线CWL1，第四开关元件的第一端连接到第一横向位线RBL0，第二存储元件的一端连接到第三开关元件的第二端，另一端连接到第四开关元件的第二端；
所述存储单元组处于读写操作时，第一横向字线RWL0、第二横向字线RWL1、第一纵向字线CWL0和第二纵向字线CWL1均处于高电平直至读写操作完毕时均降为低电平；
当将待写入数据置于所述存储单元组的所述第一纵向位线CBL0和所述第二纵向位线CBL1时，所述非易失性随机存取存储器中的包括第一存储单元和第二存储单元的所述存储单元组进行横向数据写入操作；
当通过所述存储单元组的所述第一纵向位线CBL0和所述第二纵向位线CBL1分别读取第一存储元件和第二存储元件中的数据时，所述非易失性随机存取存储器中的包括第一存储单元和第二存储单元的所述存储单元组进行横向数据读出操作；
当将待写入数据置于所述存储单元组的所述第一横向位线RBL0和所述第二横向位线RBL1时，所述非易失性随机存取存储器中的包括第一存储单元和第二存储单元的所述存储单元组进行纵向数据写入操作；
当通过所述存储单元组的所述第一横向位线RBL0和所述第二横向位线RBL1分别读取第二存储元件和第一存储元件中的数据时，所述非易失性随机存取存储器中的包括第一存储单元和第二存储单元的所述存储单元组进行纵向数据读出操作。
2.根据权利要求1所述的非易失性随机存取存储器，所述开关元件为NMOS晶体管。
3.根据权利要求1所述的非易失性随机存取存储器，所述存储元件为铁电电容器。
4.一种如权利要求1所述的非易失性随机存取存储器的存取方法，所述非易失性随机存取存储器包括多个存储单元，每个存储单元连接到一横向字线、一纵向位线、一纵向字线和一横向位线，其特征在于：
通过选择每个存储单元的纵向位线承载数据，所述非易失性随机存取存储器进行横向数据读写操作；或者
通过选择每个存储单元的横向位线承载数据，所述非易失性随机存取存储器进行纵向数据读写操作。
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