CN115171750A - 存储器及其访问方法、电子设备 - Google Patents

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CN115171750A CN202210804195.XA CN202210804195A CN115171750A CN 115171750 A CN115171750 A CN 115171750A CN 202210804195 A CN202210804195 A CN 202210804195A CN 115171750 A CN115171750 A CN 115171750A
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Abstract

本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路与读字线和读位线连接；在预处理阶段，将第一电压传输至读位线；以及控制电路被配置为在预处理阶段，将第一电压传输至读字线；在读取感应阶段，将第二电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。

Description

存储器及其访问方法、电子设备
技术领域
本申请涉及存储器领域，具体而言，本申请涉及一种存储器的访问方法和存储器、电子设备。
背景技术
传统的一些动态随机存取存储器(DRAM)的一个存储单元由一个晶体管和一个电容器组成。由于晶体管存在漏电，存储的数据需要频繁刷新，从而显著增加了功耗。
由于与硅基MOSFET相比，金属氧化物(如，IGZO)晶体管具有更低的漏电，其潜在应用受到广泛关注。通过用低漏电流的金属氧化物TFT代替传统的硅基MOSFET，可以大大降低刷新频率，并节省功耗。
发明内容
本申请提出一种存储器的访问方法和存储器、电子设备。
一些实施方式中，提供一种存储器，其特征在于，包括：至少一个存储阵列、至少一个控制电路；
所述存储阵列包含若干阵列排布的存储单元，以及若干用于读操作的读字线和读位线；所述存储单元包括第一晶体管和第二晶体管；所述第二晶体管的栅极与所述第一晶体管的第一极连接，所述第二晶体管的第一极与所述读字线连接，所述第二晶体管的第二极与所述读位线连接；
所述控制电路与所述读字线和所述读位线连接；
在预处理阶段，将第一电压传输至所述读位线；
控制电路被配置为，在预处理阶段，将所述第一电压传输至所述读字线，在读取感应阶段，将第二电压传输至所述存储单元连接的读字线；所述第二晶体管为读晶体管，所述第一晶体管为写晶体管，所述第一晶体管为n型或p型晶体管。在一种可能的实现方式中，在读取感应阶段，保持将第一电压传输至读位线；
所述第二晶体管为N型晶体管，所述第二电压小于所述第一电压；或
所述第二晶体管为P型晶体管，所述第二电压大于所述第一电压。
在一种可能的实现方式中，控制电路包括第一控制模块；
第一控制模块分别与读字线连接；
第一控制模块被配置为，在预处理阶段，基于第一控制信号，将第一电压传输至读字线。
在一种可能的实现方式中，控制电路包括第二控制模块；
第二控制模块与读字线连接；
第二控制模块被配置为，在读取感应阶段，基于第二控制信号，将第二电压传输至存储单元连接的读字线。
在一种可能的实现方式中，还包括至少一个感应放大器、若干用于写操作的写位线和写字线；感应放大器包括至少一个感应放大单元；
存储单元中的第一晶体管的栅极与写字线连接，第一晶体管的第二极与写位线连接；
感应放大器与一个存储阵列对应连接，感应放大单元的第一输入端与读位线连接，感应放大单元的第二输入端用于接收参考电流，感应放大单元的输出端与写位线连接。
第二方面，本申请实施例提供了一种电子设备，其特征在于，包括如第一方面的存储器。
第三方面，本申请实施例提供了一种存储器的访问方法，包括：
预处理阶段，对存储阵列进行预处理，将第一电压传输至读字线和读位线；
读取感应阶段，输出第二电压给存储单元连接的读字线，根据读位线上的电信号的变化，对存储单元进行访问。
在一种可能的实现方式中，
所述第二晶体管为N型晶体管，所述第二电压小于所述第一电压；或
所述第二晶体管为P型晶体管，所述第二电压大于所述第一电压。
在一种可能的实现方式中，在读取感应阶段，包括：
保持将第一电压传输至读位线；
在输出第二电压之后，控制感应放大单元开启，以将存储单元连接的读位线上的电流与参考电流进行比较，根据比较结果输出存储单元存储的数据。
在一种可能的实现方式中，将存储单元连接的读位线上的电流与参考电流进行比较，根据比较结果输出存储单元存储的数据，包括：
当存储单元连接的读位线上的电流大于参考电流时，输出高电平信号，并基于选择信号，将高电平信号传输至数据线上；
当存储单元连接的读位线上的电流小于参考电流时，输出低电平信号，并基于选择信号，将低电平信号传输至数据线上。
在一种可能的实现方式中，输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将高电平信号通过写位线回写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将低电平信号通过写位线回写入第一晶体管的第一极。
在一种可能的实现方式中，输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极。
本申请实施例提供的技术方案，至少具有如下有益效果：
本申请实施例提出了一种新的存储器，通过设置至少一个控制电路，在预处理阶段，将第一电压传输至读字线和读位线，以使得每个存储单元中的第二晶体管均关断，使得在读取感应阶段之前将所有的第二晶体管都关断，并且通过读取感应，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有的1T1C存储单元的结构示意图；
图2为2T0C存储单元的结构示意图；
图3为2T0C存储阵列的结构示意图；
图4为2T0C存储阵列中存在串扰或电流共享问题的示意图；
图5为本申请实施例提供的一种存储器的结构示意图；
图6为本申请实施例提供的图5中一个存储单元访问的结构示意图；
图7为本申请实施例提供的图5中一个存储单元访问的电路原理示意图；
图8为本申请实施例提供的一种存储器的访问方法的时序示意图；
图9为本申请实施例提供的一种存储器的访问方法的流程示意图。
附图标记：
10-存储阵列，11-存储单元，12-第一控制模块，13-第二控制模块，14-第三控制模块，15-第四控制模块；
20-感应放大器，21-感应放大单元。
具体实施方式
下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
如图1所示，传统的动态随机存取存储器(DRAM)的一个存储单元由一个晶体管和一个电容器组成，即1T1C存储单元。图1中Gate表示晶体管的栅极，Source表示晶体管的源极，Drain表示晶体管的漏极，Storage Node(SN)表示存储节点，Capacitor表示电容，Bit-line(简称BL)表示位线，用于读写存储单元(简称读写cell)，Word-line(简称WL)表示字线，用于控制存储单元(简称cell)和BL的连通。Vcc/2表示电容一端接收的电压。
但传统的1T1C存储单元的存储器的读取过程是将电容里存储的电荷全部消散到Bit-line(BL)上，因此，传统的1T1C存储单元的存储器的读取过程是破坏性的。
如图2所示的本申请的2T0C存储单元，其与传统的1T1C存储单元相比，该方案在存储节点SN处不需要太大的电容。
2T0C的存储单元由两个晶体管组成，其中晶体管Tr_w用于写数据，另一个晶体管Tr_r用于存数据，SN表示存储节点，Write_WL表示用于写数据的字线，Write_BL表示用于写数据的位线，Read_WL表示用于读数据的字线，Read_BL表示用于读数据的位线。
图3为2T0C存储单元的一个存储阵列的示意图，沿着行方向延伸的W_WL1、W_WL2、W_WL3分别表示用于写入数据阶段的写数据的第一条字线、第二条字线、第三条字线；沿着列方向延伸的W_BL1、W_BL2、W_BL3分别表示用于写入数据阶段的写数据的第一条位线、第二条位线、第三条位线；沿着行方向延伸的R_WL1、R_WL2、R_WL3分别表示用于数据读取阶段的读数据的第一条字线、第二条字线、第三条字线；沿着列方向延伸的R_BL1、R_BL2、R_BL3分别表示数据读取阶段的用于读数据的第一条位线、第二条位线、第三条位线。
如图2-4所示，目前针对2T0C存储单元的存储器，一种访问方法是利用存储节点SN右侧的晶体管Tr_r的导电性能来进行访问的，存储节点SN与晶体管Tr_r的栅极连接，因此，存储节点SN的电位大小能够控制晶体管Tr_r的导通与关断。
如图4所示，若存储节点SN的电位是高电位1，晶体管Tr_r是导通的，若存储节点SN的电位是低电位0，晶体管Tr_r是关断的。如果其中一个存储单元(cell)的存储节点存的是0(如图4中右上角的存储单元存的是0)，则该存储单元的晶体管Tr_r是关断的；其相邻的存储单元(cell)存储的1，则相邻的存储单元的晶体管Tr_r是导通的(此时晶体管Tr_r可以等效为一个电阻)。
若要访问右上角的存储单元(cell)存储的数据(存的数据是0)，右上角的存储单元(cell)的晶体管Tr_r应该是关断的，但由于其相邻的存储单元(cell)存储的数据是1，那么右上角的存储单元(cell)的晶体管Tr_r通过其相邻的存储单元(cell)连通了，如图4中的箭头方向，使得右上角的存储单元(cell)的晶体管Tr_r没有关断，从而在R-WLs和R-BLs之间存在串扰或电流共享问题，干扰了对右上角的存储单元(cell)的访问。
本申请提供的存储器及其访问方法、电子设备，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
本申请实施例提供了一种存储器，至少包含一个存储阵列，其中，可以是多个存储阵列，每个存储阵列的外围设置有一个驱动电路。相邻存储阵列可以共用驱动电路的全部或部分，或者驱动电路为两套且相互独立。
所述驱动电路中存在一个本申请提出的新的控制电路，同理，所述控制电路可以被两个存储阵列共用或仅一个存储阵列单独使用。
一些实施例中，若一个控制电路控制一行或一列存储单元，则n行或n列存储单元具备n个控制电路。每个控制电路可以仅与其中一个存储阵列相连，也可以与相邻的存储阵列中的一行或一列存储单元相连。
当然，则n行或n列存储单元也可以具备2n个控制电路，每个控制电路与一行或一列的奇数或偶数行或列的存储阵列相连。同理，该每一个控制电路都可以仅与其中一个存储阵列相连，也可以与相邻的存储阵列中的一行或一列存储单元相连实现共用。
下面将针对一个控制电路驱动一个存储阵列为例，示意性地说明本申请的发明构思。
存储器包括：一个存储阵列、一个控制电路；
所述存储阵列还包括若干用于读操作的读字线和读位线；
所述控制电路也包括若干用于读操作的读字线和读位线；
所述控制电路和存储阵列的读操作的读字线相连，所述控制电路和存储阵列的读操作的读位线相连。
以2T0C为例，每个存储单元均包括第一晶体管(也称写晶体管)和第二晶体管(也称读晶体管)；第二晶体管的栅极与第一晶体管的第一极连接，第二晶体管的第一极与读字线连接，第二晶体管的第二极与读位线连接；
所述控制电路分别与存储阵列中的一条读字线和一条读位线连接；
若干控制电路被配置为，在预处理阶段，将第一电压传输至若干读字线和若干读位线；
以及，在预充电阶段，将第二电压传输至待要访问的存储单元连接的读位线，在读取感应阶段，将第三电压传输至待要访问的存储单元连接的读字线。
本申请实施例提出了一种新的存储器，针对2T0C存储单元通过设置至少一个控制电路，实现正常的数据读取操作并改善串扰。具体的，通过上述存储器物理结构配合驱动方法，在预处理阶段，将第一电压传输至若干读字线和若干读位线，以使得每个存储单元中的第二晶体管均关断，使得在与预充电阶段和读取感应阶段之前将所有的第二晶体管都关断，并且通过预充电和读取两个阶段，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
在一些实施例中，控制电路还被配置为，在读取感应阶段，停止输出第二电压给所述读位线。
上述不同阶段的读写方法中，第二电压大于第一电压，第三电压小于第一电压。
可选地，第二晶体管可以为N型晶体管，第一晶体管可以为N型晶体管或P型晶体管。当然第二晶体管可以为P型晶体管，第一晶体管可以是N型晶体管或P型晶体管。
其中，第一和第二晶体管的应用场景可以是多种，比如，第一和第二晶体管为硅晶体管或金属氧化物晶体管等。
在一些实施例中，在读取感应阶段，保持将第一电压传输至读位线；
所述第二晶体管为N型晶体管，所述第二电压小于所述第一电压；或
所述第二晶体管为P型晶体管，所述第二电压大于所述第一电压。
如图5所示，存储阵列10包括若干阵列排布的存储单元11，每一个存储单元11均包括两个晶体管。图5中，W-BL1、W-BL2、W-BL3分别为写位线，W-WL1、W-WL2、W-WL3分别为写字线，R-BL1、R-BL2、R-BL3分别为读位线，R-WL1、R-WL2、R-WL3分别为读字线，SA为感应放大单元，IREF为参考电流。
可选地，第一晶体管可以为N型晶体管或P型晶体管，第二晶体管可以为N型晶体管或P型晶体管。
如图5和图6所示，当第一晶体管和第二晶体管均为N型晶体管时，第一晶体管的第一极为源极，第一晶体管的第二极为漏极，第二晶体管的第一极为源极，第二晶体管的第二极为漏极，即第一晶体管的源极与第二晶体管的栅极连接，第一晶体管的漏极与写位线连接，第一晶体管的栅极与写字线连接，第二晶体管的源极与读字线连接，第二晶体管的漏极与读位线连接。
当第一晶体管为N型晶体管，第二晶体管为P型晶体管时，第一晶体管的第一极为源极，第一晶体管的第二极为漏极，第二晶体管的第一极为漏极，第二晶体管的第二极为源极，即第一晶体管的源极与第二晶体管的栅极连接，第一晶体管的漏极与写位线连接，第一晶体管的栅极与写字线连接，第二晶体管的漏极与读字线连接，第二晶体管的源极与读位线连接(图未示)。
在一些实施例中，如图5所示，还包括至少一个感应放大器20、若干用于写操作的写位线W-BL和写字线W-WL；感应放大器20包括至少一个感应放大单元21；
每个存储单元11中的第一晶体管的栅极与写字线连接，第一晶体管的第二极与写位线连接；
感应放大器20与一个存储阵列对应连接，每一感应放大单元的第一输入端与一条读位线R-BL连接，每一感应放大单元的第二输入端用于接收参考电流，每一感应放大单元的输出端与一条写位线W-BL连接，感应放大单元被配置为提供第一电压。
感应放大器20接收的参考电流IREF可以由电流源提供，例如图7所示，感应放大单元21的参考电流IREF由电流源Is提供。
如图6和图7所示存储单元11包括第一晶体管Tw和第二晶体管Tr；第二晶体管Tr的栅极与第一晶体管Tw的第一极连接(即与存储节点SN连接)，第二晶体管Tr的第一极与读字线R-WL连接，第二晶体管Tr的第二极与读位线R-BL连接。
需要说明的是，将第一传输至读位线，可以直接将第一电压加载到读位线上，也可以通过控制模块和/或电源模块将第一电压加载到读位线上，或者也可以利用感应放大单元的电源端接收的电压将第一电压加载到读位线上，将第一电压加载到读位线的方式不做限定。
在一些实施例中，如图6所示，控制电路包括第一控制模块12；
每一第一控制模块12分别与一条读字线R-WL连接；
第一控制模块12被配置为，在预处理阶段，基于第一控制信号PRE，将第一电压VDD传输至若干读字线R-WL，以使得每个存储单元中的第二晶体管Tr均关断。
可选地，如图7所示，第一控制模块12包括晶体管T2，晶体管T2的控制极接收第一控制信号PRE，晶体管T2的第一极与读字线R-WL连接，晶体管T2的第二极接收第一电压VDD，其中：第一控制信号PRE的时序请参见图8所示。
在一些实施例中，如图6所示，控制电路包括第二控制模块13；
每一第二控制模块13与一条读字线R-WL连接；
第二控制模块13被配置为，在读取感应阶段，基于第二控制信号RE，将第二电压传输至待要访问的存储单元连接的读字线R-WL，具体地，第二电压小于第一电压，若第一电压为VDD时，第二电压例如可以为2/3VDD。
可选地，如图7所示，第二控制模块13包括晶体管T1，晶体管T1的控制极接收第二控制信号RE，晶体管T2的第一极与读字线R-WL连接，晶体管T2的第二极接收第二电压2/3VDD，其中：第二控制信号RE的时序请参见图7所示。
需要说明的是，本申请中的控制电路和控制模块，仅做为一种示例，也可以是其他类型的控制电路和控制模块，只要能实现该控制功能均可，本申请不做限定。
在一些实施例中，如图6和图7所示，存储器还包括第三控制模块14和第四控制模块15。开关模块，被配置为，基于第三控制信号SEN，开启感应放大单元21，以使得感应放大单元21对读取的数据进行感应放大后输出。可选地，开关模块包括晶体管T3，晶体管T3的控制极接收感应控制信号SEN，晶体管T3的第一极与感应放大模块连接，晶体管T3的第二极与接地端GND连接，其中：第三控制信号SEN的时序请参见图8所示。
第三控制模块14，被配置为，基于第四控制信号RE-W,将读出的数据回写入对应的存储单元11中。可选地，第四控制模块14包括晶体管T4，晶体管T4的控制极接收第四控制信号RE-W，晶体管T4的第一极与感应放大单元21的输出端VOUT连接，第二极与写位线W-BL连接。
第四控制模块15，被配置为，基于选择信号CSL1，将经过感应放大单元21输出的数据传输至数据线Dataline上，以输出读取的数据。可选地，第四控制模块15包括晶体管T5，晶体管T5的控制极接收选择信号CSL1，晶体管T5的第一极与感应放大单元21的输出端VOUT连接，晶体管T5的第二极与数据线Dataline连接，当晶体管T5为N型晶体管时，选择信号CSL1高电平时，输出读取的数据至数据线Dataline，选择信号CLS1低电平时，不输出读取的数据至数据线Dataline。当晶体管T5为P型晶体管时,选择信号CSL1低电平时，输出读取的数据至数据线Dataline，选择信号CLS1高电平时，不输出读取的数据至数据线Dataline。
在具体实施时，各晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，这些晶体管的第一极和第二极可以为晶体管的源极或漏极，根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
可选的，上述各晶体管均可以是N型晶体管或P型晶体管，本领域技术人员可以理解，图7所示的电路连接方式仅作为本申请实施例提供的存储器的一种示例，在此不做限定。
在一个具体的示例中，仅作为示例，以存储单元中第二晶体管为N型晶体管为例，对存储器的工作原理进行说明，例如可以将第一电压设置为VDD，第二电压设置为2/3VDD。
结合图7和图8所示，存储器访问的工作原理为：
如图7所示，图中晶体管T1和晶体管T2为P型晶体管，晶体管T3、晶体管T4和晶体管T5均为N型晶体管。
1、在预处理阶段，第一控制信号PRE为低电平，晶体管T2打开，将第一电压VDD传输至读字线R-WL,利用感应放大单元21的电源端的电压VDD，持续将第一电压VDD传输至读位线R-BL，使得第一存储单元11中的第二晶体管Tr的第一极和第二极的电压均为第一电压VDD，若存储节点SN存储的数据为“1”，此时第二晶体管Tr的栅源电压Vgs＝0，由于第二晶体管Tr的阈值电压Vth大于零，Vgs＜Vth，则存储单元11中的第二晶体管Tr关断；若存储节点SN存储的数据为“0”，此时第二晶体管Tr的栅源电压Vgs小于0，Vgs＜Vth，存储单元11中的第二晶体管Tr关断。即不论第一存储单元11中存储的数据是“1”或“0”，存储单元11中的第二晶体管Tr均关断。由于存储单元11中的第二晶体管Tr均关断，因此对后续的读取操作不会产生干扰。
2、读取阶段，第二控制信号RE低电平，晶体管T1打开，将第二电压2/3VDD传输至读字线R-WL，以对存储单元11存储的数据进行读取。
3、感应阶段，在输出第三电压2/3VDD之后，将第三控制信号SEN置为高电平，开启感应放大单元21，感应放大单元21根据读位线R-BL的电流和参考电流IREF的比较结果，输出存储单元11存储的数据，并基于选择信号CSL1，选择性地将感应放大单元21输出的数据传输到数据线Dataline上，即选择性地读出数据，完成了读取数据的整个过程。
具体的，若存储单元11存储的数据是1，则第二晶体管Tr打开，读位线R-BL上的电流从第二晶体管Tr的漏极流向源极至读字线R-WL上，此时读位线R-BL的电流大于参考电流IREF，则感应放大单元21感应到电流差之后，两个输入端的电位也发生变化，使得晶体管S6和S8的栅极电位高于晶体管S5和S7的栅极电位，晶体管S8导通，输出低电平信号，经过反相器后输出高电平信号，即感应放大单元21的输出端VOUT输出高电平信号VDD，即感应出存储单元11存储的数据为1。
同理，若存储单元11存储的数据是0，则第二晶体管Tr关断，读位线R-BL上的电流为0，感应放大单元21感应到电流差之后，感应放大单元21的输出端VOUT输出低电平信号GND，即感应出存储单元11存储的数据为0。
结合图7所示，存储器在感应阶段之后还可以包括刷新过程：
5、回写阶段，第四控制信号RE-W为高电平，晶体管T5打开，将感应放大单元21的输出端VOUT读出的数据回写入对应的存储单元11中。
结合图7所示，存储器在感应阶段之后还可以包括新数据写入阶段：
6、数据写入阶段，将写字线W-WL置为高电平，存储单元11中的第一晶体管Tw打开，将新的数据通过写位线W-BL写入第一晶体管Tw的第一极，存储到存储节点SN。
需要说明的是，第二晶体管为N型晶体管仅为本实施例的一种可选方案，这并不会对本申请的技术方案产生限制。若将第二晶体管改成P型晶体管，其工作原理与第二晶体管为N型晶体管的工作原理类似，在此不再赘述。
基于同一发明构思，本申请实施例提供了一种电子设备，其特征在于，包括如上述任一实施例提供的存储器。
本申请实施例提供的电子设备，与前面的各实施例具有相同的发明构思及相同的有益效果，该电子设备中未详细示出的内容可参照前面的各实施例，在此不再赘述。
基于同一发明构思，如图9所示，本申请实施例提供了一种存储器的访问方法，包括：
S1:预处理阶段，对存储阵列进行预处理，将第一电压传输至读字线和读位线；
S2:读取感应阶段，输出第二电压给存储单元连接的读字线，根据读位线上的电信号的变化，对存储单元进行访问。
本申请实施例提出了一种新的存储器的访问方法，通过在预处理阶段，将第一电压传输至读字线和读位线，以使得每个存储单元中的第二晶体管均关断，使得在读取感应阶段之前将所有的第二晶体管都关断，并且通过读取感应，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
在一些实施例中，第二晶体管为N型晶体管，所述第二电压小于所述第一电压；或，第二晶体管为P型晶体管，所述第二电压大于所述第一电压。
在一些实施例中，在读取感应阶段，包括：
保持将第一电压传输至读位线；
在输出第二电压之后，控制感应放大单元开启，以将待要访问的存储单元连接的读位线上的电流与参考电流进行比较，根据比较结果输出存储单元存储的数据。
在一些实施例中，将待要访问的存储单元连接的读位线上的电流与参考电流进行比较，根据比较结果输出存储单元存储的数据，包括：
当待要访问的存储单元连接的读位线上的电流大于参考电流时，输出高电平信号，并基于选择信号，将高电平信号传输至数据线上；
当待要访问的存储单元连接的读位线上的电流小于参考电流时，输出低电平信号，并基于选择信号，将低电平信号传输至数据线上。
具体的，参见图7所示，若存储单元11存储的数据是1，则第二晶体管Tr打开，读位线R-BL上的电流从第二晶体管Tr的漏极流向源极至读字线R-WL上，此时读位线R-BL的电流大于参考电流VREF，感应放大单元21的输出端VOUT输出高电平信号VDD，即感应出存储单元11存储的数据为1，并基于选择信号CSL1，选择性地将感应放大单元21输出的数据传输到数据线Dataline上，即选择性地读出数据，完成了读取数据的整个过程。
若存储单元11存储的数据是0，则第二晶体管Tr关断，读位线R-BL上电流为0，感应放大单元21的输出端VOUT输出低电平信号GND，即感应出第一存储单元11存储的数据为0，并基于选择信号CSL1，选择性地将感应放大单元21输出的数据传输到数据线Dataline上，即选择性地读出数据，完成了读取数据的整个过程。
在一些实施例中，输出高电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将高电平信号通过写位线回写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将低电平信号通过写位线回写入第一晶体管的第一极。
结合图7所示，存储器在感应阶段之后还可以包括刷新过程，即将第四控制信号RE-W置为高电平，晶体管T4打开，将感应放大单元21的输出端VOUT读出的数据回写入对应的存储单元11中。
在一些实施例中，输出高电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极。
结合图7所示，存储器在感应阶段之后还可以包括新数据写入阶段，即将写字线W-WL置为高电平，将存储单元11中的第一晶体管Tw打开，将新的数据通过写位线W-BL写入第一晶体管Tw的第一极，存储到存储节点SN。
至少可以实现如下有益效果：
本申请实施例提出了一种新的存储器和访问方法，通过设置至少一个控制电路，在预处理阶段，将第一电压传输至读字线和读位线，以使得每个存储单元中的第二晶体管均关断，使得在读取感应阶段之前将所有的第二晶体管都关断，并且通过读取感应，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (12)

1.一种存储器，其特征在于，包括：至少一个存储阵列、至少一个控制电路；
所述存储阵列包含若干阵列排布的存储单元，以及若干用于读操作的读字线和读位线；所述存储单元包括第一晶体管和第二晶体管；所述第二晶体管的栅极与所述第一晶体管的第一极连接，所述第二晶体管的第一极与所述读字线连接，所述第二晶体管的第二极与所述读位线连接；
所述控制电路与所述读字线和所述读位线连接；
在预处理阶段，将第一电压传输至所述读位线；
控制电路被配置为，在预处理阶段，将所述第一电压传输至所述读字线，在读取感应阶段，将第二电压传输至所述存储单元连接的读字线；所述第二晶体管为读晶体管，所述第一晶体管为写晶体管，所述第一晶体管为n型或p型晶体管。
2.根据权利要求1所述的存储器，其特征在于，
在读取感应阶段，保持将所述第一电压传输至所述读位线；
所述第二晶体管为N型晶体管，所述第二电压小于所述第一电压；或
所述第二晶体管为P型晶体管，所述第二电压大于所述第一电压。
3.根据权利要求1所述的存储器，其特征在于，所述控制电路包括第一控制模块；
所述第一控制模块分别与所述读字线连接；
所述第一控制模块被配置为，在预处理阶段，基于第一控制信号，将第一电压传输至所述读字线。
4.根据权利要求1所述的存储器，其特征在于，所述控制电路包括第二控制模块；
所述第二控制模块与所述读字线连接；
所述第二控制模块被配置为，在读取感应阶段，基于第二控制信号，将第二电压传输至所述存储单元连接的读字线。
5.根据权利要求1所述的存储器，其特征在于，还包括至少一个感应放大器、若干用于写操作的写位线和写字线；所述感应放大器包括至少一个感应放大单元；
所述存储单元中的第一晶体管的栅极与写字线连接，第一晶体管的第二极与写位线连接；
所述感应放大器与一个所述存储阵列对应连接，所述感应放大单元的第一输入端与所述读位线连接，所述感应放大单元的第二输入端用于接收参考电流，所述感应放大单元的输出端与所述写位线连接。
6.一种电子设备，其特征在于，包括如权利要求1至5任一所述的存储器。
7.一种存储器的访问方法，其特征在于，包括：
预处理阶段，对存储阵列进行预处理，将第一电压传输至读字线和读位线；
读取感应阶段，输出第二电压给存储单元连接的读字线，根据所述读位线上的电信号的变化，对存储单元进行访问。
8.根据权利要求7所述的存储器的访问方法，其特征在于，包括：
所述第二晶体管为N型晶体管，所述第二电压小于所述第一电压；或
所述第二晶体管为P型晶体管，所述第二电压大于所述第一电压。
9.根据权利要求7所述的存储器的访问方法，其特征在于，在所述读取感应阶段，包括：
保持将第一电压传输至读位线；
在输出第二电压之后，控制感应放大单元开启，以将存储单元连接的读位线上的电流与参考电流进行比较，根据比较结果输出存储单元存储的数据。
10.根据权利要求9所述的存储器的访问方法，其特征在于，所述将存储单元连接的读位线上的电流与参考电流进行比较，根据比较结果输出存储单元存储的数据，包括：
当存储单元连接的读位线上的电流大于参考电流时，输出高电平信号，并基于选择信号，将所述高电平信号传输至数据线上；
当存储单元连接的读位线上的电流小于参考电流时，输出低电平信号，并基于选择信号，将所述低电平信号传输至数据线上。
11.根据权利要求10所述的存储器的访问方法，其特征在于，所述输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将所述高电平信号通过写位线回写入第一晶体管的第一极；
所述输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将所述低电平信号通过写位线回写入第一晶体管的第一极。
12.根据权利要求10所述的存储器的访问方法，其特征在于，所述输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极；
所述输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116486865A (zh) * 2023-04-28 2023-07-25 北京超弦存储器研究院 数据读写电路及其方法、存储器及其驱动方法、电子设备
CN117497023A (zh) * 2023-11-03 2024-02-02 北京超弦存储器研究院 感应放大器及其控制方法、存储阵列结构及存储器
WO2024119543A1 (zh) * 2022-12-05 2024-06-13 北京超弦存储器研究院 一种dram芯片及其写入补偿方法和存储控制单元

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1845330A (zh) * 2005-04-08 2006-10-11 株式会社瑞萨科技 半导体存储器件
CN101315813A (zh) * 2007-06-01 2008-12-03 海力士半导体有限公司 用于降低读取干扰的读取闪速存储器件的方法
CN105340018A (zh) * 2013-07-02 2016-02-17 株式会社索思未来 半导体存储装置
CN110797070A (zh) * 2019-10-29 2020-02-14 昆山国显光电有限公司 一种移位寄存器和显示面板
CN112309463A (zh) * 2019-07-24 2021-02-02 三星电子株式会社 读干扰减少的存储器装置以及操作该存储器装置的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1845330A (zh) * 2005-04-08 2006-10-11 株式会社瑞萨科技 半导体存储器件
CN101315813A (zh) * 2007-06-01 2008-12-03 海力士半导体有限公司 用于降低读取干扰的读取闪速存储器件的方法
CN105340018A (zh) * 2013-07-02 2016-02-17 株式会社索思未来 半导体存储装置
CN112309463A (zh) * 2019-07-24 2021-02-02 三星电子株式会社 读干扰减少的存储器装置以及操作该存储器装置的方法
CN110797070A (zh) * 2019-10-29 2020-02-14 昆山国显光电有限公司 一种移位寄存器和显示面板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024119543A1 (zh) * 2022-12-05 2024-06-13 北京超弦存储器研究院 一种dram芯片及其写入补偿方法和存储控制单元
CN116486865A (zh) * 2023-04-28 2023-07-25 北京超弦存储器研究院 数据读写电路及其方法、存储器及其驱动方法、电子设备
CN116486865B (zh) * 2023-04-28 2023-10-20 北京超弦存储器研究院 数据读写电路及其方法、存储器及其驱动方法、电子设备
CN117497023A (zh) * 2023-11-03 2024-02-02 北京超弦存储器研究院 感应放大器及其控制方法、存储阵列结构及存储器
CN117497023B (zh) * 2023-11-03 2024-05-03 北京超弦存储器研究院 感应放大器及其控制方法、存储阵列结构及存储器

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