JP2012160230A - 半導体装置 - Google Patents

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Abstract

【課題】ダミーセルを設けたメモリセルアレイのセンスマージンの向上とビット線ノイズの低減が可能な半導体装置を提供する。
【解決手段】相補対をなすビット線ＢＬ、／ＢＬ、同じ構造のメモリセルＭＣＬ、ＭＣＲ及びダミーセルＤＣＬ、ＤＣＲ、差動型のセンスアンプＳＡ、ビット線ＢＬ、／ＢＬをイコライズするイコライズ回路（Ｑ１）を備え、ビット線イコライズ期間に、メモリセルＭＣＬ、ＭＣＲをビット線ＢＬ、／ＢＬから切り離しダミーセルＤＣＬ、ＤＣＲをビット線ＢＬ、／ＢＬに接続した状態でイコライズ回路でビット線ＢＬ、／ＢＬをイコライズし、メモリセルＭＣＬへのアクセス時に、イコライズ回路を非活性にし、ダミーセルＤＣＬをビット線ＢＬから切り離し、メモリセルＭＣＬをビット線ＢＬに接続し、センスアンプＳＡを活性化する。よって、ビット線ＢＬ、／ＢＬの容量バランスを確保し、センスマージンの向上とビット線ノイズの低減を実現できる。
【選択図】図３

Description

本発明は、相補型のビット線対の信号電圧をセンスアンプにより増幅する構成を有する半導体装置に関する。
近年、ＤＲＡＭ等の半導体装置では、加工寸法の微細化が進展するとともに、メモリセルアレイの動作電圧の低電圧化が進展している。これに伴い、半導体装置の読み出し動作時に、メモリセルからビット線を経由して伝送される信号電圧をセンスアンプにより増幅する場合、十分なセンスマージンを確保できないことが問題となる。そのため、読み出し動作時のセンスマージンの向上を図る技術として、メモリセルアレイ内にメモリセルと同じ構造のダミーセルまたは金属容量素子構造のダミーセルを設ける手法が提案されている（例えば、特許文献１〜４参照）。
例えば、特許文献１には、ビット線イコライズ時に、ビット線に接続される全てのダミーセルを選択状態としておき、読み出し動作に先立って全てのダミーセルを一旦非選択状態とし、続いて非選択ビット線側のダミーセルを選択メモリセルと同時に選択する手法が開示されている。また例えば、特許文献２には、センス増幅時とビット線イコライズ時のいずれに際しても、非選択ビット線側のダミーセルを制御することでビット線対の容量を等しくする手法が開示されている。また例えば、特許文献３には、メモリセルと非選択ビット線側のダミーセルとを同時に選択し、その後に両方とも非選択状態としてビット線対から切り離すことで、センス増幅時にビット線対の容量が等しくなるようにし、センス増幅後に選択したメモリセルのみ再び選択する手法が開示されている。また例えば、特許文献４には、ワード線の活性化時に、ビット線と容量を介して接続されるダミーワード線を所定の駆動方式で駆動する手法が開示されている。
特開平７−１５３２５８号公報 特開平９−８２０８４号公報 特開平１１−１４９７８５号公報 特開平７−２０１１９９号公報
しかしながら、上記従来の手法をメモリセルアレイに対し適用したとしても、読み出し動作時にセンスマージンの向上を図るには不十分であった。すなわち、上記特許文献１の手法によれば、全てのダミーワード線の電位を一旦立ち下げる際の消費電流の増加が避けられない。その消費電流の増加がセンスアンプにノイズを与える。また、読み出し動作後の再書き込み動作が終了したときにビット線対の容量のバランスが保たれないため、ＶＤＤ／２に安定させるべきイコライズ電位がＶＤＤ／２からずれる恐れがある。また、上記特許文献２、３のそれぞれの手法によれば、ダミーセルにリークが生じる状況下で、ダミーセルの電位がＶＤＤ／２からずれることによって読み出し時にノイズを発生し、これによりセンスマージンが低下する問題がある。かかる問題への対策として、特許文献２には、ダミーセルの電位を任意に設定するための構成（トランジスタ及び制御信号）についても開示されているが、このような構成を採用するとダミーセルの面積の増加が避けられない上に、ダミーセルとメモリセルが互いに異なる構造となって容量バランスが崩れるという問題もある。さらに、上記特許文献３の手法によれば、メモリセルとダミーセルを一旦非選択状態とした後にセンス増幅を開始するので、読み出し速度の低下と消費電流の増加が問題となる。一方、上記特許文献４の手法によれば、読み出し動作時に、メモリセルを選択状態にする制御とダミーセルを非選択状態にする制御を同じタイミングで行っているため、メモリセルからビット線に供給された電荷がダミーセルへ流れてしまい、ビット線の信号電圧が減少し、センスマージンが低下するという問題がある。
上記課題を解決するために、本発明の半導体装置は、相補対をなす第１及び第２のビット線と、前記第１のビット線に接続された複数の第１のメモリセルと、前記第２のビット線に接続された複数の第２のメモリセルと、前記第１のビット線に接続され、前記第１のメモリセルと同じ構造の第１のダミーセルと、前記第２のビット線に接続され、前記第２のメモリセルと同じ構造の第２のダミーセルと、前記第１及び第２のビット線のそれぞれの電位の差を増幅するセンスアンプと、前記第１及び第２のビット線のそれぞれの電位を均等化するイコライズ回路と、前記第１及び第２のメモリセル、前記第１及び第２のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、ビット線イコライズ期間である第１の期間において、前記第１及び第２のメモリセルを前記第１及び第２のビット線から電気的に切り離し、且つ前記第１及び第２のダミーセルをそれぞれ対応する前記第１及び第２のビット線に電気的に接続した状態で前記センスアンプが増幅した情報を前記第１及び第２のダミーセルにそれぞれ書き込み、続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第１及び第２のビット線並びに前記第１及び第２のダミーセルをイコライズし、前記第１のメモリセルへのアクセスに関連して、前記第１のメモリセルへのアクセスに先立つ第２の期間において、前記イコライズ回路を非活性にし、前記第１のメモリセルにアクセスする第３の期間において、前記第２のダミーセルと前記第２のビット線との電気的な接続を維持しつつ、前記第１のダミーセルを前記第１のビット線から電気的に切り離し、続いて、前記第１のメモリセルを前記第１のビット線に電気的に接続し、前記第３の期間に続く第４の期間において、前記センスアンプを活性化する。
本発明の半導体装置によれば、ビット線イコライズにおいては、センスアンプが動作している期間中に相補対をなす１対のビット線に各１個のダミーセルを接続してセンスアンプが増幅した情報を前記第１及び第２のダミーセルにそれぞれ書き込み、その後にセンスアンプを停止した状態でイコライズ回路を活性化させて１対のビット線とそれぞれ対応する第１及び第２のダミーセルをイコライズする。他方、第１のメモリセルにアクセスするのに先立って、選択ビット線側のダミーセルを非接続とし、その後に第２のダミーセルと第２のビット線との電気的な接続を維持しつつ、第１のダミーセルを第１のビット線から電気的に切り離し、続いてアクセス対象の第１のメモリセルをビット線に電気的に接続してセンスアンプを活性化させる。よって、イコライズ動作時とセンスアンプの増幅時のそれぞれにおいて、ダミーセルの選択状態を適切に制御することで、１対のビット線の容量を等しくすることができ、イコライズ動作の高速化とセンスアンプのセンスマージンの向上を実現することができる。具体的には、イコライズ動作時は、ハイ側ビット線の電荷量及びハイ側ビット線に対応するダミーセルの電荷量と、ロー側ビット線の電荷量及びロー側ビット線に対応するダミーセルの電荷量とがチャージシェアされる。センスアンプの増幅時には、アクセス対象の選択メモリセルの容量値及び選択メモリセルに接続するビット線の容量値と、非アクセス対象のメモリセルの容量値及び非アクセス対象のダミーセルに接続するビット線の容量値とが、容量バランスとしてマッチングされる。また、選択メモリセルを読み出す際、選択側のダミーセルを先行して非接続とし、その後に選択メモリセルをビット線に接続するので、ダミーセルの影響による選択メモリセルに接続するビット線の読み出し信号の減少を抑止できる。
本発明の半導体装置において、前記制御回路の制御に加えて、更に、前記第４の期間に続いて前記第１のメモリセルへの再書き込みを行う第５の期間において、前記センスアンプが増幅した所定の電位をストアされた前記第１のメモリセルを、前記第１のビット線から切り離し、前記第５の期間に続く前記ビット線イコライズ期間である前記第１の期間において、前記第１のダミーセルを前記第１のビット線に再接続して前記第１のダミーセルに前記センスアンプの情報を書き込んだ後、前記センスアンプを非活性化し、前記イコライズ回路を活性する制御を実行してもよい。つまり、選択側のダミーセルの選択動作に伴い、一時的に選択側のビット線の電位が変動する場合があり、その変動する時間帯と前記第１のメモリセルを前記第１のビット線から切り離す時間帯を異ならせる。これにより、前述の容量バランスとしてマッチングされる点に加えて、選択メモリセルの再書き込み動作時に、選択側のダミーセルの選択動作に伴う書き込み電荷量の減少を防止することができる。
また、上記課題を解決するために、本発明の半導体装置は、相補対をなす第１及び第２のビット線と、前記第１のビット線に接続された複数の第１のメモリセルと、前記第２のビット線に接続された複数の第２のメモリセルと、前記第１のビット線に接続され、前記第１のメモリセルと同じ構造の第１のダミーセルと、前記第２のビット線に接続され、前記第２のメモリセルと同じ構造の第２のダミーセルと、前記第１及び第２のビット線の電位の差を増幅するセンスアンプと、前記第１及び第２のビット線の電位を均等化するイコライズ回路と、前記第１及び第２のメモリセル、前記第１及び第２のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、選択された前記第１のメモリセルの読み出し動作に関連して、前記第２のダミーセルと前記第２のビット線との電気的な接続を維持しつつ、前記第１のダミーセルを前記第１のビット線から電気的に切り離し、続いて、前記第１のメモリセルを前記第１のビット線へ電気的に接続し、更に続いて、前記センスアンプを活性化させて前記第１のメモリセルへ再書き込みし、更に続いて、前記第１のメモリセルを前記第１のビット線から電気的に切り離し、更に続いて、前記第１及び第２のダミーセルを前記第１及び第２のビット線に電気的に接続して前記センスアンプが増幅した情報を前記第１及び第２のダミーセルにそれぞれ書き込み、更に続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第１及び第２のビット線並びに前記第１及び第２のダミーセルをイコライズし、前記第２のダミーセルを、常時前記第２のビット線と電気的に接続し続ける。
また、上記課題を解決するために、本発明の半導体装置は、相補対をなす１対のビット線と、前記１対のビット線のそれぞれの電位を差動増幅するセンスアンプと、前記１対のビット線を短絡して同電位にするイコライズ回路と、制御回路と、を備え、前記１対のビット線の各々には、Ｎ（Ｎ：２以上の整数）本のワード線によって選択されるＮ個のメモリセルと、１本のダミーワード線によって選択され前記メモリセルと同じ構造の１個のダミーセルとが属し、前記制御回路は、ビット線イコライズ期間に、前記１対のビット線に対応する２Ｎ本の前記ワード線に応じて２Ｎ本の前記メモリセルを非選択とし、且つ前記１対のビット線に対応する２本の前記ダミーワード線に応じて２個の前記ダミーセルを選択及び前記センスアンプを活性した状態で前記センスアンプが増幅した情報を前記２個のダミーセルに書き込み、続いて前記センスアンプを非活性するとともに前記イコライズ回路を活性化して前記１対のビット線及び前記２個のダミーセルのそれぞれのストレージノードを同電位にし、前記メモリセルのアクセスに関連して、前記ビット線イコライズ期間の後、前記１対のビット線のうちの一方の選択ビット線と２Ｎ本の前記ワード線のうちの１本の選択ワード線とによって特定される選択メモリセルをアクセスする際、前記選択ビット線とペアである前記１対のビット線のうちの他方の非選択ビット線に属するダミーワード線の活性化を維持して対応する１個のダミーセルの選択を維持するとともに、前記選択ビット線に属するダミーワード線を非活性化して対応する１個のダミーセルを非選択にした後、続いて前記選択ワード線を活性化して前記選択メモリセルを選択した状態で前記センスアンプを活性化する。
以上述べたように本発明によれば、メモリセルと同じ構造のダミーセルを設けたメモリセルアレイにおいて、センスアンプによる増幅動作時とビット線イコライズ動作時に、センスアンプに接続されるビット線対（ＢＬ１、ＢＬ２）の容量を完全に等しくすることができる。その結果、メモリセルの読み出し動作時のセンスマージンを向上させるとともに、イコライズ回路によるビット線のイコライズ動作を高速化することができる。この場合、イコライズ動作の高速化により、その次のサイクルでメモリセルを読み出すとき、センスアンプの参照電位のずれが減少するので、ビット線ノイズの低減が可能となる。他方、選択メモリセルの読み出し動作時には、選択側のビット線のダミーセルによるビット線の読み出し信号の減少を防止するとともに、選択メモリセルへの再書き込み動作時には、選択側のビット線のダミーセルの選択動作に伴う選択メモリセルへの書き込み電荷量の減少を防止することができる。また、プリチャージ期間中に、ダミーセルのリークに起因してダミーセルの電位がイコライズ電位からずれる事態を有効に防止することができる。これにより、読み出し動作時にダミーセルがノイズ源になることを防止することができる。さらに、メモリセルの選択時に、メモリセルからビット線へ供給された電荷がダミーセルへ流れてしまうことがないので、センスマージンの低下を抑制できる。
本発明の技術思想を示す原理図である。 本実施形態のＤＲＡＭの全体構成を示すブロック図である。 図２のメモリセルアレイ１０の要部の構成を示す図である。 図３の構成においてメモリセルＭＣＬに保持される情報「１」を読み出す場合の動作波形を示す図である。 図３のメモリセルＭＣＬのノードＮＬ及びダミーセルＤＣＬ、ＤＣＲの各ノードＤＬ、ＤＲのそれぞれの電位の遷移に関し、メモリセルＭＣＬに保持される情報「１」を読み出す場合の動作波形を示す図である。 図３のメモリセルＭＣＬのノードＮＬ及びダミーセルＤＣＬ、ＤＣＲの各ノードＤＬ、ＤＲのそれぞれの電位の遷移に関し、メモリセルＭＣＬに保持される情報「０」を読み出す場合の動作波形を示す図である。 図３に示すメモリセルアレイ１０の一変形例を示す図である。
本発明の課題を解決する技術思想の代表的な例を以下に示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
図１に示すように、本発明の技術思想の一例は、相補対をなす１対のビット線ＢＬ１、ＢＬ２と、一方のビット線ＢＬ１に属するメモリセルＭＣ１及びダミーセルＤＣ１と、他方のビット線ＢＬ２に属するメモリセルＭＣ２及びダミーセルＤＣ２と、１対のビット線ＢＬ１、ＢＬ２の電位の差を増幅するセンスアンプＳＡと、１対のビット線ＢＬ１、ＢＬ２をイコライズするイコライズ回路ＥＣとを備えて構成され、メモリセルＭＣ１、ＭＣ２とダミーセルＤＣ１、ＤＣ２の全てが同じ構造を有する半導体装置である。メモリセルＭＣ１、ＭＣ２とダミーセルＤＣ１、ＤＣ２は、１つのアクセストランジスタと情報を記憶する１つのキャパシタから構成される。なお、図１では、簡単のため、ビット線ＢＬ１、ＢＬ２のそれぞれに各１個のメモリセルＭＣ１、ＭＣ２が属する場合を示しているが、実際には、それぞれ複数のメモリセルＭＣ１、ＭＣ２が属している。
図１の構成におけるビット線ＢＬ１、ＢＬ２のイコライズ動作時に、ビット線ＢＬ１、ＢＬ２に対し、ワード線ＷＬ１、ＷＬ２を非活性化してメモリセルＭＣ１、ＭＣ２をビット線ＢＬ１、ＢＬ２から電気的に切り離し（メモリセルＭＣ１、ＭＣ２と、それぞれ対応するビット線ＢＬ１、ＢＬ２を非導通とする）、ダミーワード線ＤＷＬ１、ＤＷＬ２を活性化してダミーセルＤＣ１、ＤＣ２をビット線ＢＬ１、ＢＬ２にそれぞれ電気的に接続した（ダミーセルＤＣ１、ＤＣ２と、それぞれ対応するビット線ＢＬ１、ＢＬ２を非導通とする）状態及びセンスアンプＳＡを活性化状態に維持することで、センスアンプＳＡがイコライズ動作前に増幅した情報をダミーセルＤＣ１、ＤＣ２にそれぞれ書き込む。ダミーセルＤＣ１、ＤＣ２にそれぞれ書き込まれる情報は、互いに逆の情報（電荷）である。その後、センスアンプＳＡを非活性化すること及びイコライズ回路ＥＣを活性化することで、１対のビット線ＢＬ１、ＢＬ２が、ダミーセルＤＣ１、ＤＣ２とともにイコライズ（電位が均等化）される。その後、メモリセルＭＣ１のアクセスに先立って、イコライズ回路ＥＣを非活性化すると、ビット線ＢＬ１、ＢＬ２はイコライズ電位を保ったままフローティングになる。
そして、ビット線ＢＬ１側のメモリセルＭＣ１のアクセス時に、最初に、ダミーワード線ＤＷＬ１を非活性化（ローレベル）してダミーセルＤＣ１をビット線ＢＬ１から電気的に切り離す。このとき、ダミーワード線ＤＷＬ１からのカップリングノイズ（ダミーセルＤＣ１を構成するトランジスタのゲート電極とビット線ＢＬ１に接続するソース電極間のカップリングノイズが支配的である）を受けてビット線ＢＬ１の電位がイコライズ電位から若干低下する。その後、ワード線ＷＬ１を活性化（ハイレベル）してメモリセルＭＣ１をビット線ＢＬ１に接続する。このとき、ワード線ＷＬ１からのカップリングノイズ（メモリセルＭＣ１を構成するトランジスタのゲート電極とビット線ＢＬ１に接続するソース電極間のカップリングノイズが支配的である）を受けてビット線ＢＬ１の電位がイコライズ電位に戻る。このように、ビット線ＢＬ１に関して、ワード線ＷＬ１及びダミーワード線ＤＷＬ１のカップリングノイズをキャンセルすることができる。メモリセルＭＣ１とダミーセルＤＣ１が同一構造であるからである。その後、センスアンプＳＡを活性化したとき、１対のビット線ＢＬ１、ＢＬ２の容量バランスを保った状態で増幅動作を行うことができ、センスマージンを向上させることができる。詳細には、ダミーワード線ＤＷＬ１が非活性となりダミーセルＤＣ１が完全にビット線ＢＬ１と電気的に非導通となっているから、メモリセルＭＣ１がビット線ＢＬ１に供給した電荷量は、ビット線ＢＬ１の電荷量とチャージシェアする。よって、ビット線ＢＬ２の電荷量との差を示す電位差が、センスアンプＳＡにより増幅される。比較例として、ダミーワード線ＤＷＬ１の非活性とワード線ＷＬ１の活性が同時でありスキュー状態であると、メモリセルＭＣ１の電荷量は、ビット線ＢＬ１の電荷量及びダミーセルＤＣ１の電荷量とチャージシェアし、ビット線ＢＬ２の電荷量との差を示す電位差が縮小されてしまう。
また、例えば、アクセス対象であるメモリセルＭＣ１の読み出し後のセンスアンプＳＡによる再書き込み（リストア）動作を完了した後に、ワード線ＷＬ１を非活性化（ローレベル）してメモリセルＭＣ１をビット線ＢＬ１から電気的に切り離した後、ダミーワード線ＤＷＬ１を再度活性化（ハイレベル）してダミーセルＤＣ１をビット線ＢＬ１に電気的に再接続した後、センスアンプＳＡを非活性化し、イコライズ回路ＥＣを活性化する制御を実行する。つまり、ダミーセルＤＣ１及びダミーセルＤＣ２がそれぞれ対応するビット線ＢＬ１、ＢＬ２に電気的に接続された状態で、イコライズが実行される。詳細には、例えば、ダミーセルＤＣ１の電荷量は、ハイ側に増幅されたビット線ＢＬ１の電荷量と同じハイ側の電荷量になり、ダミーセルＤＣ２の電荷量は、ロー側に増幅されたビット線ＢＬ２の電荷量と同じロー側の電荷量になる。この状態において、ビット線ＢＬ１の電荷量及びダミーセルＤＣ１の電荷量と、ビット線ＢＬ２の電荷量及びダミーセルＤＣ２の電荷量とが、イコライズ回路ＥＣによってチャージシェアされる。よって、チャージシェア後のビット線ＢＬ１、ＢＬ２のそれぞれの電位は、理想的な１／２電荷量に戻る。なお、一方のビット線ＢＬ１側のメモリセルＭＣ１に代え、他方のビット線ＢＬ２側のメモリセルＭＣ２を対象とする場合は、上記と同様の動作を想定することができ、図１で左右対称に考えればよい。
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態について説明する。
図２は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された多数のメモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に付随するロウ系回路１１及びカラム系回路１２とを備えている。ロウ系回路１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路１２には、複数のビット線ＢＬに対応して設けられるセンスアンプＳＡを含む多数の回路群が含まれる。なお、メモリセルアレイ１０には、複数のワード線ＷＬ及び複数のメモリセルＭＣに対応する複数のダミーワード線ＤＷＬ及び複数のダミーセルＤＣが設けられているが、詳細については後述する。
外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路１２に送られる。カラム系回路１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、半導体装置の外部との間でデータ入出力（ＤＱ）が行われる。
コマンドデコーダ１７は、半導体装置の外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。コマンドの種別は、一例として、メモリセルアレイ１０を活性化させるアクティブコマンド、及び、活性化されたメモリセルアレイ１０に読み出し、書き込みを行うリードコマンド、ライトコマンド、並びに、メモリセルアレイ１０を非活性化させるプリチャージコマンドがある。アクティブコマンド及びプリチャージコマンドは、ワード線ＷＬ及びダミーワード線ＤＷＬ並びにセンスアンプＳＡの制御に関連する。リードコマンド、ライトコマンドは、センスアンプＳＡを介してメモリセルＭＣ及びデータバッファ１６と通信する。制御回路１８による動作制御は、内部クロック（不図示）に連動して行われる。また、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。本実施形態においては、制御回路１８は、各種コマンドに関連するメモリセルアレイ１０の動作に際し、後述するように、メモリセルアレイ１０の各メモリセル、センスアンプ、イコライズ回路等のそれぞれの動作を制御する。
次に図３は、図２のメモリセルアレイ１０の要部の構成を示す図である。図３においては、中央に配置されるセンスアンプＳＡと、センスアンプＳＡの左側の領域にそれぞれ配置されるビット線ＢＬ、ワード線ＷＬＬ、ダミーワード線ＤＷＬＬ、メモリセルＭＣＬ及びダミーセルＤＣＬと、センスアンプＳＡの右側の領域にそれぞれ配置されるビット線／ＢＬ、ワード線ＷＬＲ、ダミーワード線ＤＷＬＲ、メモリセルＭＣＲ及びダミーセルＤＣＲと、１対のビット線ＢＬ、／ＢＬに接続されるイコライズ用のＮＭＯＳトランジスタＱ１がそれぞれ配置されている。
１対のビット線ＢＬ、／ＢＬは相補対をなし、それぞれが電圧差動型のセンスアンプＳＡの２つの入力端子にそれぞれ接続されている。左側のビット線ＢＬ（本発明の第１のビット線）とワード線ＷＬＬの交点にはメモリセルＭＣＬ（本発明の第１のメモリセル）が配置され、右側のビット線／ＢＬ（本発明の第２のビット線）とワード線ＷＬＲの交点にはメモリセルＭＣＲ（本発明の第２のメモリセル）が配置されている。メモリセルＭＣＬ、ＭＣＲの各々は、選択ＮＭＯＳトランジスタＱｓ（Ｑｓ０、Ｑｓ１）と、情報を電荷として蓄積するキャパシタＣｓ（Ｃｓ０、Ｃｓ１）とからなる１Ｔ１Ｃ型のメモリセルである。また、左側のビット線ＢＬとダミーワード線ＤＷＬＬの交点にはダミーセルＤＣＬ（本発明の第１のダミーセル）が配置され、右側のビット線／ＢＬとダミーワード線ＤＷＬＲの交点にはダミーセルＤＣＲ（本発明の第２のダミーセル）が配置されている。ダミーセルＤＣＬ、ＤＣＲの各々は、選択ＮＭＯＳトランジスタＱｓ（Ｑｓ２、Ｑｓ３）と、情報を電荷として蓄積するキャパシタＣｓ（Ｃｓ２、Ｃｓ３）とからなる１Ｔ１Ｃ型のメモリセルである。
メモリセルＭＣＬ、ＭＣＲ及びダミーセルＤＣＬ、ＤＣＲはいずれも同一の構造を有している。それぞれの選択ＭＯＳトランジスタＱｓ０、Ｑｓ１、Ｑｓ２、Ｑｓ３は、これらの順にゲートがワード線ＷＬＬ、ＷＬＲ及びダミーワード線ＤＷＬＬ、ＤＷＬＲに接続されている。また、選択ＭＯＳトランジスタＱｓ０、Ｑｓ２のソースがビット線ＢＬに接続され、選択ＭＯＳトランジスタＱｓ１、Ｑｓ３のソースがビット線／ＢＬに接続されている。また、それぞれのキャパシタＣｓ０、Ｃｓ１、Ｃｓ２、Ｃｓ３は、一方の電極（プレート電極）に共通のプレート電位ＶＰＬＴが付与され、ノードＮＬ、ＮＲ、ＤＬ、ＤＲと表記される他方の電極（ストレージノード）が選択ＭＯＳトランジスタＱｓのドレインに接続されている。
図３では簡単のため、１個のメモリセルＭＣＬ及び１個のメモリセルＭＣＲのみを例示している。実際には、左側のビット線ＢＬに交差する複数のワード線ＷＬＬとの各交点に配置される複数のメモリセルＭＣＬと、右側のビット線／ＢＬに交差する複数のワード線ＷＬＲとの各交点に配置される複数のメモリセルＭＣＲが設けられる。なお、図３に示すように、１対のビット線ＢＬ、／ＢＬのそれぞれには等しい寄生容量Ｃｂが付随する。
１対のビット線ＢＬ、／ＢＬに接続されるセンスアンプＳＡは、一方のビット線ＢＬの電位と他方のビット線ＢＬの電位の差を電源電圧ＶＤＤ及びグランド電位ＶＳＳへ増幅する差動アンプである。よって、１対のビット線ＢＬ、／ＢＬのうち、一方の信号電圧を増幅する際、他方の電位が参照電位として用いられる。また、１対のビット線ＢＬ、／ＢＬに接続されるイコライズ用ＮＭＯＳトランジスタＱ１は、本発明のイコライズ回路として機能し、ゲートに印加されるイコライズ制御信号ＥＱに応じて導通制御される。イコライズ回路の活性化時にイコライズ制御信号ＥＱをハイにすると、ＮＭＯＳトランジスタＱ１がオン（導通）して１対のビット線ＢＬ、／ＢＬが電気的に短絡され、それぞれの電位が均等化（チャージシェア）される。一方、イコライズ回路の非活性化時にイコライズ制御信号ＥＱをローにすると、ＮＭＯＳトランジスタＱ１がオフして１対のビット線ＢＬ、／ＢＬが互いに電気的に切り離される。
次に、本実施形態のメモリセルアレイ１０の動作について説明する。図４は、図３の構成において、メモリセルＭＣＬに保持される情報「１」を読み出す場合の動作波形を示している。図４の初期時点（イコライズ解除期間Ｔ１に先行するイコライズ期間：本発明の第１の期間）においては、イコライズ制御信号ＥＱがハイレベル（正電圧ＶＰＰ）を保ち、オンの状態にあるイコライズ用ＮＭＯＳトランジスタＱ１を介して１対のビット線ＢＬ、／ＢＬが短絡した状態にあり、それぞれイコライズ電位ＨＶＤＤにイコライズされている。なお、イコライズ電位ＨＶＤＤは、ビット線ＢＬ、／ＢＬのハイレベルである電源電圧ＶＤＤとビット線ＢＬ、／ＢＬのローレベルであるグランド電位ＶＳＳとの中間電位に設定される。
また、上記初期時点においては、両方のダミーワード線ＤＷＬＬ、ＤＷＬＲは選択状態のハイレベル（正電圧ＶＰＰ）に駆動された状態にある。これにより、一方のダミーセルＤＣＬがビット線ＢＬに接続され、他方のダミーセルＤＣＲがビット線／ＢＬに接続されている。この場合、ダミーセルＤＣＬ、ＤＣＲの各ノードＤＬ、ＤＲの電位はイコライズ電位ＨＶＤＤに保たれている。これに対し、両側のワード線ＷＬＬ、ＷＬＲは非選択状態のローレベル（負電圧ＶＫＫ）に保たれている。よって、メモリセルＭＣＬ、ＭＣＲはビット線ＢＬ、／ＢＬに接続されない状態にある。
イコライズ解除期間Ｔ１（本発明の第２の期間）になると、イコライズ制御信号ＥＱが非活性状態のローレベル（グランド電位ＶＳＳ）に制御され、イコライズ用ＮＭＯＳトランジスタＱ１がオフ（非導通）して１対のビット線ＢＬ、／ＢＬが切り離され、それぞれイコライズ電位ＨＶＤＤを保った状態でフローティングとなる。
続いてメモリセル選択期間Ｔ２（本発明の第３の期間）になると、一方のダミーワード線ＤＷＬＬが非選択状態のローレベル（負電圧ＶＫＫ）に制御され、ダミーセルＤＣＬが非導通となりビット線ＢＬから電気的に切り離される。図４に示すように、このときのダミーワード線ＤＷＬＬからビット線ＢＬへのカップリングノイズ（ゲート・ソース間のカップリング）の影響により、ビット線ＢＬの電位がイコライズ電位ＨＶＤＤから僅かに低下する。これに対し、他方のダミーワード線ＤＷＬＲは選択状態のハイレベル（正電圧ＶＰＰ）に保たれるので、ダミーセルＤＣＲはビット線／ＢＬに接続され続ける。その後、一方のワード線ＷＬＬが選択状態のハイレベル（正電圧ＶＰＰ）に駆動される。これにより、メモリセルＭＣＬがビット線ＢＬに接続され、情報「１」に対応する所定レベルの信号電圧がビット線ＢＬに読み出される。なお、他方のワード線ＷＬＲ及び対応するメモリセルＭＣＲは元の状態を保つ。このとき、ワード線ＷＬＬからビット線ＢＬへのカップリングノイズ（ゲート・ソース間のカップリング）の影響により、ビット線ＢＬの電位はイコライズ電位ＨＶＤＤに戻りつつ、並行して情報「１」に対応する所定レベルの信号電圧がビット線ＢＬに読み出される。すなわち、ダミーワード線ＤＷＬＬのカップリングノイズによる電位変動は、ワード線ＷＬＬのカップリングノイズによる電位変動によってキャンセルされることになる。本実施形態では、メモリセル選択期間Ｔ２において、最初にダミーワード線ＤＷＬＬをローにしてダミーセルＤＣＬを非選択状態にし、その後にワード線ＷＬＬをハイにしてメモリセルＭＣＬを選択状態にする制御を行うので、読み出し信号の電荷がダミーセルＤＣＬに流れることに起因して読み出し信号のレベルが減少することを有効に防止することができる。
センス増幅期間Ｔ３（本発明の第４の期間）になると、センスアンプ活性期間が開始されてセンスアンプＳＡが活性化され、１対のビット線ＢＬ、／ＢＬがセンス増幅される。その結果、ビット線ＢＬは情報「１」に対応する電源電圧ＶＤＤまで上昇し、ビット線／ＢＬは情報「０」に対応するグランド電位ＶＳＳまで低下する。このとき、一方のビット線ＢＬにはメモリセルＭＣＬが接続され、他方のビット線／ＢＬにはダミーセルＤＣＲが接続される状態にあるため、センスアンプＳＡの２つの入力端子を視点としたそれぞれの容量は等しくなっている。つまり、センスアンプ動作時の２つの負荷は均衡しており、アンバランスが生じていない。よって、センスアンプＳＡの感度の低下は抑制される。
再書き込み期間Ｔ４（本発明の第５の期間）になると、情報「１」に対応するハイレベル（電源電圧ＶＤＤ）がメモリセルＭＣＬに再書き込み（リストア）される。そして、ワード線ＷＬＬが非選択状態のローレベル（負電圧ＶＫＫ）に戻り、メモリセルＭＣＬがビット線ＢＬから切り離される。一方、ダミーワード線ＤＷＬＲはハイレベルに保たれるので、ダミーセルＤＣＲは、ノードＤＲの電位がグランド電位ＶＳＳに駆動された状態で、ビット線／ＢＬに接続されている。
イコライズ期間Ｔ５（本発明の第１の期間及び第６の期間）になると、ダミーワード線ＤＷＬＬが選択状態のハイレベル（正電圧ＶＰＰ）に再駆動され、ダミーセルＤＣＬがビット線ＢＬに再接続される。このとき、センスアンプＳＡはまだ活性化された状態を保っているため、ダミーセルＤＣＬのキャパシタＣｓ２のノードＤＬ側の電極は、ＨＶＤＤ−αから電源電圧ＶＤＤまで充電される。前記αは、メモリセル選択期間Ｔ２において、ダミーワード線ＤＷＬＬが非選択状態のローレベル（負電圧ＶＫＫ）に制御されるときの、ダミーセルＤＣＬのカップリングノイズ（ゲート・ドレイン間のカップリング）の影響により、ダミーセルＤＣＬのノードＤＬが低下する量を示す。このように、最初にワード線ＷＬＬをローにしてメモリセルＭＣＬを非選択状態にし、その後にダミーワード線ＤＷＬＬをハイにしてダミーセルＤＣＬを再度選択状態にする制御を行うので、例えばメモリセルＭＣＬからハイ情報（情報「１」）を読み出し、続いてハイ情報を再書き込みする際のハイ情報に対応する再書き込み電荷量の減少を防止することができる。具体的には、最初にメモリセルＭＣＬにハイ情報を再書き込みしてからワード線ＷＬＬをローにしてメモリセルＭＣＬをビット線ＢＬから切り離した後にノードＤＬに、ＨＶＤＤ−αを保持するダミーセルＤＣＬを選択することで、ノードＤＬからビット線ＢＬに電荷が流出することによるビット線ＢＬのハイ電位の低下、すなわちメモリセルＭＣＬにおけるハイ情報に対応する再書き込み電荷量の減少が抑制されるものである。ワード線ＷＬＬをローに制御する前に、ダミーワード線ＤＷＬＬをハイにすると、再書き込み電荷量の減少が生ずる。
その後、センスアンプ活性期間が終了してセンスアンプＳＡが非活性状態に制御される。また、イコライズ制御信号ＥＱが活性状態のハイレベル（正電圧ＶＰＰ）に制御され、イコライズ用ＮＭＯＳトランジスタＱ１がオンし、一方のビット線ＢＬと他方のビット線／ＢＬがイコライズされる。このとき、ダミーセルＤＣＲのキャパシタＣｓ３のノードＤＲは、グランド電位ＶＳＳに駆動された状態でビット線／ＢＬに接続されている。ダミーセルＤＣＬのキャパシタＣｓ２のノードＤＬは、電源電圧ＶＤＤに駆動された状態でビット線ＢＬに接続されている。そのため、ビット線ＢＬとビット線／ＢＬの容量はダミーセルＤＣＬ、ＤＣＲを含めて等しく、かつ一方のビット線ＢＬに電荷ＱＢＬ＝（Ｃｓ２＋Ｃｂ）ＶＤＤが充電された状態、及び他方のビット線／ＢＬに電荷／ＱＢＬ＝（Ｃｓ２＋Ｃｂ）ＶＳＳが充電された状態にある。よって、イコライズ期間Ｔ５の終了後には、１対のビット線ＢＬ、／ＢＬの電位は、ＨＶＤＤ＝ＶＤＤ／２に収斂することになる。イコライズ用ＮＭＯＳトランジスタＱ１がオンした後にダミーワード線ＤＷＬＬをハイにすると、イコライズ期間Ｔ５が長くなる。
ここで、図５は、図４に示す動作波形に重ねて、図３のメモリセルＭＣＬのノードＮＬ及びダミーセルＤＣＬ、ＤＣＲの各ノードＤＬ、ＤＲのそれぞれの電位の遷移を表す図である。なお、メモリセルＭＣＲのノードＮＲについては、図３でメモリセルＭＣＲが常時非選択状態に保たれることから、図５では省略している。まず、イコライズ期間Ｔ５の終了時点からイコライズ解除期間Ｔ１にかけては、ハイ情報を保持するメモリセルＭＣＬのノードＮＬが電源電圧ＶＤＤを保っている。また、ダミーワード線ＤＷＬＬ、ＤＷＬＲが選択状態のハイレベル（正電圧ＶＰＰ）に駆動された状態にあり、ダミーセルＤＣＬ、ＤＣＲの選択トランジスタＱｓ２、Ｑｓ３がオンしているので、ノードＤＬ、ＤＲはビット線イコライズ電圧ＨＶＤＤを保っている。
続いて、メモリセル選択期間Ｔ２には、ワード線ＷＬＬが選択状態のハイレベル（正電圧ＶＰＰ）に駆動されるので、メモリセルＭＣＬが選択され、その選択トランジスタＱｓ０がオンする。これにより、メモリセルＭＣＬのノードＮＬとビット線ＢＬとの間でチャージシェアが生じ、ノードＮＬの電位はビット線ＢＬの読み出し信号の電位(図４）まで低下する。
続いて、センス増幅期間Ｔ３には、ノードＮＬの電位はビット線ＢＬの電位が増幅されるのに連動して電源電圧ＶＤＤまで上昇する。このとき、上述したようにダミーワード線ＤＷＬＲがハイレベル（正電圧ＶＰＰ）にあるので、ノードＤＲはビット線／ＢＬの電位が増幅されるのに連動してグランド電位ＶＳＳまで低下する。一方、ダミーワード線ＤＷＬＬは非選択状態のローレベル（負電圧ＶＫＫ）にあるので、ノードＤＬはＨＶＤＤ−αを保ち続ける。
その後、再書き込み期間Ｔ４を経てイコライズ期間Ｔ５になると、上述したようにダミーワード線ＤＷＬＬが選択状態のハイレベル（正電圧ＶＰＰ）に再駆動されるので、選択トランジスタＱｓ２が再びオンし、活性を維持しているセンスアンプＳＡにより電源電圧ＶＤＤに駆動されているビット線ＢＬによってノードＤＬがハイレベル（電源電圧ＶＤＤ）に上昇する。その後、センス増幅期間Ｔ３の開始時点を起点とするセンスアンプ活性期間が終了し、センスアンプＳＡが非活性化される。続いて、イコライズ制御信号ＥＱが活性状態のハイレベル（正電圧ＶＰＰ）に制御されるので、上述したように１対のビット線ＢＬ、／ＢＬがイコライズ電位ＨＶＤＤに収斂するのに連動して、ダミーセルＤＣＬ、ＤＣＲの各ノードＤＬ、ＤＲもイコライズ電位ＨＶＤＤに収斂する。
図５では、メモリセルＭＣＬに保持される情報「１」を読み出す場合の動作波形を示したが、図６は、メモリセルＭＣＬに保持される情報「０」を読み出す場合の同様の動作波形を示している。図６においては、動作波形の振る舞いは図５と共通であり、図５のノードＮＬ、ＤＬ、ＤＲの各動作波形を、イコライズ電位ＨＶＤＤを基準として反転させて考えればよいので、その説明については省略する。
次に、本実施形態のメモリセルアレイ１０の変形例について説明する。図７は、図３に示したメモリセルアレイ１０の一変形例を示す図である。本変形例においては、イコライズ回路の構成が図３とは異なり、イコライズ用のＮＭＯＳトランジスタＱ１に加えて、プリチャージ用の２個のＮＭＯＳトランジスタＱ２、Ｑ３を追加したものである。ＮＭＯＳトランジスタＱ２は、本発明の第１のプリチャージ回路として機能し、ゲートに印加されるイコライズ制御信号ＥＱに応じて導通制御される。ＮＭＯＳトランジスタＱ３は、本発明の第２のプリチャージ回路として機能し、ゲートに印加されるイコライズ制御信号ＥＱに応じて導通制御される。イコライズ制御信号ＥＱがハイのときは、ＮＭＯＳトランジスタＱ２、Ｑ３がともにオンし、１対のビット線ＢＬ、／ＢＬに対してイコライズ電位ＨＶＤＤを供給するとともに、イコライズ制御信号ＥＱがローのときは、ＮＭＯＳトランジスタＱ２、Ｑ３がともにオフし、１対のビット線ＢＬ、／ＢＬに対するイコライズ電位ＨＶＤＤの供給が停止される。
ＮＭＯＳトランジスタＱ２、Ｑ３の役割は、１対のビット線ＢＬ、／ＢＬの電位がリーク等に起因して、それぞれのプリチャージ電位として保持すべきイコライズ電位ＨＶＤＤからずれることを防止することにある。プリチャージ用のＮＭＯＳトランジスタＱ２、Ｑ３は、イコライズ用のＮＭＯＳトランジスタＱ１に比べて、小さいサイズに設定される。なお、図７に示す変形例に係るメモリセルアレイ１０の動作については、図４〜図６の場合と基本的に共通である。よって、制御回路１８によってワード線、ダミーワード線及びビット線イコライズを、本実施形態で述べたように制御することで、プリチャージ用のＮＭＯＳトランジスタＱ２、Ｑ３を小さくしてもノイズ等は発生しないので、メモリセルアレイ１０の面積を縮小できる。
また、本実施形態のメモリセルアレイ１０の他の変形例として、図７に示したイコライズ回路の構成からイコライズ用のＮＭＯＳトランジスタＱ１を削除し、プリチャージ用の２個のＮＭＯＳトランジスタＱ２、Ｑ３のみでイコライズ回路を構成してもよい。この構成においてもイコライズ期間に１対のビット線ＢＬ、／ＢＬの容量が等しければイコライズ電位ＨＶＤＤから一方のビット線ＢＬに流出する電荷量と他方のビット線／ＢＬからイコライズ電位ＨＶＤＤに流入する電荷量が等しくなるので、実質的にイコライズ用のＮＭＯＳトランジスタＱ１と同じ働きをしつつ、１対のビット線ＢＬ、／ＢＬがそれぞれのプリチャージ電位として保持すべきイコライズ電位ＨＶＤＤからずれることを防止することができる。この変形例はイコライズ用のＮＭＯＳトランジスタＱ１をレイアウトすることが困難な場合などに適用することができる。この場合、プリチャージ用の２個のＮＭＯＳトランジスタＱ２、Ｑ３のサイズは、イコライズ用のＮＭＯＳトランジスタＱ１を設ける場合より大きく設定される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、メモリセルアレイ１０に含まれる回路部分に関しては、上記各実施形態で示した回路形式には限定されず、多様な回路形式を採用することができるとともに、階層化ビット線構成あるいは非階層ビット線構成のいずれに対しても適用することができる。また、メモリセルアレイ１０の周辺の回路ブロック（図２参照）についても同様に上記各実施形態で示した回路形式には限定されることはない。
本発明は、上記各実施形態で開示したＤＲＡＭに限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、その他のメモリ等の多様な半導体装置に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は第１導電型のトランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は第２導電型のトランジスタの代表例である。
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
ＢＬ…ビット線
ＷＬ…ワード線
ＤＷＬ…ダミーワード線
ＭＣ…メモリセル
ＤＣ…ダミーセル
ＳＡ…センスアンプ
Ｑ１、Ｑ２、Ｑ３…ＮＭＯＳトランジスタ

Claims (21)

  1. 相補対をなす第１及び第２のビット線と、
    前記第１のビット線に接続された複数の第１のメモリセルと、
    前記第２のビット線に接続された複数の第２のメモリセルと、
    前記第１のビット線に接続され、前記第１のメモリセルと同じ構造の第１のダミーセルと、
    前記第２のビット線に接続され、前記第２のメモリセルと同じ構造の第２のダミーセルと、
    前記第１及び第２のビット線のそれぞれの電位の差を増幅するセンスアンプと、
    前記第１及び第２のビット線のそれぞれの電位を均等化するイコライズ回路と、
    前記第１及び第２のメモリセル、前記第１及び第２のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、
    を備え、
    前記制御回路は、
    ビット線イコライズ期間である第１の期間において、
    前記第１及び第２のメモリセルを前記第１及び第２のビット線から電気的に切り離し、且つ前記第１及び第２のダミーセルをそれぞれ対応する前記第１及び第２のビット線に電気的に接続した状態で前記センスアンプが増幅した情報を前記第１及び第２のダミーセルにそれぞれ書き込み、
    続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第１及び第２のビット線並びに前記第１及び第２のダミーセルをイコライズし、
    前記第１のメモリセルへのアクセスに関連して、
    前記第１のメモリセルへのアクセスに先立つ第２の期間において、前記イコライズ回路を非活性にし、
    前記第１のメモリセルにアクセスする第３の期間において、
    前記第２のダミーセルと前記第２のビット線との電気的な接続を維持しつつ、前記第１のダミーセルを前記第１のビット線から電気的に切り離し、
    続いて、前記第１のメモリセルを前記第１のビット線に電気的に接続し、
    前記第３の期間に続く第４の期間において、前記センスアンプを活性化する、
    ことを特徴とする半導体装置。
  2. 前記制御回路は、更に、
    前記第４の期間に続いて前記第１のメモリセルへの再書き込みを行う第５の期間において、前記センスアンプが増幅した所定の電位をストアされた前記第１のメモリセルを、前記第１のビット線から切り離し、
    前記第５の期間に続く前記ビット線イコライズ期間である前記第１の期間において、前記第１のダミーセルを前記第１のビット線に再接続した後、前記センスアンプを非活性化し、前記イコライズ回路を活性する、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２のメモリセルの各々は、ゲート端子にそれぞれ対応するワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列接続して構成され、
    前記第１及び第２のダミーセルの各々は、ゲート端子にそれぞれ対応するダミーワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列に接続して構成される、
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記イコライズ回路は、一方のソース・ドレイン端子が前記第１のビット線に接続され、他方のソース・ドレイン端子が前記第２のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含む、ことを特徴とする請求項１に記載の半導体装置。
  5. 前記イコライズ回路は、
    イコライズ制御信号に応じて前記第１のビット線をイコライズ電位にプリチャージする第１のプリチャージ回路と、
    イコライズ制御信号に応じて前記第２のビット線を前記イコライズ電位にプリチャージする第２のプリチャージ回路と、
    を含む、ことを特徴とする請求項１に記載の半導体装置。
  6. 前記イコライズ回路は、一方のソース・ドレイン端子が前記第１のビット線に接続され、他方のソース・ドレイン端子が前記第２のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含まない、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記イコライズ回路は、
    前記イコライズ制御信号に応じて前記第１のビット線をイコライズ電位にプリチャージする第１のプリチャージ回路と、
    前記イコライズ制御信号に応じて前記第２のビット線を前記イコライズ電位にプリチャージする第２のプリチャージ回路と、
    を含む、ことを特徴とする請求項４に記載の半導体装置。
  8. 前記第１及び第２のプリチャージ回路の電流駆動能力は、前記イコライズトランジスタの電流駆動能力よりも小さい、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第１のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第１のプリチャージトランジスタであり、
    前記第２のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第２のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第２のプリチャージトランジスタである、
    ことを特徴とする請求項５又は７に記載の半導体装置。
  10. 前記イコライズトランジスタと前記第１及び第２のプリチャージトランジスタの各々は、前記複数の第１及び第２のメモリセルと同一導電型の電界効果トランジスタである、ことを特徴とする請求項９に記載の半導体装置。
  11. 相補対をなす第１及び第２のビット線と、
    前記第１のビット線に接続された複数の第１のメモリセルと、
    前記第２のビット線に接続された複数の第２のメモリセルと、
    前記第１のビット線に接続され、前記第１のメモリセルと同じ構造の第１のダミーセルと、
    前記第２のビット線に接続され、前記第２のメモリセルと同じ構造の第２のダミーセルと、
    前記第１及び第２のビット線の電位の差を増幅するセンスアンプと、
    前記第１及び第２のビット線の電位を均等化するイコライズ回路と、
    前記第１及び第２のメモリセル、前記第１及び第２のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、
    を備え、
    前記制御回路は、
    選択された前記第１のメモリセルの読み出し動作に関連して、
    前記第２のダミーセルと前記第２のビット線との電気的な接続を維持しつつ、前記第１のダミーセルを前記第１のビット線から電気的に切り離し、
    続いて、前記第１のメモリセルを前記第１のビット線へ電気的に接続し、
    更に続いて、前記センスアンプを活性化させて前記第１のメモリセルへ再書き込みし、
    更に続いて、前記第１のメモリセルを前記第１のビット線から電気的に切り離し、
    更に続いて、前記第１及び第２のダミーセルを前記第１及び第２のビット線に電気的に接続して前記センスアンプが増幅した情報を前記第１及び第２のダミーセルにそれぞれ書き込み、
    更に続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第１及び第２のビット線並びに前記第１及び第２のダミーセルをイコライズし、
    前記第２のダミーセルを、常時前記第２のビット線と電気的に接続し続ける、
    ことを特徴とする半導体装置。
  12. 前記第１及び第２のメモリセルの各々は、ゲート端子にそれぞれ対応するワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列接続して構成され、
    前記第１及び第２のダミーセルの各々は、ゲート端子にそれぞれ対応するダミーワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列に接続して構成される、
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記イコライズ回路は、一方のソース・ドレイン端子が前記第１のビット線に接続され、他方のソース・ドレイン端子が前記第２のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含む、ことを特徴とする請求項１１に記載の半導体装置。
  14. 前記イコライズ回路は、
    イコライズ制御信号に応じて前記第１のビット線をイコライズ電位にプリチャージする第１のプリチャージ回路と、
    イコライズ制御信号に応じて前記第２のビット線を前記イコライズ電位にプリチャージする第２のプリチャージ回路と、
    を含む、ことを特徴とする請求項１１に記載の半導体装置。
  15. 前記イコライズ回路は、一方のソース・ドレイン端子が前記第１のビット線に接続され、他方のソース・ドレイン端子が前記第２のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含まない、ことを特徴とする請求項１４に記載の半導体装置。
  16. 前記イコライズ回路は、
    前記イコライズ制御信号に応じて前記第１のビット線をイコライズ電位にプリチャージする第１のプリチャージ回路と、
    前記イコライズ制御信号に応じて前記第２のビット線を前記イコライズ電位にプリチャージする第２のプリチャージ回路と、
    を含む、ことを特徴とする請求項１３に記載の半導体装置。
  17. 前記第１及び第２のプリチャージ回路の電流駆動能力は、前記イコライズトランジスタの電流駆動能力よりも小さい、ことを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第１のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第１のプリチャージトランジスタであり、
    前記第２のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第２のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第２のプリチャージトランジスタである、
    ことを特徴とする請求項１４又は１６に記載の半導体装置。
  19. 前記イコライズトランジスタと前記第１及び第２のプリチャージトランジスタの各々は、前記複数の第１及び第２のメモリセルと同一導電型の電界効果トランジスタである、ことを特徴とする請求項１８に記載の半導体装置。
  20. 相補対をなす１対のビット線と、
    前記１対のビット線のそれぞれの電位を差動増幅するセンスアンプと、
    前記１対のビット線を短絡して同電位にするイコライズ回路と、
    制御回路と、を備え、
    前記１対のビット線の各々には、Ｎ（Ｎ：２以上の整数）本のワード線によって選択されるＮ個のメモリセルと、１本のダミーワード線によって選択され前記メモリセルと同じ構造の１個のダミーセルとが属し、
    前記制御回路は、
    ビット線イコライズ期間に、前記１対のビット線に対応する２Ｎ本の前記ワード線に応じて２Ｎ本の前記メモリセルを非選択とし、且つ前記１対のビット線に対応する２本の前記ダミーワード線に応じて２個の前記ダミーセルを選択及び前記センスアンプを活性した状態で、前記センスアンプが増幅した情報を前記２個のダミーセルに書き込み、続いて前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記１対のビット線及び前記２個のダミーセルのそれぞれのストレージノードを同電位にし、
    前記メモリセルのアクセスに関連して、前記ビット線イコライズ期間の後、前記１対のビット線のうちの一方の選択ビット線と２Ｎ本の前記ワード線のうちの１本の選択ワード線とによって特定される選択メモリセルをアクセスする際、前記選択ビット線とペアである前記１対のビット線のうちの他方の非選択ビット線に属するダミーワード線の活性化を維持して対応する１個のダミーセルの選択を維持するとともに、前記選択ビット線に属するダミーワード線を非活性化して対応する１個のダミーセルを非選択にした後、続いて前記選択ワード線を活性化して前記選択メモリセルを選択した状態で前記センスアンプを活性化する、
    ことを特徴とする半導体装置。
  21. 前記制御回路は、
    前記選択メモリセルのアクセスに関連して、活性化された前記センスアンプによって前記選択メモリセルへの書き込み動作を行い、
    続いて前記選択ワード線を非活性化して前記選択メモリセルを非選択とし、
    更に続いて活性し続ける前記１対のビット線のうちの他方の非選択ビット線に属する前記ダミーワード線とともに前記選択ビット線に属する前記ダミーワード線を再度活性化して対応する１個の前記ダミーセルを選択して前記センスアンプが増幅した情報を前記２個のダミーセルに書き込む、ことを特徴とする請求項２０に記載の半導体装置。
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