JPH0982084A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH0982084A JPH0982084A JP7234031A JP23403195A JPH0982084A JP H0982084 A JPH0982084 A JP H0982084A JP 7234031 A JP7234031 A JP 7234031A JP 23403195 A JP23403195 A JP 23403195A JP H0982084 A JPH0982084 A JP H0982084A
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Abstract
(57)【要約】
【課題】ビット線をＶcc／２にプリチャージする時の相
補ビット線間の容量アンバランスを解消し、Ｖcc／２発
生回路に対する負荷及びビット線プリチャージの時間増
大を抑えるため、ワード線とダミーセルのワード線を独
立に制御する。 【解決手段】ビット線イコライズ回路１５が接続された
センスアンプ１１に、メモリセルユニット１２が接続さ
れたビット線ＢＬと、ダミーセルユニット１３が接続さ
れたビット線／ＢＬが接続される。メモリセルユニット
１２内のメモリセル１２ａ、１２ｂにはワード線ＷＬ
０、ＷＬ１が、ダミーセルユニット１３内のダミーセル
１３ａ、１３ｂにはダミーワード線ＤＷＬ０、ＤＷＬ１
が接続されている。ダミーセル１３ｂのトランジスタ
は、対応するメモリセル１２ｂのトランジスタがオンす
るタイミングでオンし、該メモリセル１２ｂへのデータ
の書込み開始より前に対応するダミーセル１３ｂのワー
ド線ＤＷＬ１をオフする。
補ビット線間の容量アンバランスを解消し、Ｖcc／２発
生回路に対する負荷及びビット線プリチャージの時間増
大を抑えるため、ワード線とダミーセルのワード線を独
立に制御する。 【解決手段】ビット線イコライズ回路１５が接続された
センスアンプ１１に、メモリセルユニット１２が接続さ
れたビット線ＢＬと、ダミーセルユニット１３が接続さ
れたビット線／ＢＬが接続される。メモリセルユニット
１２内のメモリセル１２ａ、１２ｂにはワード線ＷＬ
０、ＷＬ１が、ダミーセルユニット１３内のダミーセル
１３ａ、１３ｂにはダミーワード線ＤＷＬ０、ＤＷＬ１
が接続されている。ダミーセル１３ｂのトランジスタ
は、対応するメモリセル１２ｂのトランジスタがオンす
るタイミングでオンし、該メモリセル１２ｂへのデータ
の書込み開始より前に対応するダミーセル１３ｂのワー
ド線ＤＷＬ１をオフする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はダイナミック型半導
体記憶装置（ＤＲＡＭ）に係わり、特に６４Ｍｂｉｔ以
降のＤＲＡＭ及びダイナミック型メモリセルを複数個直
列に接続して構成されるメモリセルユニットから成る超
高密度ＤＲＡＭに関するものである。
体記憶装置（ＤＲＡＭ）に係わり、特に６４Ｍｂｉｔ以
降のＤＲＡＭ及びダイナミック型メモリセルを複数個直
列に接続して構成されるメモリセルユニットから成る超
高密度ＤＲＡＭに関するものである。
【０００２】
【従来の技術】近年、１つのトランジスタと１つのキャ
パシタから成る、所謂１トランジスタ／１キャパシタ型
のダイナミック型メモリセル構造を有するダイナミック
型半導体記憶装置（ＤＲＡＭ）は、メモリセルの改良・
微細加工技術及び回路設計技術により、著しく高集積化
が進んでいる。そして、今後もこの流れは続くと思われ
る。
パシタから成る、所謂１トランジスタ／１キャパシタ型
のダイナミック型メモリセル構造を有するダイナミック
型半導体記憶装置（ＤＲＡＭ）は、メモリセルの改良・
微細加工技術及び回路設計技術により、著しく高集積化
が進んでいる。そして、今後もこの流れは続くと思われ
る。
【０００３】このようなＤＲＡＭの高集積化に伴い、セ
ンスマージンの確保は非常に重要な問題となってくる。
センスマージンを劣化させる様々なノイズ対策のひとつ
としては、例えばメモリセルの信号を読出して検知、増
幅する時にダミーセルを使用する方式がある。この方式
について、図６を参照して簡単に説明する。
ンスマージンの確保は非常に重要な問題となってくる。
センスマージンを劣化させる様々なノイズ対策のひとつ
としては、例えばメモリセルの信号を読出して検知、増
幅する時にダミーセルを使用する方式がある。この方式
について、図６を参照して簡単に説明する。
【０００４】図６（ａ）はＤＲＡＭセルアレイの一例を
示す概略図、図６（ｂ）は同図（ａ）のダミーセルを用
いる場合のメモリセルからのデータの読出しと書込みの
時の各ノードの動作波形の例を示したタイミングチャー
トである。
示す概略図、図６（ｂ）は同図（ａ）のダミーセルを用
いる場合のメモリセルからのデータの読出しと書込みの
時の各ノードの動作波形の例を示したタイミングチャー
トである。
【０００５】ビット線ＢＬと、このビット線ＢＬの相補
ビット線／ＢＬ（ＢＬの反転信号線）間に、センスアン
プ（Ｓ／Ａ）１が接続されている。前記ビット線ＢＬと
ワード線ＷＬにはメモリセル２が、そして、ビット線／
ＢＬとダミーワード線ＤＷＬにはダミーセル３が接続さ
れている。
ビット線／ＢＬ（ＢＬの反転信号線）間に、センスアン
プ（Ｓ／Ａ）１が接続されている。前記ビット線ＢＬと
ワード線ＷＬにはメモリセル２が、そして、ビット線／
ＢＬとダミーワード線ＤＷＬにはダミーセル３が接続さ
れている。
【０００６】前記メモリセル２は、１トランジスタ／１
キャパシタ型のダイナミック型メモリセルで構成されて
おり、ダミーセル３についても構造は通常のメモリセル
２と全く変わらないものである。
キャパシタ型のダイナミック型メモリセルで構成されて
おり、ダミーセル３についても構造は通常のメモリセル
２と全く変わらないものである。
【０００７】このような構成に於いて、図６（ｂ）を参
照して、先ずＤＲＡＭの読出し時について説明する。／
ＲＡＳ（ロウアドレスストロークの反転信号）＝Ｈｉｇ
ｈのプリチャージ状態に於いて、ダミーセル３の選択を
行うダミーワード線ＤＷＬが“Ｈｉｇｈ”である。ま
た、ビット線ＢＬ、／ＢＬは、センスアンプ１内のビッ
ト線イコライズ回路（図示せず）により、通常はＶcc／
２に充電されている。同様に、ダミーセル３もＶcc／２
に保持されている。
照して、先ずＤＲＡＭの読出し時について説明する。／
ＲＡＳ（ロウアドレスストロークの反転信号）＝Ｈｉｇ
ｈのプリチャージ状態に於いて、ダミーセル３の選択を
行うダミーワード線ＤＷＬが“Ｈｉｇｈ”である。ま
た、ビット線ＢＬ、／ＢＬは、センスアンプ１内のビッ
ト線イコライズ回路（図示せず）により、通常はＶcc／
２に充電されている。同様に、ダミーセル３もＶcc／２
に保持されている。
【０００８】／ＲＡＳ＝ＬｏｗでＤＲＡＭがアクティブ
な状態に入ると、ダミーセル３のダミーワード線ＤＷＬ
が“Ｌｏｗ”となってダミーセル３もオフし、更にビッ
ト線イコライズ回路がオフして、ビット線ＢＬはフロー
ティング状態となる。その後、／ＲＡＳ＝Ｌｏｗで確定
したアドレスに応じて、ワード線ＷＬが選択され、ＷＬ
＝Ｈｉｇｈとなると同時に、選択されたワード線ＷＬに
対応するダミーセル３のダミーワード線ＤＷＬも“Ｈｉ
ｇｈ”となる。
な状態に入ると、ダミーセル３のダミーワード線ＤＷＬ
が“Ｌｏｗ”となってダミーセル３もオフし、更にビッ
ト線イコライズ回路がオフして、ビット線ＢＬはフロー
ティング状態となる。その後、／ＲＡＳ＝Ｌｏｗで確定
したアドレスに応じて、ワード線ＷＬが選択され、ＷＬ
＝Ｈｉｇｈとなると同時に、選択されたワード線ＷＬに
対応するダミーセル３のダミーワード線ＤＷＬも“Ｈｉ
ｇｈ”となる。
【０００９】このように、メモリセル２のデータを読出
す時に、ワード線ＷＬとダミーワード線ＤＷＬとを同期
させて動作させることで、ワード線ＷＬとビット線ＢＬ
の間に生じるノイズを打消すことができる。また、ダミ
ーセル３の構造を、通常のメモリセル２と全く同じにす
ることで、相補ビット線（ＢＬ、／ＢＬ）の容量を等し
くすることができる。加えて、セルから読出される微小
な信号をセンスしなければならないＤＲＡＭのセンスマ
ージンを左右する要因である、センス時のビット線間の
アンバランスを抑えることができる。
す時に、ワード線ＷＬとダミーワード線ＤＷＬとを同期
させて動作させることで、ワード線ＷＬとビット線ＢＬ
の間に生じるノイズを打消すことができる。また、ダミ
ーセル３の構造を、通常のメモリセル２と全く同じにす
ることで、相補ビット線（ＢＬ、／ＢＬ）の容量を等し
くすることができる。加えて、セルから読出される微小
な信号をセンスしなければならないＤＲＡＭのセンスマ
ージンを左右する要因である、センス時のビット線間の
アンバランスを抑えることができる。
【００１０】以上述べたように、ダミーセルを用いるこ
とで相補ビット線間の動作、或いは容量等の非対称性を
なくして、ＤＲＡＭのセンスマージンを上げることがで
きる。
とで相補ビット線間の動作、或いは容量等の非対称性を
なくして、ＤＲＡＭのセンスマージンを上げることがで
きる。
【００１１】次に、メモリセルへのデータ書込み時につ
いて説明する。上述したように、メモリセル２及びダミ
ーセル３からビット線対に読出された信号は、センスア
ンプ１によって増幅され、ビット線ＢＬもセル書込み電
位に充電されて、再びメモリセル２にデータが書込まれ
る。そして、／ＲＡＳ＝ＨｉｇｈでＷＬ＝Ｌｏｗとな
り、メモリセル２へのデータの再書込みが終了して、Ｄ
ＲＡＭは待機状態に入る。この間に、ビット線イコライ
ズ回路がオンしてビット線ＢＬをＶcc／２にプリチャー
ジする。
いて説明する。上述したように、メモリセル２及びダミ
ーセル３からビット線対に読出された信号は、センスア
ンプ１によって増幅され、ビット線ＢＬもセル書込み電
位に充電されて、再びメモリセル２にデータが書込まれ
る。そして、／ＲＡＳ＝ＨｉｇｈでＷＬ＝Ｌｏｗとな
り、メモリセル２へのデータの再書込みが終了して、Ｄ
ＲＡＭは待機状態に入る。この間に、ビット線イコライ
ズ回路がオンしてビット線ＢＬをＶcc／２にプリチャー
ジする。
【００１２】図７は、ビット線イコライズ回路の代表的
な例を示したものである。このビット線イコライズ回路
は、フル振幅した状態（片側が電源電圧Ｖccならばもう
一方はＶssの状態）の相補ビット線対を短絡すること
で、ビット線ＢＬ、／ＢＬをＶcc／２にプリチャージす
るためのトランジスタ５と、更に補助的なものとしてＶ
cc／２発生回路（図示せず）等から生成された電位を、
ビット線ＢＬ、／ＢＬに直接供給するためのトランジス
タ６ａ、６ｂ等から構成される。
な例を示したものである。このビット線イコライズ回路
は、フル振幅した状態（片側が電源電圧Ｖccならばもう
一方はＶssの状態）の相補ビット線対を短絡すること
で、ビット線ＢＬ、／ＢＬをＶcc／２にプリチャージす
るためのトランジスタ５と、更に補助的なものとしてＶ
cc／２発生回路（図示せず）等から生成された電位を、
ビット線ＢＬ、／ＢＬに直接供給するためのトランジス
タ６ａ、６ｂ等から構成される。
【００１３】ビット線対の容量が全く同じであれば、互
いのビット線ＢＬ、／ＢＬを短絡するだけで、その結果
生じる電荷の分配により、各ビット線ＢＬ、／ＢＬはＶ
cc／２にプリチャージすることができる。しかし、上述
したような方式でメモリセル２へのデータの書込みを行
った場合には、ビット線ＢＬのプリチャージの際にメモ
リセル２はビット線ＢＬから切離されているのにもかか
わらず、ダミーセル３はビット線／ＢＬに接続されたま
まである。それ故、相補ビット線間の容量は同じではな
い。したがって、相補ビット線を短絡するだけではＶcc
／２にプリチャージすることはできず、Ｖcc／２発生回
路からビット線を充放電する必要があり、その結果消費
が増加してしまう。
いのビット線ＢＬ、／ＢＬを短絡するだけで、その結果
生じる電荷の分配により、各ビット線ＢＬ、／ＢＬはＶ
cc／２にプリチャージすることができる。しかし、上述
したような方式でメモリセル２へのデータの書込みを行
った場合には、ビット線ＢＬのプリチャージの際にメモ
リセル２はビット線ＢＬから切離されているのにもかか
わらず、ダミーセル３はビット線／ＢＬに接続されたま
まである。それ故、相補ビット線間の容量は同じではな
い。したがって、相補ビット線を短絡するだけではＶcc
／２にプリチャージすることはできず、Ｖcc／２発生回
路からビット線を充放電する必要があり、その結果消費
が増加してしまう。
【００１４】以上は、従来使用されてきた代表的なＤＲ
ＡＭを例にして説明したが、次に同じ設計ルールでのセ
ルサイズを縮小可能なメモリセル直接接続型ＤＲＡＭに
ついて説明する。
ＡＭを例にして説明したが、次に同じ設計ルールでのセ
ルサイズを縮小可能なメモリセル直接接続型ＤＲＡＭに
ついて説明する。
【００１５】図８は、セルアレイの概略図を示したもの
である。このメモリセル直接接続型ＤＲＡＭは、名称か
らもわかるように、メモリセルを直列接続することで、
ビット線とメモリセル選択トランジスタのコンタクトの
数を減らしてメモリセルの面積を低減しようとするもの
である。すなわち、センスアンプ１に接続されたビット
線ＢＬに、直列接続されたメモリセル７ａ、７ｂ、…を
有したメモリセルユニット７が接続されている。同様
に、ビット線／ＢＬ側にも、直列接続されたセルを有す
るダミーセルユニット８が接続されている。
である。このメモリセル直接接続型ＤＲＡＭは、名称か
らもわかるように、メモリセルを直列接続することで、
ビット線とメモリセル選択トランジスタのコンタクトの
数を減らしてメモリセルの面積を低減しようとするもの
である。すなわち、センスアンプ１に接続されたビット
線ＢＬに、直列接続されたメモリセル７ａ、７ｂ、…を
有したメモリセルユニット７が接続されている。同様
に、ビット線／ＢＬ側にも、直列接続されたセルを有す
るダミーセルユニット８が接続されている。
【００１６】尚、９はプレートである。また、メモリセ
ルユニット７のメモリセル７ａ、７ｂにはワード線ＷＬ
０、ＷＬ１が、同様にダミーセルユニット８内のセルに
もダミーワード線ＤＷＬ０、ＤＷＬ１が接続されてい
る。
ルユニット７のメモリセル７ａ、７ｂにはワード線ＷＬ
０、ＷＬ１が、同様にダミーセルユニット８内のセルに
もダミーワード線ＤＷＬ０、ＤＷＬ１が接続されてい
る。
【００１７】このようなＤＲＡＭでは、直列接続されて
いる任意のセルに対してアクセスすることは難しく、直
列接続されたメモリセルを１つのメモリセルユニット７
として扱うことになる。そのため、ダミーセルもメモリ
セルと同様に直列接続されたメモリセルユニット８を用
いることが望ましい。
いる任意のセルに対してアクセスすることは難しく、直
列接続されたメモリセルを１つのメモリセルユニット７
として扱うことになる。そのため、ダミーセルもメモリ
セルと同様に直列接続されたメモリセルユニット８を用
いることが望ましい。
【００１８】このような構成のメモリセル直列接続型Ｄ
ＲＡＭに於いて、そのセルを２つ接続して１つのユニッ
トにした場合の動作例を、図９のタイミングチャートを
用いて簡単に説明する。
ＲＡＭに於いて、そのセルを２つ接続して１つのユニッ
トにした場合の動作例を、図９のタイミングチャートを
用いて簡単に説明する。
【００１９】データの読出し時は、基本的には汎用ＤＲ
ＡＭ（図６参照）と同じである。先ず、ビット線コンタ
クトに近いセル０７ａのデータを読むために、ワード線
ＷＬ０が“Ｈｉｇｈ”レベルになる。それと同時に、ダ
ミーセルユニット８内の最もビット線コンタクトに近い
ダミーワード線ＤＷＬ０が“Ｈｉｇｈ”レベルになる。
そして、セル０７ａのデータが読出され、センスアンプ
１内の一時記憶用のセルに記憶する。この一時記憶用セ
ルは、メモリセルアレイ内のメモリセルと同じである必
要はない。
ＡＭ（図６参照）と同じである。先ず、ビット線コンタ
クトに近いセル０７ａのデータを読むために、ワード線
ＷＬ０が“Ｈｉｇｈ”レベルになる。それと同時に、ダ
ミーセルユニット８内の最もビット線コンタクトに近い
ダミーワード線ＤＷＬ０が“Ｈｉｇｈ”レベルになる。
そして、セル０７ａのデータが読出され、センスアンプ
１内の一時記憶用のセルに記憶する。この一時記憶用セ
ルは、メモリセルアレイ内のメモリセルと同じである必
要はない。
【００２０】次に、セル１７ｂのデータを読出すため
に、ワード線ＷＬ１とダミーワード線ＤＷＬ１が“Ｈｉ
ｇｈ”レベルになる。この時、ワード線ＷＬ０とダミー
ワード線ＤＷＬ０も“Ｈｉｇｈ”レベルを維持してい
る。そして、セル１７ｂのデータを、セル０７ａと同様
にセンスアンプ１内の一時記憶用セルに記憶する。
に、ワード線ＷＬ１とダミーワード線ＤＷＬ１が“Ｈｉ
ｇｈ”レベルになる。この時、ワード線ＷＬ０とダミー
ワード線ＤＷＬ０も“Ｈｉｇｈ”レベルを維持してい
る。そして、セル１７ｂのデータを、セル０７ａと同様
にセンスアンプ１内の一時記憶用セルに記憶する。
【００２１】以上述べたように、直列接続型ＤＲＡＭに
於いても、汎用ＤＲＡＭと同様に、メモリセルのデータ
を読出す時にワード線とダミーワード線を同期させて動
作させることで、ワード線とビット線の間に生じるノイ
ズを打ち消し、またダミーセルの構造を通常のメモリセ
ルと全く同じにすることで相補ビット線の容量を等しく
することができ、更に相補ビット線間の動作或いは容量
等の非対称性をなくして、ＤＲＡＭのセンスマージンを
上げることができる。
於いても、汎用ＤＲＡＭと同様に、メモリセルのデータ
を読出す時にワード線とダミーワード線を同期させて動
作させることで、ワード線とビット線の間に生じるノイ
ズを打ち消し、またダミーセルの構造を通常のメモリセ
ルと全く同じにすることで相補ビット線の容量を等しく
することができ、更に相補ビット線間の動作或いは容量
等の非対称性をなくして、ＤＲＡＭのセンスマージンを
上げることができる。
【００２２】次に、データ書込み時について説明する。
直列接続型ＤＲＡＭに於いては、上述したように、一時
記憶セルに記憶されたデータは、データ書込みサイクル
に入ると、一時記憶セルから読出されてセンスアンプ１
によって増幅され、ビット線ＢＬもセル書込み電位に充
電されて、再びメモリセル７ａ、７ｂ、にデータが書込
まれる。データ読出し時には、セル０７ａから読みめた
が、書込み時にはセル１７ｂから書込む。したがって、
書込みサイクルの動作は読出しサイクルの動作の逆とな
る。
直列接続型ＤＲＡＭに於いては、上述したように、一時
記憶セルに記憶されたデータは、データ書込みサイクル
に入ると、一時記憶セルから読出されてセンスアンプ１
によって増幅され、ビット線ＢＬもセル書込み電位に充
電されて、再びメモリセル７ａ、７ｂ、にデータが書込
まれる。データ読出し時には、セル０７ａから読みめた
が、書込み時にはセル１７ｂから書込む。したがって、
書込みサイクルの動作は読出しサイクルの動作の逆とな
る。
【００２３】先ず、一時記憶セルからセル１７ｂのデー
タが読出されてビット線ＢＬ上で増幅されてセル１７ｂ
に書込まれ、ワード線ＷＬ１が閉じる。その後、一旦ビ
ット線ＢＬはＶcc／２にプリチャージされる。次に、セ
ル０７ａのデータが一時記憶用セルから読出され、ビッ
ト線ＢＬ上で増幅されてセル０７ｂに書込まれ、ワード
線ＷＬ０が閉じる。
タが読出されてビット線ＢＬ上で増幅されてセル１７ｂ
に書込まれ、ワード線ＷＬ１が閉じる。その後、一旦ビ
ット線ＢＬはＶcc／２にプリチャージされる。次に、セ
ル０７ａのデータが一時記憶用セルから読出され、ビッ
ト線ＢＬ上で増幅されてセル０７ｂに書込まれ、ワード
線ＷＬ０が閉じる。
【００２４】この間、ダミーワード線ＤＷＬ０、ＤＷＬ
１は“Ｈｉｇｈ”レベルのままである。その後、ビット
線ＢＬはＶcc／２にプリチャージされ、ダミーワード線
ＤＷＬもカットオフして、次の動作に備えることにな
る。
１は“Ｈｉｇｈ”レベルのままである。その後、ビット
線ＢＬはＶcc／２にプリチャージされ、ダミーワード線
ＤＷＬもカットオフして、次の動作に備えることにな
る。
【００２５】このような動作方式に於いては、上述した
汎用ＤＲＡＭの問題点が更に顕著に現れる。これは、図
８及び図９により説明した例では、ビット線イコライズ
回路が動作する時に、メモリセルの直列数が２個である
ために、メモリセルユニット７側のビット線にはセルが
接続されていない状況であるが、ダミーセルユニット８
側のビット線にはセルが２つ接続された状態であり、相
補ビット線間の容量アンバランスが汎用ＤＲＡＭの場合
より大きくなるからである。
汎用ＤＲＡＭの問題点が更に顕著に現れる。これは、図
８及び図９により説明した例では、ビット線イコライズ
回路が動作する時に、メモリセルの直列数が２個である
ために、メモリセルユニット７側のビット線にはセルが
接続されていない状況であるが、ダミーセルユニット８
側のビット線にはセルが２つ接続された状態であり、相
補ビット線間の容量アンバランスが汎用ＤＲＡＭの場合
より大きくなるからである。
【００２６】
【発明が解決しようとする課題】このように、従来の汎
用ＤＲＡＭに於いては、ダミーセルを用いた場合にビッ
ト線をＶcc／２にプリチャージする際に、相補ビット線
間に容量アンバランスが生じることになる。また、この
ような相補ビット線間のアンバランスは、メモリセルを
直列に接続したメモリセル直列接続型ＤＲＡＭに於いて
は、更に顕著になる。
用ＤＲＡＭに於いては、ダミーセルを用いた場合にビッ
ト線をＶcc／２にプリチャージする際に、相補ビット線
間に容量アンバランスが生じることになる。また、この
ような相補ビット線間のアンバランスは、メモリセルを
直列に接続したメモリセル直列接続型ＤＲＡＭに於いて
は、更に顕著になる。
【００２７】そして、このような相補ビット線間のアン
バランスによって、Ｖcc／２発生回路に対する負荷の増
大、及びビット線プリチャージに要する時間の増大が引
起こされることになる。
バランスによって、Ｖcc／２発生回路に対する負荷の増
大、及びビット線プリチャージに要する時間の増大が引
起こされることになる。
【００２８】本発明は前記実情を考慮してなされたもの
で、その目的とするところは、ビット線をＶcc／２にプ
リチャージする時の相補ビット線間の容量のアンバラン
スを解消すると共に、Ｖcc／２発生回路に対する負荷及
びビット線プリチャージに要する時間の増大を抑えるこ
との可能なダイナミック型半導体記憶装置を提供するこ
とである。
で、その目的とするところは、ビット線をＶcc／２にプ
リチャージする時の相補ビット線間の容量のアンバラン
スを解消すると共に、Ｖcc／２発生回路に対する負荷及
びビット線プリチャージに要する時間の増大を抑えるこ
との可能なダイナミック型半導体記憶装置を提供するこ
とである。
【００２９】
【課題を解決するための手段】すなわち本発明は、ダイ
ナミック型メモリセルを複数個直列に接続して構成され
る複数のメモリセルユニットと、前記複数のメモリセル
ユニットに接続された複数の第１のビット線と、前記第
１のビット線に供給された前記ダイナミック型メモリセ
ルの信号を増幅するセンスアンプと、ダイナミック型メ
モリセルをダミーセルとして複数個直列に接続して構成
される複数のダミーセルユニットと、前記複数のダミー
セルユニット及び前記センスアンプに接続されて前記複
数の第１のビット線と相補形をなす複数の第２のビット
線と、前記複数の第１及び第２のビット線と交差して配
設されて前記ダイナミック型メモリセルの選択を行う複
数のワード線と、前記第１のビット線と前記第２のビッ
ト線との間に配設されて、該第１及び第２のビット線と
前記センスアンプの接続の制御を行う複数のセルアレイ
選択トランジスタとを備えるダイナミック型半導体記憶
装置に於いて、前記ダミーセルユニット内のダミーセル
のワード線は、該ダミーセルユニットに対応するメモリ
セルユニット内のメモリセルのワード線がオンするタイ
ミングでオンし、該メモリセルへのデータの書込み開始
より前に対応するダミーセルのワード線をオフすること
を特徴とする。
ナミック型メモリセルを複数個直列に接続して構成され
る複数のメモリセルユニットと、前記複数のメモリセル
ユニットに接続された複数の第１のビット線と、前記第
１のビット線に供給された前記ダイナミック型メモリセ
ルの信号を増幅するセンスアンプと、ダイナミック型メ
モリセルをダミーセルとして複数個直列に接続して構成
される複数のダミーセルユニットと、前記複数のダミー
セルユニット及び前記センスアンプに接続されて前記複
数の第１のビット線と相補形をなす複数の第２のビット
線と、前記複数の第１及び第２のビット線と交差して配
設されて前記ダイナミック型メモリセルの選択を行う複
数のワード線と、前記第１のビット線と前記第２のビッ
ト線との間に配設されて、該第１及び第２のビット線と
前記センスアンプの接続の制御を行う複数のセルアレイ
選択トランジスタとを備えるダイナミック型半導体記憶
装置に於いて、前記ダミーセルユニット内のダミーセル
のワード線は、該ダミーセルユニットに対応するメモリ
セルユニット内のメモリセルのワード線がオンするタイ
ミングでオンし、該メモリセルへのデータの書込み開始
より前に対応するダミーセルのワード線をオフすること
を特徴とする。
【００３０】また本発明は、ダイナミック型メモリセル
を複数個直列に接続して構成される複数のメモリセルユ
ニットと、前記複数のメモリセルユニットと情報の供給
を行う複数のビット線と、前記ビット線に供給された前
記ダイナミック型メモリセルの信号を増幅するセンスア
ンプと、ダイナミック型メモリセルから成るダミーセル
を複数個直列に接続して構成される複数のダミーセルユ
ニットと、前記複数のダミーセルユニット内の前記ビッ
ト線から最も離れたダミーセルに接続され、該ダミーセ
ルのデータ蓄積部に所望の電位を書込むためのダミーセ
ル電位書込みトランジスタと、前記複数のビット線と交
差して配設されて前記ダイナミック型メモリセルの選択
を行う複数のワード線と、前記複数のビット線と前記セ
ンスアンプの間に接続されて該ビット線とセンスアンプ
の接続の制御を行う複数のセルアレイ選択トランジスタ
とを具備し、前記メモリセルユニットへのデータ書込み
サイクルに於いて、前記メモリセルユニットのビット線
から最も離れたセルにデータを書込む時は、前記ダミー
セルユニットは前記ダミーセル電位書込みトランジスタ
のみオフ状態で他のダミーセルのワード線はオン状態と
なり、前記データの書込みが終了して前記メモリセルユ
ニットのビット線から最も離れたワード線をオフする時
は、前記メモリセルユニットのビット線から最も離れた
メモリセルに対応する前記ダミーセルユニットのビット
線から最も離れたダミーセルのワード線をオフ状態で且
つ前記ダミーセル電位書込みトランジスタをオン状態に
し、前記メモリセルユニットに於ける次のメモリセルの
情報書込みが終了し、このメモリセルのワード線をオフ
状態にする時、該セルに対応するダミーセルのワード線
もオフし、前記ダミーセルユニットのビット線から最も
離れたダミーセルのワード線をオフ状態からオン状態に
することを特徴とする。
を複数個直列に接続して構成される複数のメモリセルユ
ニットと、前記複数のメモリセルユニットと情報の供給
を行う複数のビット線と、前記ビット線に供給された前
記ダイナミック型メモリセルの信号を増幅するセンスア
ンプと、ダイナミック型メモリセルから成るダミーセル
を複数個直列に接続して構成される複数のダミーセルユ
ニットと、前記複数のダミーセルユニット内の前記ビッ
ト線から最も離れたダミーセルに接続され、該ダミーセ
ルのデータ蓄積部に所望の電位を書込むためのダミーセ
ル電位書込みトランジスタと、前記複数のビット線と交
差して配設されて前記ダイナミック型メモリセルの選択
を行う複数のワード線と、前記複数のビット線と前記セ
ンスアンプの間に接続されて該ビット線とセンスアンプ
の接続の制御を行う複数のセルアレイ選択トランジスタ
とを具備し、前記メモリセルユニットへのデータ書込み
サイクルに於いて、前記メモリセルユニットのビット線
から最も離れたセルにデータを書込む時は、前記ダミー
セルユニットは前記ダミーセル電位書込みトランジスタ
のみオフ状態で他のダミーセルのワード線はオン状態と
なり、前記データの書込みが終了して前記メモリセルユ
ニットのビット線から最も離れたワード線をオフする時
は、前記メモリセルユニットのビット線から最も離れた
メモリセルに対応する前記ダミーセルユニットのビット
線から最も離れたダミーセルのワード線をオフ状態で且
つ前記ダミーセル電位書込みトランジスタをオン状態に
し、前記メモリセルユニットに於ける次のメモリセルの
情報書込みが終了し、このメモリセルのワード線をオフ
状態にする時、該セルに対応するダミーセルのワード線
もオフし、前記ダミーセルユニットのビット線から最も
離れたダミーセルのワード線をオフ状態からオン状態に
することを特徴とする。
【００３１】更に本発明は、ダイナミック型メモリセル
を複数個直列に接続して構成される複数のメモリセルユ
ニットと、前記複数のメモリセルユニットと情報の供給
を行う複数のビット線と、前記ビット線に供給された前
記ダイナミック型メモリセルの信号を増幅するセンスア
ンプと、ダイナミック型メモリセルをダミーセルとして
複数個直列に接続して構成される複数のダミーセルユニ
ットと、前記複数のダミーセルユニット内の前記ビット
線から最も離れたダミーセルに接続され、該ダミーセル
のデータ蓄積部に所望の電位を書込むためのダミーセル
電位書込みトランジスタと、前記複数のビット線と交差
して配設されて前記ダイナミック型メモリセルの選択を
行う複数のワード線と、前記複数のビット線と前記セン
スアンプの間に接続されて該ビット線とセンスアンプの
接続の制御を行う複数のセルアレイ選択トランジスタと
を具備し、データ読出しサイクルに入る前は、前記ダミ
ーセルユニットの複数のワード線及び書込みトランジス
タのゲートはビット線から最も手前のダミーセルのワー
ド線のみオフ状態で他はオン状態となり、前記メモリセ
ルユニットのデータ読出しサイクルに於いて、前記メモ
リセルユニットのビット線から最も手前のメモリセルの
データを読出す時は前記ダミーセルユニットでは、前記
セルに対応するダミーセルの１つ奥にあるダミーセルの
ワード線がオフ状態で且つ前記最も手前のダミーセルが
オン状態となり、次のセルの読出しサイクルにて、読出
されるメモリセルに対応するダミーセルの１つ奥のダミ
ーセルのワード線がオフ状態となり、現時点で読出され
ているセルに対応するダミーセルのワード線がオン状態
になることを特徴とする。
を複数個直列に接続して構成される複数のメモリセルユ
ニットと、前記複数のメモリセルユニットと情報の供給
を行う複数のビット線と、前記ビット線に供給された前
記ダイナミック型メモリセルの信号を増幅するセンスア
ンプと、ダイナミック型メモリセルをダミーセルとして
複数個直列に接続して構成される複数のダミーセルユニ
ットと、前記複数のダミーセルユニット内の前記ビット
線から最も離れたダミーセルに接続され、該ダミーセル
のデータ蓄積部に所望の電位を書込むためのダミーセル
電位書込みトランジスタと、前記複数のビット線と交差
して配設されて前記ダイナミック型メモリセルの選択を
行う複数のワード線と、前記複数のビット線と前記セン
スアンプの間に接続されて該ビット線とセンスアンプの
接続の制御を行う複数のセルアレイ選択トランジスタと
を具備し、データ読出しサイクルに入る前は、前記ダミ
ーセルユニットの複数のワード線及び書込みトランジス
タのゲートはビット線から最も手前のダミーセルのワー
ド線のみオフ状態で他はオン状態となり、前記メモリセ
ルユニットのデータ読出しサイクルに於いて、前記メモ
リセルユニットのビット線から最も手前のメモリセルの
データを読出す時は前記ダミーセルユニットでは、前記
セルに対応するダミーセルの１つ奥にあるダミーセルの
ワード線がオフ状態で且つ前記最も手前のダミーセルが
オン状態となり、次のセルの読出しサイクルにて、読出
されるメモリセルに対応するダミーセルの１つ奥のダミ
ーセルのワード線がオフ状態となり、現時点で読出され
ているセルに対応するダミーセルのワード線がオン状態
になることを特徴とする。
【００３２】本発明によれば、ワード線とダミーセルの
ワード線を独立に制御することで、ビット線をＶcc／２
にプリチャージする時の相補ビット線間の容量のアンバ
ランスを解消し、Ｖcc／２発生回路に対する負荷及びビ
ット線プリチャージに要する時間を抑えることができ
る。
ワード線を独立に制御することで、ビット線をＶcc／２
にプリチャージする時の相補ビット線間の容量のアンバ
ランスを解消し、Ｖcc／２発生回路に対する負荷及びビ
ット線プリチャージに要する時間を抑えることができ
る。
【００３３】そして、メモリセルユニットの書込みサイ
クルに於いて、メモリセルユニット内の書込みが行われ
ているメモリセルに対応して、ダミーセルユニット内の
複数のワード線と前記ダミーセル電位書込みトランジス
タのゲートの中の１本だけがオフ状態になっている。
クルに於いて、メモリセルユニット内の書込みが行われ
ているメモリセルに対応して、ダミーセルユニット内の
複数のワード線と前記ダミーセル電位書込みトランジス
タのゲートの中の１本だけがオフ状態になっている。
【００３４】更に、メモリセルユニットの読出しサイク
ルに於いて、メモリセルユニット内の読出しが行われて
いるメモリセルに対応して、ダミーセルユニット内の複
数のワード線と前記ダミーセル電位書込みトランジスタ
のゲートの中の１本だけがオフ状態になっている。
ルに於いて、メモリセルユニット内の読出しが行われて
いるメモリセルに対応して、ダミーセルユニット内の複
数のワード線と前記ダミーセル電位書込みトランジスタ
のゲートの中の１本だけがオフ状態になっている。
【００３５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施の形
態であるメモリセル直列接続型ＤＲＡＭの一例を示した
もので、（ａ）は前記ＤＲＡＭの一部を示す回路構成
図、（ｂ）は動作を説明するタイミングチャートであ
る。
施の形態を説明する。図１は、本発明の第１の実施の形
態であるメモリセル直列接続型ＤＲＡＭの一例を示した
もので、（ａ）は前記ＤＲＡＭの一部を示す回路構成
図、（ｂ）は動作を説明するタイミングチャートであ
る。
【００３６】図１（ａ）に於いて、ビット線ＢＬと、こ
のビット線ＢＬの相補ビット線／ＢＬ（ＢＬの反転信号
線）間に、センスアンプ（Ｓ／Ａ）１１が接続されてい
る。そして、センスアンプ１１に接続されたビット線Ｂ
Ｌに、直列接続されたメモリセル１２ａ、１２ｂ、…を
有したメモリセルユニット１２が接続されている。同様
に、ビット線／ＢＬ側にも、直列接続されたダミーセル
１３ａ、１３ｂ、…を有するダミーセルユニット１３が
接続されている。
のビット線ＢＬの相補ビット線／ＢＬ（ＢＬの反転信号
線）間に、センスアンプ（Ｓ／Ａ）１１が接続されてい
る。そして、センスアンプ１１に接続されたビット線Ｂ
Ｌに、直列接続されたメモリセル１２ａ、１２ｂ、…を
有したメモリセルユニット１２が接続されている。同様
に、ビット線／ＢＬ側にも、直列接続されたダミーセル
１３ａ、１３ｂ、…を有するダミーセルユニット１３が
接続されている。
【００３７】尚、１４はプレートである。また、メモリ
セル１２ａ、１２ｂにはワード線ＷＬ０、ＷＬ１が、そ
してダミーセル１３ａ、１３ｂにはダミーワード線ＤＷ
Ｌ０、ＤＷＬ１が接続されている。
セル１２ａ、１２ｂにはワード線ＷＬ０、ＷＬ１が、そ
してダミーセル１３ａ、１３ｂにはダミーワード線ＤＷ
Ｌ０、ＤＷＬ１が接続されている。
【００３８】前記センスアンプ１１には、また、ビット
線イコライズ回路１５が接続されている。このビット線
イコライズ回路１５は、フル振幅した状態（片側が電源
電圧Ｖccならばもう一方はＶssの状態）の相補ビット線
対を短絡することで、ビット線ＢＬ、／ＢＬをＶcc／２
にプリチャージするためのトランジスタ１６と、更に補
助的なものとしてＶcc／２発生回路（図示せず）等から
生成された電位を、ビット線ＢＬ、／ＢＬに直接供給す
るためのトランジスタ１７ａ、１７ｂ等から構成されて
いる。
線イコライズ回路１５が接続されている。このビット線
イコライズ回路１５は、フル振幅した状態（片側が電源
電圧Ｖccならばもう一方はＶssの状態）の相補ビット線
対を短絡することで、ビット線ＢＬ、／ＢＬをＶcc／２
にプリチャージするためのトランジスタ１６と、更に補
助的なものとしてＶcc／２発生回路（図示せず）等から
生成された電位を、ビット線ＢＬ、／ＢＬに直接供給す
るためのトランジスタ１７ａ、１７ｂ等から構成されて
いる。
【００３９】次に、この第１の実施の形態によるメモリ
セル直列接続型ＤＲＡＭの動作について説明する。図１
（ｂ）に示されるように、メモリセル直列接続型ＤＲＡ
Ｍの動作は、（１）セル０データの読出し、（２）セル
１データの読出し、（３）セル１データの再書込み、
（４）セル０データの再書込み、の４つのサイクルから
構成される。
セル直列接続型ＤＲＡＭの動作について説明する。図１
（ｂ）に示されるように、メモリセル直列接続型ＤＲＡ
Ｍの動作は、（１）セル０データの読出し、（２）セル
１データの読出し、（３）セル１データの再書込み、
（４）セル０データの再書込み、の４つのサイクルから
構成される。
【００４０】先ず、メモリセル０１２ａからデータを読
出すために、セル０１２ａのワード線ＷＬ０がハイレベ
ルになる（ｔ1 ）。また、セル０１２ａに対応するダミ
ーワード線ＤＷＬ０も、同じタイミングでハイレベルに
なる。そして、データがセンスアンプ１１で増幅された
後、所定の場所に格納され、ビット線ＢＬはＶEQL ＝Ｈ
ｉｇｈにより、Ｖcc／２にプリチャージされる。このと
き、ワード線ＷＬ０及びダミーワード線ＤＷＬ０は、ハ
イレベルのままで、セル１１２ｂからデータを読出すた
めに、ワード線ＷＬ１及びダミーワード線ＤＷＬ１がハ
イレベルになる（ｔ2 ）。
出すために、セル０１２ａのワード線ＷＬ０がハイレベ
ルになる（ｔ1 ）。また、セル０１２ａに対応するダミ
ーワード線ＤＷＬ０も、同じタイミングでハイレベルに
なる。そして、データがセンスアンプ１１で増幅された
後、所定の場所に格納され、ビット線ＢＬはＶEQL ＝Ｈ
ｉｇｈにより、Ｖcc／２にプリチャージされる。このと
き、ワード線ＷＬ０及びダミーワード線ＤＷＬ０は、ハ
イレベルのままで、セル１１２ｂからデータを読出すた
めに、ワード線ＷＬ１及びダミーワード線ＤＷＬ１がハ
イレベルになる（ｔ2 ）。
【００４１】メモリセル１１２ｂのデータがセンスアン
プ１１で増幅され、所定の位置に格納された後で、Ｖ
EQL ＝Ｈｉｇｈとなり、ワード線ＷＬ０、ＷＬ１及びダ
ミーワード線ＤＷＬ０、ＤＷＬ１がハイレベルの状態で
プリチャージ状態となる。次いで、ビット線ＢＬのプリ
チャージが終了すると、セル１１２ｂの再書込みサイク
ルに入るが、ＶEQL ＝ｌｏｗでプリチャージを終了する
時に、ダミーワード線ＤＷＬ１もローレベルにする（ｔ
3 ）。その結果、ダミーセル１１３ｂには所望の電位で
あるＶcc／２が書込まれていることになる。
プ１１で増幅され、所定の位置に格納された後で、Ｖ
EQL ＝Ｈｉｇｈとなり、ワード線ＷＬ０、ＷＬ１及びダ
ミーワード線ＤＷＬ０、ＤＷＬ１がハイレベルの状態で
プリチャージ状態となる。次いで、ビット線ＢＬのプリ
チャージが終了すると、セル１１２ｂの再書込みサイク
ルに入るが、ＶEQL ＝ｌｏｗでプリチャージを終了する
時に、ダミーワード線ＤＷＬ１もローレベルにする（ｔ
3 ）。その結果、ダミーセル１１３ｂには所望の電位で
あるＶcc／２が書込まれていることになる。
【００４２】セル１１２ｂの再書込みサイクルに入る
（ｔ3 ）と、読出し時に格納されたデータを再びビット
線ＢＬ上に読出し、センスアンプ１１で増幅してからメ
モリセル１１２ｂに書込む。データがセル１１２ｂに書
込まれると、ワード線ＷＬ１はローレベルとなり、Ｖ
EQL がハイレベルとなって、ビット線ＢＬはプリチャー
ジ状態になる。
（ｔ3 ）と、読出し時に格納されたデータを再びビット
線ＢＬ上に読出し、センスアンプ１１で増幅してからメ
モリセル１１２ｂに書込む。データがセル１１２ｂに書
込まれると、ワード線ＷＬ１はローレベルとなり、Ｖ
EQL がハイレベルとなって、ビット線ＢＬはプリチャー
ジ状態になる。
【００４３】プリチャージが終了すると、セル０１２ａ
の再書込みサイクルに入る（ｔ4 ）が、プリチャージ終
了時に、ＶEQL ＝ｌｏｗとほぼ同じタイミングで、ＤＷ
Ｌ０＝ｌｏｗとなる。セル０１２ａの再書込みは、セル
１１２ｂの時と同様に、読出し時に格納されたデータを
再びビット線ＢＬ上に読出し、センスアンプ１１で増幅
してからメモリセル０１２ａに書込む。
の再書込みサイクルに入る（ｔ4 ）が、プリチャージ終
了時に、ＶEQL ＝ｌｏｗとほぼ同じタイミングで、ＤＷ
Ｌ０＝ｌｏｗとなる。セル０１２ａの再書込みは、セル
１１２ｂの時と同様に、読出し時に格納されたデータを
再びビット線ＢＬ上に読出し、センスアンプ１１で増幅
してからメモリセル０１２ａに書込む。
【００４４】このような方式で動作した場合、ビット線
のＶcc／２へのプリチャージ動作は４回あるが、どの動
作に於いてもイコライズトランジスタ１６がオンしてシ
ョートされる相補ビット線ＢＬ、／ＢＬの容量は等し
い。
のＶcc／２へのプリチャージ動作は４回あるが、どの動
作に於いてもイコライズトランジスタ１６がオンしてシ
ョートされる相補ビット線ＢＬ、／ＢＬの容量は等し
い。
【００４５】いま、メモリセルが接続されている側のビ
ット線をＢＬ、ダミーセル側を／ＢＬとすると、“セル
０読出し”サイクル（ｔ1 〜ｔ2 ）のイコライズ時の各
容量は、ビット線ＢＬ側がビット線自体の容量にメモリ
セル１つ分の容量を合わせたもので、ビット線／ＢＬ側
はビット線自体の容量とダミーセル１つ分の容量を合わ
せたものである。したがって、メモリセルとダミーセル
が同じであれば、ビット線ＢＬと／ＢＬの容量は等し
い。
ット線をＢＬ、ダミーセル側を／ＢＬとすると、“セル
０読出し”サイクル（ｔ1 〜ｔ2 ）のイコライズ時の各
容量は、ビット線ＢＬ側がビット線自体の容量にメモリ
セル１つ分の容量を合わせたもので、ビット線／ＢＬ側
はビット線自体の容量とダミーセル１つ分の容量を合わ
せたものである。したがって、メモリセルとダミーセル
が同じであれば、ビット線ＢＬと／ＢＬの容量は等し
い。
【００４６】また、“セル１読出し”サイクル（ｔ2 〜
ｔ3 ）でのイコライズ時の各容量については、ビット線
ＢＬ、／ＢＬ共に、ビット線自体の容量にセル（メモリ
セル或いはダミーセル）２つ分の容量を加えたものであ
る。したがって、ビット線ＢＬと／ＢＬの容量は等し
い。
ｔ3 ）でのイコライズ時の各容量については、ビット線
ＢＬ、／ＢＬ共に、ビット線自体の容量にセル（メモリ
セル或いはダミーセル）２つ分の容量を加えたものであ
る。したがって、ビット線ＢＬと／ＢＬの容量は等し
い。
【００４７】更に、“セル１書込み”サイクル（ｔ3 〜
ｔ4 ）のイコライズ時の各容量については、ビット線Ｂ
Ｌ、／ＢＬ共にビット線自体の容量にセル（メモリセル
或いはダミーセル）１つ分の容量を加えたものである。
したがって、ビット線ＢＬと／ＢＬの容量は等しい。
ｔ4 ）のイコライズ時の各容量については、ビット線Ｂ
Ｌ、／ＢＬ共にビット線自体の容量にセル（メモリセル
或いはダミーセル）１つ分の容量を加えたものである。
したがって、ビット線ＢＬと／ＢＬの容量は等しい。
【００４８】最後に、“セル０書込み”サイクル（ｔ4
〜ｔ5 ）でのイコライズ時の各容量については、ビット
線ＢＬ、／ＢＬ共にビット線自体の容量になるので、ビ
ット線ＢＬと／ＢＬの容量は等しい。
〜ｔ5 ）でのイコライズ時の各容量については、ビット
線ＢＬ、／ＢＬ共にビット線自体の容量になるので、ビ
ット線ＢＬと／ＢＬの容量は等しい。
【００４９】以上説明したように、第１の実施の形態に
よるタイミングチャートで動作した場合、全てのビット
線のプリチャージ動作に於いて、イコライズされるビッ
ト線間の容量は等しくなり、ビット線プリチャージ時に
於けるＶcc／２発生回路に対する負荷及びビット線プリ
チャージに要する時間を、最小限に抑えることができ
る。
よるタイミングチャートで動作した場合、全てのビット
線のプリチャージ動作に於いて、イコライズされるビッ
ト線間の容量は等しくなり、ビット線プリチャージ時に
於けるＶcc／２発生回路に対する負荷及びビット線プリ
チャージに要する時間を、最小限に抑えることができ
る。
【００５０】次に、本発明の第２の実施の形態について
説明する。図２は、本発明の第２の実施の形態であるメ
モリセル直列接続型ＤＲＡＭの一部を示す回路構成図で
ある。この第２の実施の形態は、１つのセンスアンプを
複数のビット線で共有する場合の例を示している。
説明する。図２は、本発明の第２の実施の形態であるメ
モリセル直列接続型ＤＲＡＭの一部を示す回路構成図で
ある。この第２の実施の形態は、１つのセンスアンプを
複数のビット線で共有する場合の例を示している。
【００５１】すなわち、センスアンプ１１に接続された
ビット線ＢＬ1 に、直列接続されたメモリセル１８1
ａ、１８1 ｂ、…を有したメモリセルユニット１８1
が、ビット線選択トランジスタ１９1 を介して接続され
ている。また、前記メモリセルユニット１８1 と並列
に、モリセル１８2 ａ、１８2 ｂ、…を有したメモリセ
ルユニット１８2 が、ビット線ＢＬ2 、ビット線選択ト
ランジスタ１９2 を介してセンスアンプ１１に接続され
ている。
ビット線ＢＬ1 に、直列接続されたメモリセル１８1
ａ、１８1 ｂ、…を有したメモリセルユニット１８1
が、ビット線選択トランジスタ１９1 を介して接続され
ている。また、前記メモリセルユニット１８1 と並列
に、モリセル１８2 ａ、１８2 ｂ、…を有したメモリセ
ルユニット１８2 が、ビット線ＢＬ2 、ビット線選択ト
ランジスタ１９2 を介してセンスアンプ１１に接続され
ている。
【００５２】同様に、ビット線／ＢＬ1 、／ＢＬ2 側に
も、直列接続されたダミーセルを有するダミーセルユニ
ット２０1 、２０2 が、それぞれビット線選択トランジ
スタ２１1 、２１2 を介してセンスアンプ１１に接続さ
れている。接続されている。
も、直列接続されたダミーセルを有するダミーセルユニ
ット２０1 、２０2 が、それぞれビット線選択トランジ
スタ２１1 、２１2 を介してセンスアンプ１１に接続さ
れている。接続されている。
【００５３】更に、メモリセル１８1 ａ、１８2 ａ及び
１８1 ｂ、１８2 ｂにはワード線ＷＬ０、ＷＬ１が、同
様にダミーセル側にもダミーワード線ＤＷＬ０、ＤＷＬ
１が接続されている。尚、ＰＴ０、ＰＴ１は、ビット線
選択トランジスタ１９1 、１９2 、２１1 、２１2 を選
択的に動作させるための制御線である。
１８1 ｂ、１８2 ｂにはワード線ＷＬ０、ＷＬ１が、同
様にダミーセル側にもダミーワード線ＤＷＬ０、ＤＷＬ
１が接続されている。尚、ＰＴ０、ＰＴ１は、ビット線
選択トランジスタ１９1 、１９2 、２１1 、２１2 を選
択的に動作させるための制御線である。
【００５４】また、前記センスアンプ１１には、図１に
示されたようなビット線イコライズ回路１５が接続され
ている。次に、図３に示されるタイミングチャートを参
照して、第２の実施の形態によるＤＲＡＭの動作を説明
する。
示されたようなビット線イコライズ回路１５が接続され
ている。次に、図３に示されるタイミングチャートを参
照して、第２の実施の形態によるＤＲＡＭの動作を説明
する。
【００５５】このようなＤＲＡＭに於いては、そのデー
タの読出しは時分割に行われる。例えば、ワード線ＷＬ
０がハイレベルになった時、ビット線ＢＬ1 及びＢＬ2
にデータが読出されるが、これらのビット線ＢＬ1 及び
ＢＬ2 はセンスアンプ１１を共有しているため、例えば
ビット線ＢＬ1 側にデータが読出される。
タの読出しは時分割に行われる。例えば、ワード線ＷＬ
０がハイレベルになった時、ビット線ＢＬ1 及びＢＬ2
にデータが読出されるが、これらのビット線ＢＬ1 及び
ＢＬ2 はセンスアンプ１１を共有しているため、例えば
ビット線ＢＬ1 側にデータが読出される。
【００５６】すなわち、先ず制御線ＰＴ１及びＰＴ０に
より、ビット線選択トランジスタ１９2 がオフされると
共に、ビット線選択トランジスタ１９1 がオンされた状
態になる。すると、ビット線ＢＬ1 のデータがセンスア
ンプ１１で増幅される。次に、ビット線選択トランジス
タ１９1 がオフ状態になり、ビット線選択トランジスタ
１９2 がオンすることで、ビット線ＢＬ2 のデータがセ
ンスアンプ１１で読出される。
より、ビット線選択トランジスタ１９2 がオフされると
共に、ビット線選択トランジスタ１９1 がオンされた状
態になる。すると、ビット線ＢＬ1 のデータがセンスア
ンプ１１で増幅される。次に、ビット線選択トランジス
タ１９1 がオフ状態になり、ビット線選択トランジスタ
１９2 がオンすることで、ビット線ＢＬ2 のデータがセ
ンスアンプ１１で読出される。
【００５７】この第２の実施の形態に於いては、時分割
であることを除いては、その動作は基本的には上述した
第１の実施の形態で説明したものと同様である。図３に
示されるように、第２の実施の形態に於けるＤＲＡＭの
動作は、（１）セル００１８1 ａのデータの読出し（ワ
ード線ＷＬ０、ダミーワード線ＤＷＬ０オン）（ｔ11〜
ｔ12）、（２）セル１０１８2 ａのデータの読出し（ｔ
12〜ｔ13）、（３）セル０１１８1 ｂのデータの読出し
（ワード線ＷＬ１、ダミーワード線ＤＷＬ１オン）（ｔ
13〜ｔ14）、（４）セル１１１８2 ｂのデータの読出
し，ダミーセル０１２０1 ｂ、１１２０2 ｂの再書込
み、ダミーワード線ＤＷＬ１オフ（ｔ14〜ｔ15）、
（５）セル１１１８2 ｂのデータの再書込み（ｔ15〜ｔ
16）、（６）セル０１１８1 ｂのデータの再書込み、ワ
ード線ＷＬ０オフ、ダミーセル００２０1 ａ、１０２０
2 ａの再書込み、ダミーワード線ＤＷＬ０オフ（ｔ16〜
ｔ17）、（７）セル１０１８2 ａのデータの再書込み
（ｔ17〜ｔ18）、（８）セル００１８1 ａのデータの再
書込み、ワード線ＷＬ１オフ（ｔ18〜ｔ19）、の８つの
サイクルから構成される。
であることを除いては、その動作は基本的には上述した
第１の実施の形態で説明したものと同様である。図３に
示されるように、第２の実施の形態に於けるＤＲＡＭの
動作は、（１）セル００１８1 ａのデータの読出し（ワ
ード線ＷＬ０、ダミーワード線ＤＷＬ０オン）（ｔ11〜
ｔ12）、（２）セル１０１８2 ａのデータの読出し（ｔ
12〜ｔ13）、（３）セル０１１８1 ｂのデータの読出し
（ワード線ＷＬ１、ダミーワード線ＤＷＬ１オン）（ｔ
13〜ｔ14）、（４）セル１１１８2 ｂのデータの読出
し，ダミーセル０１２０1 ｂ、１１２０2 ｂの再書込
み、ダミーワード線ＤＷＬ１オフ（ｔ14〜ｔ15）、
（５）セル１１１８2 ｂのデータの再書込み（ｔ15〜ｔ
16）、（６）セル０１１８1 ｂのデータの再書込み、ワ
ード線ＷＬ０オフ、ダミーセル００２０1 ａ、１０２０
2 ａの再書込み、ダミーワード線ＤＷＬ０オフ（ｔ16〜
ｔ17）、（７）セル１０１８2 ａのデータの再書込み
（ｔ17〜ｔ18）、（８）セル００１８1 ａのデータの再
書込み、ワード線ＷＬ１オフ（ｔ18〜ｔ19）、の８つの
サイクルから構成される。
【００５８】これらの各サイクルの動作については、上
述した第１の実施の形態と同様であるので、詳細な説明
は省略する。第２の実施の形態の特徴としては、メモリ
セルの再書込みを行う前のサイクルのビット線プリチャ
ージ期間に、それらのセルに対応するダミーセルをＶcc
／２にプリチャージして、それらのダミーセルのワード
線ＤＷＬをオフすることである。その結果、上述した第
１の実施の形態で説明した方式で動作した場合、全ての
ビット線のプリチャージ動作に於いて、イコライズされ
るビット線間の容量は等しくなり、ビット線プリチャー
ジ時に於けるＶcc／２発生回路に対する負荷及びビット
線プリチャージに要する時間を最小限に抑えることがで
きる。
述した第１の実施の形態と同様であるので、詳細な説明
は省略する。第２の実施の形態の特徴としては、メモリ
セルの再書込みを行う前のサイクルのビット線プリチャ
ージ期間に、それらのセルに対応するダミーセルをＶcc
／２にプリチャージして、それらのダミーセルのワード
線ＤＷＬをオフすることである。その結果、上述した第
１の実施の形態で説明した方式で動作した場合、全ての
ビット線のプリチャージ動作に於いて、イコライズされ
るビット線間の容量は等しくなり、ビット線プリチャー
ジ時に於けるＶcc／２発生回路に対する負荷及びビット
線プリチャージに要する時間を最小限に抑えることがで
きる。
【００５９】次に、本発明の第３の実施の形態について
説明する。図４は、本発明の第３の実施の形態であるメ
モリセル直列接続型ＤＲＡＭの一部を示す回路構成図で
ある。この第３の実施の形態では、ダミーセルユニット
に於いて各ダミーセルの書込み電圧を任意の電圧Ｖ
DCCELLに設定するためのトランジスタ及びその制御信号
線ＰＷＬを有するメモリセル直列接続型ＤＲＡＭの例を
示したものである。また説明を簡略化するために、図２
に示されたようなセンスアンプ共有型とはしていない。
説明する。図４は、本発明の第３の実施の形態であるメ
モリセル直列接続型ＤＲＡＭの一部を示す回路構成図で
ある。この第３の実施の形態では、ダミーセルユニット
に於いて各ダミーセルの書込み電圧を任意の電圧Ｖ
DCCELLに設定するためのトランジスタ及びその制御信号
線ＰＷＬを有するメモリセル直列接続型ＤＲＡＭの例を
示したものである。また説明を簡略化するために、図２
に示されたようなセンスアンプ共有型とはしていない。
【００６０】図４に於いて、センスアンプ１１に接続さ
れたビット線ＢＬに、直列接続されたメモリセル２３1
ａ、２３1 ｂ、…を有したメモリセルユニット２３1
と、直列接続されたダミーセル２４1 ａ、２４1 ｂ、…
を有するダミーセルユニット２４1 が接続されている。
同様に、ビット線／ＢＬ側にも、直列接続されたメモリ
セルを有したメモリセルユニット２３2 と、直列接続さ
れたダミーセルを有するダミーセルユニット２４2 が接
続されている。
れたビット線ＢＬに、直列接続されたメモリセル２３1
ａ、２３1 ｂ、…を有したメモリセルユニット２３1
と、直列接続されたダミーセル２４1 ａ、２４1 ｂ、…
を有するダミーセルユニット２４1 が接続されている。
同様に、ビット線／ＢＬ側にも、直列接続されたメモリ
セルを有したメモリセルユニット２３2 と、直列接続さ
れたダミーセルを有するダミーセルユニット２４2 が接
続されている。
【００６１】また、メモリセル２３1 ａ、２３1 ｂには
ワード線ＷＬ０、ＷＬ１が、そしてダミーセル２４1
ａ、２４1 ｂにはダミーワード線ＤＷＬ０、ＤＷＬ１が
接続されており、メモリセルユニット２３2 、ダミーセ
ルユニット２４2 にも同様のワード線ＷＬ０、ＷＬ１、
ミーワード線ＤＷＬ０、ＤＷＬ１が接続されている。
ワード線ＷＬ０、ＷＬ１が、そしてダミーセル２４1
ａ、２４1 ｂにはダミーワード線ＤＷＬ０、ＤＷＬ１が
接続されており、メモリセルユニット２３2 、ダミーセ
ルユニット２４2 にも同様のワード線ＷＬ０、ＷＬ１、
ミーワード線ＤＷＬ０、ＤＷＬ１が接続されている。
【００６２】更に、前記ダミーセルユニット２４1 、２
４2 には、制御信号線ＰＷＬにより動作されるダミーセ
ル電位書込みトランジスタ２４1 Ｑ、２４2 Ｑがダミー
セルと直列に接続されている。
４2 には、制御信号線ＰＷＬにより動作されるダミーセ
ル電位書込みトランジスタ２４1 Ｑ、２４2 Ｑがダミー
セルと直列に接続されている。
【００６３】また、前記センスアンプ１１には、ビット
線イコライズ回路１５が接続されている。次に、図５の
タイミングチャートを参照して、第３の実施の形態に於
けるＤＲＡＭの動作を説明する。
線イコライズ回路１５が接続されている。次に、図５の
タイミングチャートを参照して、第３の実施の形態に於
けるＤＲＡＭの動作を説明する。
【００６４】メモリセルユニット２３1 のデータ読出し
サイクルに入る前には、ダミーセルユット２４1 の複数
のダミーワード線及び書込みトランジスタ２４1 Ｑのゲ
ートは、最も手前のダミーセルのダミーワード線、すな
わちＤＷＬ０のみオフ状態で、他は全てオン状態になっ
ている。
サイクルに入る前には、ダミーセルユット２４1 の複数
のダミーワード線及び書込みトランジスタ２４1 Ｑのゲ
ートは、最も手前のダミーセルのダミーワード線、すな
わちＤＷＬ０のみオフ状態で、他は全てオン状態になっ
ている。
【００６５】そして、メモリセルユット２３1 のデータ
読出しサイクルに入る（ｔ21〜ｔ22）と、メモリセルユ
ニット２３1 の最も手前のセル０２３1 ａのデータを読
出す時は、ダミーワード線ＷＬ０はハイレベルとなる。
一方、ダミーセルユニット２４1 では、メモリセルに対
応するダミーセル２４1 ｂの１つ奥にあるダミーワード
線ＤＷＬ１がオフ状態となり、それまでオフしていた最
も手前のダミーセル２４1 ａがオン（ダミーワード線Ｄ
ＷＬ０がオン）する。
読出しサイクルに入る（ｔ21〜ｔ22）と、メモリセルユ
ニット２３1 の最も手前のセル０２３1 ａのデータを読
出す時は、ダミーワード線ＷＬ０はハイレベルとなる。
一方、ダミーセルユニット２４1 では、メモリセルに対
応するダミーセル２４1 ｂの１つ奥にあるダミーワード
線ＤＷＬ１がオフ状態となり、それまでオフしていた最
も手前のダミーセル２４1 ａがオン（ダミーワード線Ｄ
ＷＬ０がオン）する。
【００６６】次のセル１２３1 ｂの読出しサイクル（ｔ
22〜ｔ23）では、読出されるメモリセル（セル１２３1
ｂ）に対応するダミーセル１２４1 ｂの１つ奥のダミー
セルのワード線（本実施の形態ではＰＷＬ）がオフす
る。そして、それまでオフ状態であった現時点で読出さ
れているセル１２３1 ｂに対応するダミーワード線ＤＷ
Ｌ１がオン状態になる。
22〜ｔ23）では、読出されるメモリセル（セル１２３1
ｂ）に対応するダミーセル１２４1 ｂの１つ奥のダミー
セルのワード線（本実施の形態ではＰＷＬ）がオフす
る。そして、それまでオフ状態であった現時点で読出さ
れているセル１２３1 ｂに対応するダミーワード線ＤＷ
Ｌ１がオン状態になる。
【００６７】また、メモリセルユニット２３1 のデータ
書込みサイクル（ｔ23〜ｔ24）に於いて、メモリセルユ
ニット２３1 の最も奥のセル１２３1 ｂに書込む時は、
ワード線ＷＬ０及びＷＬ１はハイレベルである。これに
対し、ダミーセルユニット２４1 では、ダミーセル電位
書込みトランジスタ２４1 Ｑと書込まれているメモリセ
ル１２３1 ｂに対応するダミーセル１２４1 ｂのダミー
ワード線ＤＷＬ１がオフ状態となる。この時、他のダミ
ーセル２４1 ａのダミーワード線ＤＷＬ０はオン状態と
なる。
書込みサイクル（ｔ23〜ｔ24）に於いて、メモリセルユ
ニット２３1 の最も奥のセル１２３1 ｂに書込む時は、
ワード線ＷＬ０及びＷＬ１はハイレベルである。これに
対し、ダミーセルユニット２４1 では、ダミーセル電位
書込みトランジスタ２４1 Ｑと書込まれているメモリセ
ル１２３1 ｂに対応するダミーセル１２４1 ｂのダミー
ワード線ＤＷＬ１がオフ状態となる。この時、他のダミ
ーセル２４1 ａのダミーワード線ＤＷＬ０はオン状態と
なる。
【００６８】こうして、セル１２３1 ｂへのデータの書
込みが終了すると、セル０２３1 ａへの書込みサイクル
に入る（ｔ24〜ｔ25）。メモリセルユニット２３1 の最
も奥のワード線ＷＬ１をオフする際に、ダミーセルユニ
ット２４1 に於いては次に書込まれるセル０２３1 ａに
対応するダミーセル０２４1 ａのダミーワード線ＤＷＬ
０をオフ状態とする。それと共に、ダミーセル電位書込
みトランジスタ２４1Ｑと、今までオフ状態であったダ
ミーワード線ＤＷＬ１をオン状態にする。
込みが終了すると、セル０２３1 ａへの書込みサイクル
に入る（ｔ24〜ｔ25）。メモリセルユニット２３1 の最
も奥のワード線ＷＬ１をオフする際に、ダミーセルユニ
ット２４1 に於いては次に書込まれるセル０２３1 ａに
対応するダミーセル０２４1 ａのダミーワード線ＤＷＬ
０をオフ状態とする。それと共に、ダミーセル電位書込
みトランジスタ２４1Ｑと、今までオフ状態であったダ
ミーワード線ＤＷＬ１をオン状態にする。
【００６９】そして、メモリセルユニット２３1 に於い
て、書込みサイクルの最後に書込まれるセル０２３1 ａ
への書込みが終了した際には、そのセルのワード線ＷＬ
０がオフ状態となるが、ダミーセルユニット２４1 に於
いては変化しない。
て、書込みサイクルの最後に書込まれるセル０２３1 ａ
への書込みが終了した際には、そのセルのワード線ＷＬ
０がオフ状態となるが、ダミーセルユニット２４1 に於
いては変化しない。
【００７０】このように、メモリセルユニットの書込み
サイクルに於いて、メモリセルユニット内の書込みが行
われているメモリセルに対応して、ダミーセルユニット
内の複数のワード線と、ダミーセル電位書込みトランジ
スタのゲートの中の１本だけがオフ状態になる。また、
読出しサイクルに於いては、メモリセルユニット内の読
出しが行われているメモリセルに対応して、ダミーセル
ユニット内の複数のワード線と前記ダミーセル電位書込
みトランジスタのゲートの中の１本だけがオフ状態にな
る。
サイクルに於いて、メモリセルユニット内の書込みが行
われているメモリセルに対応して、ダミーセルユニット
内の複数のワード線と、ダミーセル電位書込みトランジ
スタのゲートの中の１本だけがオフ状態になる。また、
読出しサイクルに於いては、メモリセルユニット内の読
出しが行われているメモリセルに対応して、ダミーセル
ユニット内の複数のワード線と前記ダミーセル電位書込
みトランジスタのゲートの中の１本だけがオフ状態にな
る。
【００７１】このような動作タイミングにすることによ
って、各ダミーセルへの書込まれ方は全て同じ条件とな
り、センスする際のセルによるセンス感度のアンバラン
スを減少させることができる。
って、各ダミーセルへの書込まれ方は全て同じ条件とな
り、センスする際のセルによるセンス感度のアンバラン
スを減少させることができる。
【００７２】更に、メモリセルのデータを読出し／書込
みしている期間内にダミーセルへの書込みを開始できる
ため、ダミーセルへの書込みのための余分な期間を設け
る必要がなくなる。
みしている期間内にダミーセルへの書込みを開始できる
ため、ダミーセルへの書込みのための余分な期間を設け
る必要がなくなる。
【００７３】尚、上述した第１乃至第３の実施の形態に
於けるＤＲＡＭの回路構成は、各ビット線に１つまたは
２つのメモリセルユニット、ダミーセルユニットが接続
されているが、これらに限られるものではない。また、
ビット線ＢＬ、／ＢＬ、センスアンプ１１等はそれぞれ
１系統ずつが示されているが、実際には複数個設けられ
てＤＲＡＭが構成されている。
於けるＤＲＡＭの回路構成は、各ビット線に１つまたは
２つのメモリセルユニット、ダミーセルユニットが接続
されているが、これらに限られるものではない。また、
ビット線ＢＬ、／ＢＬ、センスアンプ１１等はそれぞれ
１系統ずつが示されているが、実際には複数個設けられ
てＤＲＡＭが構成されている。
【００７４】
【発明の効果】以上のように本発明によれば、ワード線
とダミーセルのワード線を独立に制御することにより、
ビット線をＶcc／２にプリチャージする時の相補ビット
線間の容量のアンバランスを解消することができ、Ｖcc
／２発生回路に対する負荷及びビット線プリチャージに
要する時間の増大を抑えることの可能なダイナミック型
半導体記憶装置を提供することができる。
とダミーセルのワード線を独立に制御することにより、
ビット線をＶcc／２にプリチャージする時の相補ビット
線間の容量のアンバランスを解消することができ、Ｖcc
／２発生回路に対する負荷及びビット線プリチャージに
要する時間の増大を抑えることの可能なダイナミック型
半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるメモリセル直
列接続型ＤＲＡＭの一例を示したもので、（ａ）は前記
ＤＲＡＭの一部を示す回路構成図、（ｂ）は動作を説明
するタイミングチャートである。
列接続型ＤＲＡＭの一例を示したもので、（ａ）は前記
ＤＲＡＭの一部を示す回路構成図、（ｂ）は動作を説明
するタイミングチャートである。
【図２】本発明の第２の実施の形態であるメモリセル直
列接続型ＤＲＡＭの一部を示す回路構成図である。
列接続型ＤＲＡＭの一部を示す回路構成図である。
【図３】第２の実施の形態によるＤＲＡＭの動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図４】本発明の第３の実施の形態であるメモリセル直
列接続型ＤＲＡＭの一部を示す回路構成図である。
列接続型ＤＲＡＭの一部を示す回路構成図である。
【図５】第３の実施の形態に於けるＤＲＡＭの動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図６】（ａ）は従来のＤＲＡＭセルアレイの一例を示
す概略的な回路構成図、図６（ｂ）は同図（ａ）のダミ
ーセルを用いる場合のメモリセルからのデータの読出し
と書込みの時の各ノードの動作波形の例を示したタイミ
ングチャートである。
す概略的な回路構成図、図６（ｂ）は同図（ａ）のダミ
ーセルを用いる場合のメモリセルからのデータの読出し
と書込みの時の各ノードの動作波形の例を示したタイミ
ングチャートである。
【図７】ビット線イコライズ回路の代表的な例を示した
回路構成図である。
回路構成図である。
【図８】図６と同じ設計ルールでのセルサイズを縮小可
能なメモリセル直接接続型ＤＲＡＭのセルアレイの概略
的な回路構成図である。
能なメモリセル直接接続型ＤＲＡＭのセルアレイの概略
的な回路構成図である。
【図９】図８のＤＲＡＭに於けるメモリセルからのデー
タの読出しと書込みの時の各ノードの動作波形の例を示
したタイミングチャートである。
タの読出しと書込みの時の各ノードの動作波形の例を示
したタイミングチャートである。
１１…センスアンプ（Ｓ／Ａ）、１２…メモリセルアレ
イ、１２ａ…メモリセル０、１２ｂ…メモリセル１、１
３…ダミーセルユニット、１３ａ…ダミーセル０、１３
ｂ…ダミーセル１、１５…ビット線イコライズ回路、１
６、１７ａ、１７ｂ…トランジスタ、ＢＬ、／ＢＬ…ビ
ット線、ＷＬ０、ＷＬ１…ワード線、ＤＷＬ０、ＤＷＬ
１…ダミーワード線。
イ、１２ａ…メモリセル０、１２ｂ…メモリセル１、１
３…ダミーセルユニット、１３ａ…ダミーセル０、１３
ｂ…ダミーセル１、１５…ビット線イコライズ回路、１
６、１７ａ、１７ｂ…トランジスタ、ＢＬ、／ＢＬ…ビ
ット線、ＷＬ０、ＷＬ１…ワード線、ＤＷＬ０、ＤＷＬ
１…ダミーワード線。
Claims (4)
- 【請求項１】 ダイナミック型メモリセルを複数個直列
に接続して構成される複数のメモリセルユニットと、 前記複数のメモリセルユニットに接続された複数の第１
のビット線と、 前記第１のビット線に供給された前記ダイナミック型メ
モリセルの信号を増幅するセンスアンプと、 ダイナミック型メモリセルをダミーセルとして複数個直
列に接続して構成される複数のダミーセルユニットと、 前記複数のダミーセルユニット及び前記センスアンプに
接続されて前記複数の第１のビット線と相補形をなす複
数の第２のビット線と、 前記複数の第１及び第２のビット線と交差して配設され
て前記ダイナミック型メモリセルの選択を行う複数のワ
ード線と、 前記第１のビット線と前記第２のビット線との間に配設
されて、該第１及び第２のビット線と前記センスアンプ
の接続の制御を行う複数のセルアレイ選択トランジスタ
とを備えるダイナミック型半導体記憶装置に於いて、 前記ダミーセルユニット内のダミーセルのワード線は、
該ダミーセルユニットに対応するメモリセルユニット内
のメモリセルのワード線がオンするタイミングでオン
し、該メモリセルへのデータの書込み開始より前に対応
するダミーセルのワード線をオフすることを特徴とする
ダイナミック型半導体記憶装置。 - 【請求項２】 前記複数のセンスアンプにはそれぞれ少
なくとも２本の第１のビット線と少なくとも２本の第２
のビット線が接続され、更に該センスアンプと前記少な
くとも２本の第１のビット線との間、及び該センスアン
プと前記少なくとも２本の第２のビット線との間にそれ
ぞれ接続されて時分割によりビット線を選択する第１及
び第２のビット線選択手段を具備することを特徴とする
請求項１に記載のダイナミック型半導体記憶装置。 - 【請求項３】 ダイナミック型メモリセルを複数個直列
に接続して構成される複数のメモリセルユニットと、 前記複数のメモリセルユニットと情報の供給を行う複数
のビット線と、 前記ビット線に供給された前記ダイナミック型メモリセ
ルの信号を増幅するセンスアンプと、 ダイナミック型メモリセルから成るダミーセルを複数個
直列に接続して構成される複数のダミーセルユニット
と、 前記複数のダミーセルユニット内の前記ビット線から最
も離れたダミーセルに接続され、該ダミーセルのデータ
蓄積部に所望の電位を書込むためのダミーセル電位書込
みトランジスタと、 前記複数のビット線と交差して配設されて前記ダイナミ
ック型メモリセルの選択を行う複数のワード線と、 前記複数のビット線と前記センスアンプの間に接続され
て該ビット線とセンスアンプの接続の制御を行う複数の
セルアレイ選択トランジスタとを具備し、 前記メモリセルユニットへのデータ書込みサイクルに於
いて、前記メモリセルユニットのビット線から最も離れ
たセルにデータを書込む時は、前記ダミーセルユニット
は前記ダミーセル電位書込みトランジスタのみオフ状態
で他のダミーセルのワード線はオン状態となり、前記デ
ータの書込みが終了して前記メモリセルユニットのビッ
ト線から最も離れたワード線をオフする時は、前記メモ
リセルユニットのビット線から最も離れたメモリセルに
対応する前記ダミーセルユニットのビット線から最も離
れたダミーセルのワード線をオフ状態で且つ前記ダミー
セル電位書込みトランジスタをオン状態にし、前記メモ
リセルユニットに於ける次のメモリセルの情報書込みが
終了し、このメモリセルのワード線をオフ状態にする
時、該セルに対応するダミーセルのワード線もオフし、
前記ダミーセルユニットのビット線から最も離れたダミ
ーセルのワード線をオフ状態からオン状態にすることを
特徴とするダイナミック型半導体記憶装置。 - 【請求項４】 ダイナミック型メモリセルを複数個直列
に接続して構成される複数のメモリセルユニットと、 前記複数のメモリセルユニットと情報の供給を行う複数
のビット線と、 前記ビット線に供給された前記ダイナミック型メモリセ
ルの信号を増幅するセンスアンプと、 ダイナミック型メモリセルをダミーセルとして複数個直
列に接続して構成される複数のダミーセルユニットと、 前記複数のダミーセルユニット内の前記ビット線から最
も離れたダミーセルに接続され、該ダミーセルのデータ
蓄積部に所望の電位を書込むためのダミーセル電位書込
みトランジスタと、 前記複数のビット線と交差して配設されて前記ダイナミ
ック型メモリセルの選択を行う複数のワード線と、 前記複数のビット線と前記センスアンプの間に接続され
て該ビット線とセンスアンプの接続の制御を行う複数の
セルアレイ選択トランジスタとを具備し、 データ読出しサイクルに入る前は、前記ダミーセルユニ
ットの複数のワード線及び書込みトランジスタのゲート
はビット線から最も手前のダミーセルのワード線のみオ
フ状態で他はオン状態となり、前記メモリセルユニット
のデータ読出しサイクルに於いて、前記メモリセルユニ
ットのビット線から最も手前のメモリセルのデータを読
出す時は前記ダミーセルユニットでは、前記セルに対応
するダミーセルの１つ奥にあるダミーセルのワード線が
オフ状態で且つ前記最も手前のダミーセルがオン状態と
なり、次のセルの読出しサイクルにて、読出されるメモ
リセルに対応するダミーセルの１つ奥のダミーセルのワ
ード線がオフ状態となり、現時点で読出されているセル
に対応するダミーセルのワード線がオン状態になること
を特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234031A JPH0982084A (ja) | 1995-09-12 | 1995-09-12 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234031A JPH0982084A (ja) | 1995-09-12 | 1995-09-12 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982084A true JPH0982084A (ja) | 1997-03-28 |
Family
ID=16964482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234031A Pending JPH0982084A (ja) | 1995-09-12 | 1995-09-12 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982084A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8773935B2 (en) | 2011-01-31 | 2014-07-08 | Kazuhiko Kajigaya | Semiconductor device having complementary bit line pair |
| US8891324B2 (en) | 2010-02-09 | 2014-11-18 | Samsung Electronics Co., Ltd. | Memory device from which dummy edge memory block is removed |
-
1995
- 1995-09-12 JP JP7234031A patent/JPH0982084A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8891324B2 (en) | 2010-02-09 | 2014-11-18 | Samsung Electronics Co., Ltd. | Memory device from which dummy edge memory block is removed |
| US8773935B2 (en) | 2011-01-31 | 2014-07-08 | Kazuhiko Kajigaya | Semiconductor device having complementary bit line pair |
| US9171606B2 (en) | 2011-01-31 | 2015-10-27 | Ps4 Luxco S.A.R.L. | Semiconductor device having complementary bit line pair |
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