JP4754050B2 - １対のセルにデータを記憶するｄｒａｍ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、１対のセルにデータを記憶するダイナミックＲＡＭ（ＤＲＡＭ）に関し、ツインセル構造にすることで消費電力を削減することができる、或いは動作を高速化することができるＤＲＡＭに関する。本明細書では、かかるＤＲＡＭを、ツインセルＤＲＡＭと称する。
【０００２】
【従来の技術】
ＤＲＡＭは、１つの選択トランジスタ（セルトランジスタ）と１つの記憶用キャパシタ（セルキャパシタ）からなるメモリセルを有する大容量メモリであり、コンピュータのキャッシュメモリ等に広く利用されている。
【０００３】
従来のＤＲＡＭは、選択されたワード線を駆動することによりそのワード線に接続されるセルトランジスタを導通し、セルキャパシタをビット線に接続し、セルキャパシタの電荷の有無に応じてビット線電位を上昇又は下降させ、その変化をセンスアンプで読み出す。その場合、読み出し感度を上げるために、センスアンプに接続される他方のビット線をレファレンス電位に利用する。
【０００４】
即ち、従来のＤＲＡＭは、データ１，０を１つのセルキャパシタに電荷を蓄積する又はしないにより記憶する。そして、その状態が一方のビット線の電位に反映され、他方のビット線の電位をレファレンス電位に利用して、セルの記憶データがセンスアンプにより読み出される。
【０００５】
図９は、従来のＤＲＡＭの構成図である。図９中、メモリセルアレイＭＣＡの両側に、センスアンプ回路を内蔵するセンスアンプブロックS/A0、S/A1が配置される。メモリセルアレイＭＣＡ内には、複数のワード線WL0〜WL5と、それに交差する複数のビット線対BL0、/BL0及びBL1、/BL1とが配置され、それらの交差位置には、セルトランジスタとセルキャパシタからなるメモリセルＭＣ00〜が配置される。ビット線対BL0、/BL0はセンスアンプブロックS/A0側に接続され、ビット線対BL1、/BL1はセンスアンプブロックS/A1側に接続される。
【０００６】
センスアンプブロックS/A1内には、ビット線トランスファーゲートBLT1、/BLT1と、プリチャージ回路PR1と、センスアンプ回路SA1及びコラムゲートCLGとが設けられる。また、ビット線トランスファーゲートBLT2、/BLT2は、右側の図示しないメモリセルアレイ内のビット線対に接続される。
【０００７】
図９の従来のＤＲＡＭにおける読み出し動作は、次の通りである。プリチャージ期間において、イコライズ信号EQ12の活性化によりビット線対BL1、/BL1がプリチャージレベルVBLにプリチャージされる。このプリチャージレベルは、通常、Ｈレベル側のセル電圧及びビット線電圧ＶiiとＬレベル側のグランド電圧との中間電圧Ｖii／２である。次に、ワード線WL2が選択されて駆動されると、メモリセルMC21、MC20のトランジスタが導通し、セル電圧に応じてビット線BL1、BL0の電位が変化する。そして、センスアンプブロックS/A1内のセンスアンプSA1が活性化信号SAE、/SAEにより活性化されて、ビット線BL1と/BL1の電圧差が検出され、センスアンプSA1によりビット線対BL1、/BL1が電源電圧Ｖiiまたはグランド電圧Ｖssまで増幅される。最後に、コラムゲートＣＬＧが、コラム選択信号ＣＬの活性化により導通し、センスアンプにより増幅された電圧が、データバス線DB、/DBに読み出される。
【０００８】
やがて、ワード線WL2が立ち下がり、増幅されたビット線電位がメモリセルMC21内に保持されて再書き込みが行われ、センスアンプが非活性化されて、ビット線プリチャージが行われる。
【０００９】
上記の通り、従来のＤＲＡＭでは、データ１，０が１つのメモリセルに記憶され、そのメモリセルを選択することで一方のビット線の電位が変化し、他方のビット線電位をレファレンス電位に利用して、センスアンプにより記憶データが読み出される。
【００１０】
かかる構成のため、従来のＤＲＡＭでは様々な制約がある。例えば、Ｈレベルを記憶したメモリセル内のセル電圧は、リーク電流により低下したとしても、レファレンス電圧Ｖii／２よりも所定電圧高いレベル以上に保たれている必要がある。Ｈレベルのセル電圧がそれより低下すると、対応するビット線電位を十分に上昇させることができなくなり、センスアンプによる検出が困難になるからである。その為、従来のＤＲＡＭでは、リーク電流によりデータ読み出し不良にならないようにするために、所定の時間サイクルでリフレッシュ動作を行うことが要求される。
【００１１】
また、従来のＤＲＡＭでは、Ｈレベル側のセル電圧を十分高くするために、ワード線の駆動電位をＨレベル側のセル電圧又はビット線電圧より、セルトランジスタの閾値電圧以上高くすることが望まれる。Ｈレベル側のセル電圧を十分高くすることにより、読み出し時にビット線の電位を十分に上昇させることができ、センスアンプにより読み出すことが可能になるからである。また、リーク電流によりセル電圧が低下しても、ビット線プリチャージレベルＶii／２より所定電圧以上高ければ、上記した通りビット線電位を十分に上昇させることができる。
【００１２】
また、従来のＤＲＡＭでは、読み出し動作において、ワード線を十分に高いレベルに駆動して、メモリセル内の電荷をビット線に十分に引き出した後に、センスアンプを活性化させることが望まれる。センスアンプにより検出するためには、Ｈレベルのセル電圧に対してビット線の電位を十分に上昇させる必要があるからである。かかる動作は、動作の低速化を招く。
【００１３】
上記のような頻度の高いリフレッシュ動作やワード線の高電圧化等の様々な制約は、消費電力の増大を招いている。ＤＲＡＭは、微細加工技術の進歩により大容量化を達成することができたが、その一方で、リフレッシュ動作が必要などに伴う消費電力が大きいというデメリットは、未だ十分に解決されていない。また逆に、従来のＤＲＡＭは、消費電力を抑えると動作が遅くなるという問題を有している。
【００１４】
【発明が解決しようとする課題】
上記の問題を解決するＤＲＡＭとして、１対のメモリセルに相補データを記憶し、読み出し時にその１対のメモリセルを選択してビット線対に相補データを読み出し、そのビット線対をセンスアンプで駆動するツインセルＤＲＡＭが提案されている。例えば、特公昭５４−２８２５２号（英国特許公開１５０２３３４）、特開昭５５−１５７１９４号、特開昭６１−３４７９０号、特開平８−２２２７０６号（米国特許５６６１６７８）に２つのメモリセルで１つのデータを記憶する構成が示されている。
【００１５】
しかしながら、これらの先行技術には、単に１つのデータを１対のメモリセルに記憶して、ビット線対に相補データを読み出し、センスアンプにより駆動することが示されているだけである。かかる先行技術のツインＤＲＡＭでは、確かにセンスアンプの動作マージンが大きくなり、リフレッシュサイクルをある程度長くすることができるが、全てのセンスアンプが同時に動作したり、隣接するビット線間のクロストークによる動作マージンの低下などの問題が残されている。
【００１６】
そこで、本発明の目的は、消費電力を少なくした新規な構造のＤＲＡＭを提供することにある。
【００１７】
更に、本発明の別の目的は、リフレッシュサイクルをより長くして消費電力を少なくすることができる新規な構造のＤＲＡＭを提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、記憶すべきデータを相補データで１対のメモリセルに記憶し、その１対のメモリセルが、ワード線の選択に応答して共通のセンスアンプに接続される１対のビット線に接続されるように構成することを特徴とする。即ち、センスアンプに接続される１対のビット線と１本のワード線との交差位置に、１対のメモリセルが配置され、当該ワード線を選択することで１対のビット線から相補データが１対のメモリセルに書き込まれ、または１対のビット線に相補データが読み出される。１ビットの記憶データに対して、１対のメモリセルにＨレベルとＬレベルが記憶されるので、後述する実施の形態例で説明する通り、読み出し感度が高くなり、リフレッシュサイクルを長くすることができ、或いはワード線駆動レベルを低くすることができ、或いはセンスアンプの活性化タイミングを早めることが可能になる。
【００１９】
更に、本発明では、第１のビット線対を構成するビット線が第２のビット線対のビット線を挟んでとびとびに配置され、第１のビット線対のセンスアンプがセルアレイの一方側に配置され、第２のビット線対のセンスアンプがセルアレイの他方側に配置される。そして、選択されるワード線に応じて、いずれか一方のビット線対に接続されるセンスアンプが活性化され、他方のビット線対に接続されるセンスアンプは非活性状態に維持され、他方のビット線対がプリチャージレベルに維持される。かかる構成にすることで、読み出し又は書き込み時に従来の半分のセンスアンプ群が活性化されるだけであり消費電力を削減できると共に、プリチャージレベルに維持される他方のビット線対がセンスアンプに駆動される一方のビット線対をシールドする機能を発揮し、ビット線間のクロストークを少なくし、一方のビット線対のセンスアンプの動作マージンを大きくすることができる。
【００２０】
上記の目的を達成するために、本発明の別の側面は、複数のメモリセルを有するメモリ回路において、
順番に配置された第１、第２、第３、第４のビット線を有する複数のビット線グループと、
前記第１及び第３のビット線からなる第１のビット線対との交差位置の１対のメモリセルに接続される第１のワード線群と、
前記第２及び第４のビット線からなる第２のビット線対との交差位置の１対のメモリセルに接続される第２のワード線群とを有するメモリセルアレイと、
前記メモリセルアレイの一方側に配置され、前記第１のビット線対にそれぞれ接続される第１のセンスアンプ群と、
前記メモリセルアレイの他方側に配置され、前記第２のビット線対にそれぞれ接続される第２のセンスアンプ群とを有し、
１つのワード線の駆動に応答して、記憶データに対応する相補データが前記ビット線対から前記１対のメモリセルに書き込まれ、更に、１つのワード線の駆動に応答して、前記１対のメモリセルに記憶された前記相補データが前記ビット線対に読み出され、
前記第１のワード線群のいずれかのワード線が駆動される時に、前記第１のセンスアンプ群が活性化されて前記第１のビット線対が逆相に駆動され、前記第２のセンスアンプ群が非活性に維持されて前記第２のビット線対がプリチャージレベルに維持され、
前記第２のワード線群のいずれかのワード線が駆動される時に、前記第２のセンスアンプ群が活性化されて前記第２のビット線対が逆相に駆動され、前記第１のセンスアンプ群が非活性に維持されて前記第１のビット線対がプリチャージレベルに維持されることを特徴とするメモリ回路。
【００２１】
上記の発明において、より好ましい実施例では、更に、前記ビット線対をプリチャージレベルにプリチャージするプリチャージ回路を有し、
前記１対のメモリセルに書き込まれる相補データに対応する電圧は、前記プリチャージレベルより高い第１の電圧と、前記プリチャージレベルより低い第２の電圧であることを特徴とする。
【００２２】
更に好ましい実施例では、上記において、リフレッシュ動作は、少なくとも１対のメモリセル内における前記第１の電圧が前記プリチャージレベルより低くなった後に、行われることを特徴とする。
【００２３】
更に好ましい実施例では、上記において、前記センスアンプは、前記ビット線対の一方をＨレベルに他方をＬレベルに増幅し、前記メモリセルに書き込みされるＨレベル側のセル電圧が、前記ビット線対のＨレベルよりも低くなるように、選択された前記ワード線の駆動レベルが設定されていることを特徴とする。
【００２４】
更に好ましい実施例では、上記において、選択された前記ワード線が所定の駆動レベルに達する前に、前記センスアンプが活性化されて、前記ビット線対の電位が増幅されることを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２６】
図１は、本実施の形態例におけるメモリ回路の構成図である。本実施の形態例のメモリ回路は、１つのワード線の駆動に応答して、センスアンプに接続されるビット線対に接続される１対のメモリセル（ツインセル）に、記憶データに対応する相補データが記憶される。かかるツインセルＤＲＡＭでは、メモリセルアレイのビット線とワード線、及びそれらの交差位置のメモリセルの配置は、図９に示した従来のＤＲＡＭの配置と基本的に同じである。また、センスアンプブロックの構成も、従来例と同じである。
【００２７】
但し、ツインセルＤＲＡＭが従来例と異なるところは、１つのワード線の駆動に応答して、１対のメモリセルがセンスアンプに接続されるビット線対に同時に接続される点である。そのための具体的な構成の違いは、図９と図１から明らかな通り、図９の従来のＤＲＡＭでは、上から連続するビット線対が一方の（右側の）センスアンプブロックS/A1に、次の連続するビット線対が他方の（左側の）センスアンプブロックS/A0に、それぞれ接続されるのに対して、図１のツインセルＤＲＡＭでは、上から奇数番目のビット線の対BL1、/BL1が一方の（右側の）センスアンプブロックS/A1に、上から偶数番目のビット線の対BL0、/BL0が他方の（左側の）センスアンプブロックS/A0に、それぞれ接続される。
【００２８】
図１に従って、本実施の形態例のツインセルＤＲＡＭの構成を説明する。メモリセルアレイＭＣＡには、６本のワード線WL0〜WL5と、８本のビット線BL0、/BL0〜BL3、/BL3とが配置される。ビット線対BL0、/BL0は、左側のセンスアンプブロックS/A0側に接続され、ビット線対BL1、/BL1は、右側のセンスアンプブロックS/A1側に接続され、更に、ビット線対BL2、/BL2は、左側のセンスアンプブロックS/A2側に接続され、ビット線対BL3、/BL3は、右側のセンスアンプブロックS/A3側に接続される。
【００２９】
ワード線WL0が選択されると、１対のメモリセルMC00、/MC00のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL0、/BL0に接続される。同様にワード線WL1が選択されると、１対のメモリセルMC10、/MC10のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL0、/BL0に接続される。一方、ワード線WL2が選択されると、１対のメモリセルMC21、/MC21のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL1、/BL1に接続される。同様にワード線WL3が選択されると、１対のメモリセルMC31、/MC31のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL1、/BL1に接続される。ワード線WL4またはWL5が選択される場合は、１対のメモリセルMC40、/MC40またはMC50、/MC50が、それぞれビット線対BL0、/BL0に接続される。
【００３０】
各１対のメモリセルMC00、/MC00 、MC10、/MC10、 MC21、/MC21、 MC31、/MC31、 MC40、/MC40、及びMC50、/MC50は、それぞれ１ビットのデータを記憶する記憶ユニットを構成する。そして、各１対のメモリセルは、記憶されるデータに対応して相補データを記憶する。即ち、１対のメモリセルの一方にＨレベルが記録される場合は、他方にＬレベルが記録される。逆の記憶データの場合は、１対のメモリセルの一方にＬレベルが記録され、他方にＨレベルが記録される。そして、選択されたワード線を駆動すると、１対のメモリセルが同時にビット線対に接続され、記録されていた相補データに対応して、当該ビット線対の電位に所定の電圧差が発生する。この電圧差が、センスアンプにより検出され、ビット線対の電位が増幅される。
【００３１】
図１には、各ワード線を駆動するワード線ドライバ回路ＷＤが示される。また、図１には、右側のセンスアンプブロックS/A1、S/A3の回路が示されるが、左側のセンスアンプブロックS/A0、S/A2も同様の回路構成である。センスアンプブロックS/A1を代表してその回路構成を説明すると、センスアンプブロックS/A1内には、アイソレーション信号ISO1により導通、非導通に制御されるビット線トランスファーゲートBLT1、/BLT1と、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３からなるプリチャージ回路PR1と、ＮチャネルトランジスタＮ４，Ｎ５，Ｎ６及びＰチャネルトランジスタＰ７，Ｐ８，Ｐ９からなるセンスアンプ回路SA1と、ＮチャネルトランジスタＮ１０，Ｎ１１からなるコラムゲートＣＬＧと、別のビット線トランスファーゲートBLT2、/BLT2とが設けられる。
【００３２】
プリチャージ回路ＰＲ１は、プリチャージ信号であるイコライズ信号EQ12をＨレベルにすることにより、トランジスタＮ３によりビット線対間を短絡し、トランジスタＮ１，Ｎ２によりビット線対BL1、/BL1をプリチャージ電圧VBLにプリチャージする。また、センスアンプ回路SA1では、トランジスタＮ４がグランド電位Ｖssに、トランジスタＰ９がＨレベル側のセル電圧である降圧された内部電源Ｖii（又は外部電源Ｖcc）に、それぞれ接続される。そして、センスアンプ活性化信号SAE12及び/SAE12が、それぞれＨレベル及びＬレベルになることにより、センスアンプ回路SA1は活性化される。また、コラム選択信号ＣＬがＨレベルになると、コラムゲートCLGは導通し、ビット線対BL1、/BL1がデータバス線対DB、/DBに接続される。
【００３３】
図２は、本実施の形態例におけるツインセルＤＲＡＭの読み出し及び書き込み動作の波形図である。図２（Ａ）が読み出し動作を、図２（Ｂ）が書き込み動作をそれぞれ示す。図中、横軸は時間、縦軸は電圧を示し、ここでの例では、Ｈレベル側のビット線電圧が内部電源Ｖii、Ｌレベル側のビット線電圧がグランド電圧Ｖss、ビット線プリチャージレベルがそれらの中間のＶii／２、そして、ワード線ＷＬの駆動レベルが昇圧された電圧Ｖppにそれぞれ設定される。
【００３４】
図２（Ａ）に示される通り、読み出し動作では、ビット線対BL、/BLがプリチャージレベルＶii／２にプリチャージされて、イコライズ信号EQ12がＬレベルに下がり、プリチャージ回路PR1が非活性化される。また、非選択側のメモリセルアレイに対応するアイソレーション信号ISO2もＬレベルに下がり、ビット線トランスファーゲートBLT2、/BLT2が非導通になる。
【００３５】
この状態で、ワード線WL（例えばWL2）が選択されると、ワード線ＷＬはグランド電圧Ｖssから、昇圧電圧Ｖppまで駆動される。それに応答して、１対のメモリセルMC21、/MC21のセルトランジスタが導通する。今仮に、メモリセルMC21側にＨレベル、メモリセル/MC21側にＬレベルが記録されていたとすると、それに伴い、ビット線BL1がプリチャージレベルＶii／２から微少電圧上昇し、ビット線/BL1がプリチャージレベルＶii／２から微少電圧下降する。これらの微少電圧は、セル電圧をセルキャパシタの容量とビット線の寄生容量との比により分配した電圧である。
【００３６】
ビット線対BL1、/BL1に電圧差が発生したところで、センスアンプ活性化信号SAE、/SAEがそれぞれＨレベル、Ｌレベルになり、センスアンプ回路SA1が活性化される。それにより、ビット線対BL1、/BL1がそれぞれＨレベル、Ｌレベルに増幅され、それに伴いメモリセル内のセル電圧ST、/STもＨレベル（内部電源Ｖii）、Ｌレベル（グランド電位Ｖss）に駆動される。
【００３７】
やがて、ワード線WL2がＬレベルに下がって、再書き込み（restore）された相補データが１対のメモリセルに保持される。その後、センスアンプ活性化信号SAE12、/SAE12がそれぞれＬレベル、Ｈレベルにされ、イコライズ信号EQ12とアイソレーション信号ISO2が共にＨレベルにされ、ビット線対がプリチャージされる。
【００３８】
図２（Ａ）から明らかな通り、相補データが１対のメモリセルに記録され、それらがビット線対に読み出されるので、ワード線ＷＬが立ち上がった状態では、ビット線対に従来例よりもより大きな電圧差が発生する。従って、センスアンプのセンス、増幅動作が高速化され、また誤り読み出しが少なくなる。
【００３９】
図２（Ｂ）に示される書き込み動作は、次の通りである。ここでは、読み出しと同様に、メモリセルMC21にＨレベル、/MC21にＬレベルが記録されていて、その１対のメモリセルMC21、/MC21に反転データが書き込まれる場合を説明する。プリチャージ動作が終了し、ワード線WLが駆動され、センスアンプSA1が活性化されるまでは、上記の読み出し動作と同じである。この状態で、コラムゲートＣＬＧが導通し、データバス線対DB、/DBに接続された図示しない書き込みアンプによって、ビット線対が反転駆動されると、図示される通り、ビット線対BL、/BL及びセル電圧ST、/STのレベルが反転する。その後、ワード線WLがＬレベルに下がり、書き込まれた相補データが１対のメモリセルに保持される。その後、センスアンプ活性化信号SAE12、/SAE12がそれぞれＬレベル、Ｈレベルにされ、イコライズ信号EQ12とアイソレーション信号ISO2が共にＨレベルにされ、ビット線対がプリチャージされる。
【００４０】
図１及び図２に示される通り、ワード線WL2が選択される場合は、１対のメモリセルは、ビット線対BL1、/BL1及びBL3、/BL3に接続され、ビット線対BL0、/BL0及びBL2、/BL2にメモリセルは接続されない。従って、図１の左側のセンスアンプブロック群S/A0、S/A2は活性化される必要はなく、図１の右側のセンスアンプブロック群S/A1、S/A3側が活性化されるだけでよい。
【００４１】
従って、ワード線WL0,1、WL4,5が選択される場合は、ビット線対BL0、/BL0、BL2、/BL2に１対のメモリセルの相補データが読み出され、左側のセンスアンプS/A0、S/A2が活性化されて、ビット線対が駆動される。一方、ビット線対BL1、/BL1、BL3、/BL3のメモリセルは選択されず、右側のセンスアンプS/A1、S/A3は活性化されず、ビット線対BL1、/BL1、BL3、/BL3はプリチャージレベルに維持される。ワード線WL2,3が選択される場合は、右側のセンスアンプが活性化され、左側のセンスアンプは非活性状態を維持する。
【００４２】
図３は、メモリセルの耐リーク特性を示す動作波形図である。図３（Ａ）は従来のＤＲＡＭの耐リーク特性を、図３（Ｂ）は本実施の形態例におけるツインセルＤＲＡＭの耐リーク特性をそれぞれ示す。ここで、耐リーク特性とは、メモリセルのＰＮ接合等のリーク電流によりＨレベル側のセル電圧ＳＴが低下しても、そのセルのＨレベルを読み出すことができる特性をいう。図３（Ａ）及び（Ｂ）には、それぞれＨレベル側のセル電圧ＳＴが低下した時の読み出し動作の波形図が示される。
【００４３】
図３（Ａ）に示される通り、従来のＤＲＡＭでは、Ｈレベル側のセル電圧ＳＴがリーク電流により低下しても、ビット線のプリチャージレベルＶii／２よりも所定の電圧ΔＶより高いレベルＶ１以上であれば、そのＨレベルがセンスアンプにより検出される。ここで、セルキャパシタの容量をＣs、ビット線の寄生容量をＣblとすると、Ｈレベル側のビット線のセル電圧ＳＴが電圧Ｖ１まで低下した状態で、ワード線ＷＬが駆動されてセルトランジスタが導通すると、ビット線対BL、/BL間の電圧差ΔＶBLは、
ΔＶBL＝ΔＶ＊Ｃｓ／（Ｃｓ＋Ｃbl）となる。
【００４４】
これに対して、図３（Ｂ）に示される通り、本実施の形態例のツインセルＤＲＡＭでは、Ｈレベル側のセル電圧は、リーク電流によりビット線のプリチャージレベルＶii／２より低い電圧Ｖ２まで低下しても、正常に読み出すことができる。つまり、ツインセルＤＲＡＭでは、常にＬレベルがいずれか一方のメモリセルに記録されるので、それを利用して正常に読み出すことができ、リーク電流の影響を受けにくい構成になる。
【００４５】
Ｌレベル側のセル電圧/STは、グランド電圧Ｖssにあり、リーク電流によるレベルの変動はない。それに対して、Ｈレベル側のセル電圧STが低下して、ビット線プリチャージレベルVii／２より低く、しかしグランド電圧ＶssよりもΔＶだけ高い電圧Ｖ２まで低下したとする。この場合、Ｌレベル側のセル電圧/STにより、ビット線/BLの電圧が、プリチャージ電圧Ｖii／２とグランド電圧との電圧差に応じた電圧だけ低下する。これに対して、Ｈレベル側のセル電圧STが電圧Ｖ２まで低下しているので、ビット線BLの電圧は、プリチャージ電圧Ｖii／２と低下した電圧Ｖ２との差電圧に応じた電圧だけ低下する。結局、両ビット線対BL、/BLとの間の電圧差ΔVBLは、従来例と同様に、ΔＶBL＝ΔＶ＊Ｃｓ／（Ｃｓ＋Ｃbl）となる。
【００４６】
即ち、ツインセルＤＲＡＭの場合は、必ずＬレベル（グランド電圧Ｖss）が一方のメモリセルに保持されているので、上記の通り、従来例のＤＲＡＭより耐リーク特性が向上する。このことは、逆に言えば、この耐リーク特性を利用すれば、ＤＲＡＭに特有のリフレッシュ動作は、Ｈレベル側のセル電圧が、図３（Ｂ）に示されたように、ビット線プリチャージレベルよりも低いレベル（例えばＶ２）に低下した後に行っても良いことを意味する。従って、ツインセルＤＲＡＭは、リフレッシュ動作のサイクル時間を、従来のＤＲＡＭに比較してより長く設定しても良いことを意味する。リフレッシュサイクルを長くすることにより、全体の消費電力を大幅に削減することができる。
【００４７】
しかも、セル電圧のリーク特性は、より高い電圧の時は大きなリーク電流が流れ急激に低下するが、セル電圧が低下するとそのリーク電流は少なく、レベルの低下速度も遅くなる。従って、ツインセルＤＲＡＭの場合のリフレッシュサイクルは、従来のＤＲＡＭよりも２倍以上の３〜５倍以上に長くすることが可能である。
【００４８】
図３の動作特性から明らかな通り、本実施の形態例におけるツインセルＤＲＡＭでは、Ｈレベル側のセル電圧がビット線のプリチャージレベルより低くなった後に、リフレッシュ動作を行う構成を有する。かかる構成にすることにより、全体の消費電力を従来例より削減することができる。これは、セルのリーク特性に応じてリフレッシュサイクルを設定することにより実現できる。
【００４９】
図４は、本実施の形態例における別のツインセルＤＲＡＭの動作波形図である。図４（Ａ）には、従来例のＤＲＡＭの読み出し動作が、図４（Ｂ）には本実施の形態例のツインセルＤＲＡＭの読み出し動作がそれぞれ示される。
【００５０】
図３では、ツインセルＤＲＡＭが常にＬレベルのデータをいずれか一方のメモリセルに記録していることを利用して、リフレッシュサイクルを従来例よりも長くする構成を示した。それに対して、図４では、ツインセルＤＲＡＭが常にＬレベルのデータをいずれか一方のメモリセルに記録していることを利用して、Ｈレベル側のセル電圧を、Ｈレベル側のビット線レベルよりも低くする構成を有する。具体的には、ワード線駆動レベルを、図４（Ａ）に示されるような従来例の昇圧レベルＶppではなく、図４（Ｂ）に示されるような低いレベルにする。Ｈレベル側のセル電圧STは、ワード線WLの駆動レベルからセルトランジスタの閾値電圧Ｖth分低いレベルになり、セル電圧STは、Ｈレベル側のビット線レベルＶiiよりも低くなる。
【００５１】
図４（Ａ）に示された従来のＤＲＡＭは、ビット線のプリチャージレベルＶii／２がセンスアンプのレファレンス電圧になる。従って、Ｈレベル側のセル電圧ＳＴは、できるだけ高い電圧にすることが望ましい。その為に、従来例では、ワード線WLの駆動レベルを、Ｈレベル側のビット線レベルＶiiより少なくともセルトランジスタの閾値電圧Ｖth高い昇圧電圧Ｖppにしている。即ち、ワード線の駆動レベルＶppは、Ｈレベル側のビット線レベルＶiiよりも閾値電圧Ｖth以上（Ｖ３）高いレベルに設定される。その分、ワード線駆動のための電力消費が避けられない。
【００５２】
それに対して、図４（Ｂ）のツインセルＤＲＡＭでは、ワード線駆動レベルを、従来例より低いレベルにしている。その結果、Ｈレベル側のセル電圧STは、ワード線駆動レベルよりも閾値電圧Ｖth分低いレベルになる。逆に言えば、ワード線駆動レベルとＨレベル側のビット線レベルとの差電圧Ｖ４は、セルトランジスタの閾値電圧Ｖthより低い電圧になる。
【００５３】
上記のようにワード線駆動レベルを低下させて、Ｈレベル側のセル電圧STをＨレベル側ビット線レベルよりも低くしても、ツインセルＤＲＡＭの場合は、正常に読み出すことができる。ツインセルＤＲＡＭの場合は、常にＬレベルがいずれか一方のメモリセルに保持される。従って、ワード線の駆動に応答して、Ｌレベルを保持するメモリセル側のビット線/BLは、そのＬレベルに応じて所定電圧だけ低下する。また、Ｈレベルを保持するメモリセル側のビット線BLは、その低下したＨレベルに応じて所定電圧だけ上昇する。この時のビット線対に生成される差電圧は、図４（Ａ）の場合のビット線対の差電圧よりむしろ大きい。従って、Ｈレベル側セル電圧が低下したツインセルＤＲＡＭであっても、十分にデータを読み出すことができる。
【００５４】
この実施例では、ワード線駆動レベルを低下させているので、ワード線駆動に伴う消費電力を、従来例よりも少なくすることができる。ワード線駆動レベルは、Ｈレベル側のビット線電位である内部電源Ｖiiにしても良い。即ち、ワード線はビット線と同じスイングレベルを有することになり、大幅に電力を省力化することができる。
【００５５】
図５は、本実施の形態例における更に別のツインセルＤＲＡＭの動作波形図である。このツインセルＤＲＡＭでは、センスアンプの活性化のタイミングが、選択されたワード線WLが駆動レベルに達する前に、設定される。即ち、図５（Ａ）に示した従来のＤＲＡＭでは、ワード線WLが駆動レベルである昇圧電圧Ｖppに駆動されて、Ｈレベル側のセル電圧STが十分ビット線BLに読み出された後に、センスアンプが活性化される。それに対して、図５（Ｂ）に示した本実施の形態例のツインセルＤＲＡＭでは、常にＬレベルがいずれかのメモリセルに記録されることを利用して、ワード線WLが駆動レベルである昇圧電圧Ｖppに達する前の早いタイミングで、センスアンプが活性化される。つまり、図中の矢印ｔSAに示される通り、活性化信号SAE、/SAEのタイミングが早くなる。
【００５６】
従来のＤＲＡＭでは、ワード線WLを駆動しても、レファレンス側のビット線/BLのレベルは、プリチャージレベルＶii／２から変動しない。従って、ビット線対間の電圧差ΔＶは、Hレベル側のセル電圧STに応じて変化するビット線BL側の電圧上昇によって生成される。従って、従来のＤＲＡＭは、ワード線ＷＬを十分に駆動レベルまで引き上げて、セル電圧STによるビット線BLレベルの上昇が完了するまで、即ち、セル電圧STとビット線レベルとが一致するまで待ってから、センスアンプを活性化する。図中、WL−SAE wait timeと示した時間が、ワード線ＷＬの駆動からセンスアンプ活性化までの時間である。
【００５７】
それに対して、ツインセルＤＲＡＭでは、選択されたワード線ＷＬが駆動レベルＶppまで上昇する前に、センスアンプ活性化信号SAE、/SAEをＨレベル及びＬレベルにしてセンスアンプを活性化する。ワード線WLのレベルが、グランド電圧Ｖssよりセルトランジスタの閾値電圧Ｖthだけ高くなると、Ｌレベル側のセルトランジスタが導通し、ビット線/BLをプリチャージレベルから低下させる。その後、ワード線WLがビット線プリチャージレベルＶii／２よりセルトランジスタの閾値電圧Ｖthだけ高くなると、Ｈレベル側のセルトランジスタが導通し、ビット線BLをプリチャージレベルから上昇させる。
【００５８】
セルに記憶されたデータを読み出すためには、Ｌレベル側のセル電圧によるビット線のレベルの低下が終了していれば足りるので、Ｈレベル側のセル電圧によるビット線BLのレベルの上昇が終了することを待つことなく、センスアンプを活性化することができるのである。図５（Ｂ）に示される通り、Hレベル側のセル電圧STが、ビット線BLと同じ電位になる前に、センスアンプを活性化することが可能である。つまり、従来例よりも矢印ｔSA分だけセンスアンプの活性化タイミングを早めることができる。
【００５９】
図３（Ｂ）に示したように、Ｈレベル側のセル電圧がリーク電流によりプリチャージレベルより更に低く低下した場合は、ワード線WLの駆動に応答して、そのセル電圧の低下によってビット線BLのレベルも低下する。この場合は、図５（Ｂ）の如く、センスアンプの活性化タイミングを早めることにより、ビット線対間の差電圧が大きい状態で、センスアンプを活性化させ、センス動作及び増幅動作を行うことができ、読み出し感度の点でより好ましい。
【００６０】
図６，７は、図１のツインセルＤＲＡＭの詳細回路図である。図６には、左側にセンスアンプ群、右側にセルアレイBlock-Bが示され、図７には、左側に図６と同じセルアレイBlock-B、右側にセンスアンプ群が示される。従って、図６，７を組み合わせることにより、図１に示した、セルアレイの両側にセンスアンプ群が配置される構成が示される。また、図６のセンスアンプ群の左側には、図示しない別のセルアレイBlock-Aが配置され、図７のセンスアンプ群の右側には、図示しない別のセルアレイBlock-Cが配置される。つまり、セルアレイBlock-A,BがセンスアンプS/A(i-2),(i-1)を共有し、セルアレイBlock-B,CがセンスアンプS/A(i),(i+1)を共有している。
【００６１】
図中、セルアレイBlock-Bは、図１のセルアレイと同じ配置になっており、メモリセルとビット線対には同じ引用番号を与えているが、ワード線については異なる引用番号を与えている。また、ワードドライバＷＤとして例示的に６個のANDゲートが示されている。セルアレイBlock-B内には、第１のビット線BL1、第２のビット線BL0、第３のビット線/BL1、第４のビット線/BL0が順番に配列され、第１、第３のビット線BL1,/BL1からなる第１のビット線対が、セルアレイの右側にあるセンスアンプS/A(i),(i+1)に接続され、第２、第４のビット線BL0,/BL0からなる第２のビット線対が、セルアレイの左側にあるセンスアンプS/A(i-2),(i-1)に接続される。ビット線BL3,BL2,/BL3,/BL2も同じである。
【００６２】
セルアレイのメモリセルの配置から明らかな通り、第２のワード線群WLxx00、WLxx01、WLxy00、WLxy01のいずれかが選択されて駆動されると、第２のビット線対BL0,/BL0にメモリセルのデータが読み出される。従って、その場合は、左側のセンスアンプ群S/A(i-2),(i-1)が活性化される。従って、センスアンプ制御回路SAC1が、ＡＮＤゲート１０，１２により生成される行アドレス/RA1とセルアレイ選択信号Block-A,Bの論理和信号により活性化され、タイミング信号φ１，φ２に応答してプリチャージ回路PRの非活性化とセンスアンプS/Aの活性化を制御する。例えば、ワード線WLxx00が選択されるときは、行アドレス/RA1がＨレベルになり、セルアレイ選択信号Block-BもＨレベルになる。従って、ANDゲート１２の出力がＨレベルになり、ビット線トランスファー信号ISO(i-1)がＨレベルになり、第２のビット線対BL0,/BL0,BL2,/BL2をセンスアンプ群S/A(i-2),(i-1)に接続する。そして、プリチャージ回路PRを非活性するタイミング信号φ１に応答して、ANDゲート１６の出力がＨレベル、インバータ１７の出力がＬレベルになり、センスアンプ群S/A(i-2),(i-1)内のプリチャージ回路PRが非活性になる。その後、センスアンプ活性化タイミング信号φ２に応答して、ANDゲート１８の出力がＨレベルになり、センスアンプ群S/A(i-2),(i-1)内のセンスアンプS/Aが活性化される。その結果、第２のビット線対BL0,/BL0,BL2,/BL2を駆動する。
【００６３】
この時、行アドレスRA1がＬレベルであるので、その行アドレスRA1とセルアレイ選択信号Block-Bが入力されるANDゲート２０の出力がＬレベルのままとなり、また、非選択のセルアレイBlock-Cの信号もＬレベルであるので、ANDゲート２２の出力もＬレベルのままとなり、その結果、ORゲート２４の出力がＬレベルとなり、図７に示される右側のセンスアンプ群S/A(i),(i+1)は非活性状態を維持する。このセンスアンプ群の非活性により、第１のビット線対BL1,/BL1,BL3,/BL3はプリチャージレベルVii/2を維持する。
【００６４】
上記の第２のワード線群のいずれかが選択されるとき、左側のセンスアンプ群が活性化され、右側のセンスアンプ群が非活性に維持されることにより、次の動作上のメリットを有する。即ち、左右のセンスアンプ群のうち、一方のセンスアンプ群のみが活性化して駆動するので、センスアンプにより消費される電力は半分で良い。また、第２のビット線対BL0,/BL0,BL2,/BL2が左のセンスアンプにより駆動されるとき、それら第２のビット線対の間に配置されている第１のビット線対BL1,/BL1,BL3,/BL3がプリチャージレベルVii/2に維持されるので、第２のビット線対への隣接するビット線からのクロストークの影響が抑えられる。つまり、第２のビット線対に対して、第１のビット線対がシールド線の役割を持つことになる。この隣接するビット線からのノイズが抑えられることにより、センスアンプの動作マージンが広くなり、リフレッシュサイクルをより長くすることができる。リフレッシュサイクルがより長くなることにより、より消費電力が抑えられる。
【００６５】
逆に、第１のワード線群WLxx10、WLxx11のいずれかが選択されて駆動される場合は、第１のビット線対BL1,/BL1,BL3,/BL3に１対のメモリセルのデータが読み出され、右側のセンスアンプ群S/A(i),(i+1)がセンスアンプ制御回路SAC2により活性化される。一方、左側のセンスアンプ群S/A(i-2),(i-1)は非活性状態を維持される。従って、第１のビット線対BL1,/BL1,BL3,/BL3はＨ、Ｌレベルに駆動されるが、第２のビット線対BL0,/BL0,BL2,/BL2はプリチャージレベルに維持される。従って、上記と同様に、第２のビット線対がシールド線の機能をして、第１のビット線対を駆動するセンスアンプの動作マージンを広くする。センスアンプ制御回路SAC2も前述のセンスアンプ制御回路SAC1と同じ構成であり、同じ動作をする。
【００６６】
以上の実施の形態例で示した通り、ツインセルＤＲＡＭは、１ビットのデータを、相補データにして１対のメモリセルに保持させる。従って、常にいずれか一方にＬレベルを保持したメモリセルが存在する。この特性を利用することにより、第１に、Ｈレベル側のセル電圧がプリチャージレベルより低く低下しても、正常に読み出すことができる。従って、その分リフレッシュサイクルを長く設定することが可能になる。
【００６７】
第２に、Ｈレベル側のセル電圧を低くしても読み出し動作に支障はないので、Ｈレベル側のセル電圧をビット線のＨレベルよりも低くすることができ、それに伴い、ワード線の駆動レベルをＨレベル側のビット線レベルに対して閾値電圧以上に高くする必要がなくなる。
【００６８】
第３に、Ｈレベル側のセル電圧によるビット線レベルの変化を必要としないので、ワード線が駆動レベルに達する前に、センスアンプを活性化することも可能になる。
【００６９】
第１又は第２の構成にすることで、消費電力を節約することができるのに対して、第３の構成にすることで、読み出し又は書き込み動作を高速化することができる。メモリ回路全体のバランスを考慮して、いずれかの構成、またはそれらの組み合わせを適宜選択することができる。
【００７０】
第４に、読み出し又は書き込み時に、セルアレイの両側に設けられたセンスアンプ群の一方のみが活性化し、他方のセンスアンプ群は非活性状態に維持されるので、センスアンプの駆動に伴う消費電力を少なくすることができる。
【００７１】
第５に、第１のビット線対が駆動されるときに、その間に配置された第２のビット線対はプリチャージレベルに維持されるので、シールド線として機能し、センスアンプの動作マージンを大きくすることができる。従って、リフレッシュサイクルを長くすることができ、消費電力を抑えることができる。
【００７２】
図８は、更に別のツインセルＤＲＡＭの構成を示す図である。図１の例では、ワードドライバＷＤが１つのワード線を選択して駆動すると、１対のメモリセルがビット線対にそれぞれ接続され、相補データに対応してビット線対間に電圧差が生成された。図８の例では、１ビットの記憶データを相補データとして１対のメモリセルに記録することは同じであるが、その為にワードドライバＷＤが１対のワード線を駆動して、１対のメモリセルをビット線対に接続する構成を有する。従って、ワードドライバWDによるローアクセス動作では、ローアドレスに対して１対のワード線が同時に駆動される。
【００７３】
即ち、図８中、ワードドライバＷＤが１対のワード線WL1a、WL1bを同時に駆動すると、メモリセル対MC10、/MC10、及びMC11、/MC11がそれぞれ同時にビット線対BL、/BLに接続される。それにより、相補データがそれらのビット線対に読み出され、或いは相補データがそれらのビット線対を介して上記メモリセル対MC10、/MC10、及びMC11、/MC11に書き込まれる。これらのメモリセル対の読み出しは、センスアンプS/A1、S/A0により行われる。この例の場合は、常に１対のワード線を駆動して相補データを保持する１対のメモリセルを選択しなければならない。但し、それ以外の構成は、図１のメモリ回路と同じである。
【００７４】
図８の例では、読み出し時または書き込み時に両側のセンスアンプを活性化する必要がある。従って、セルアレイのメモリセルの配置を変更することにより、１対のワード線を駆動した時に、第１のビット線対にのみ相補データが読み出され、第２のビット線対に相補データが読み出されないようにすることで、図１の例と同様に、一方のセンスアンプ群のみを活性化することができる。
【００７５】
図８に示された別の実施例の場合でも、リフレッシュサイクルを短くしたり、ワード線駆動レベルを低くしたり、センスアンプの活性化のタイミングをワード線が駆動レベルに達する前に早めたりすることができる。従って、消費電力の低下または読み出し、書き込み動作の高速化を達成することができる。
【００７６】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００７７】
【発明の効果】
以上、本発明によれば、１対のメモリセルに相補データを保持するようにしたので、従来の１トランジスタ・１キャパシタ型のメモリセルを利用したセルアレイをそのまま使用して、読み出し感度が高く、それに伴い消費電力が低い、或いは高速動作が可能なメモリセルを実現することができる。更に、ワード線を駆動した時に第１のビット線対にデータが読み出され、センスアンプにより駆動されるが、第２のビット線対にはデータが読み出されずにプリチャージレベルに維持される。従って、センスアンプの消費電力を減らし、第２のビット線対のシールド効果により第１のビット線対へのクロストークを減らすことができる。
【００７８】
１ビットのデータを記録するのに、１対のメモリセルを必要とするが、ＤＲＡＭの大容量化の特質を利用することで、メモリ容量をそれほど損なうことなく、低消費電力化又は高速化を図ることができる。
【図面の簡単な説明】
【図１】本実施の形態例におけるメモリ回路の構成図である。
【図２】本実施の形態例におけるツインセルＤＲＡＭの読み出し及び書き込み動作の波形図である。
【図３】メモリセルの耐リーク特性を示す動作波形図である。
【図４】本実施の形態例における別のツインセルＤＲＡＭの動作波形図である。
【図５】本実施の形態例における更に別のツインセルＤＲＡＭの動作波形図である。
【図６】図１のツインセルＤＲＡＭの詳細回路図である。
【図７】図１のツインセルＤＲＡＭの詳細回路図である。
【図８】更に別のツインセルＤＲＡＭの構成を示す図である。
【図９】従来のＤＲＡＭの構成図である。
【符号の説明】
ＭＣ メモリセル
MC、/MC １対のメモリセル
ＷＬ ワード線
WLxx00、WLxx01、WLxy00、WLxy01 第１のワード線群
WLxx10、WLxx11 第２のワード線群
ＢＬ、／ＢＬ ビット線対
BL0,/BL0 第１のビット線対
BL1,/BL1 第２のビット線対
Ｓ／Ａ センスアンプブロック
ＳＡ センスアンプ回路
ＰＲ プリチャージ回路
【発明の属する技術分野】
本発明は、１対のセルにデータを記憶するダイナミックＲＡＭ（ＤＲＡＭ）に関し、ツインセル構造にすることで消費電力を削減することができる、或いは動作を高速化することができるＤＲＡＭに関する。本明細書では、かかるＤＲＡＭを、ツインセルＤＲＡＭと称する。
【０００２】
【従来の技術】
ＤＲＡＭは、１つの選択トランジスタ（セルトランジスタ）と１つの記憶用キャパシタ（セルキャパシタ）からなるメモリセルを有する大容量メモリであり、コンピュータのキャッシュメモリ等に広く利用されている。
【０００３】
従来のＤＲＡＭは、選択されたワード線を駆動することによりそのワード線に接続されるセルトランジスタを導通し、セルキャパシタをビット線に接続し、セルキャパシタの電荷の有無に応じてビット線電位を上昇又は下降させ、その変化をセンスアンプで読み出す。その場合、読み出し感度を上げるために、センスアンプに接続される他方のビット線をレファレンス電位に利用する。
【０００４】
即ち、従来のＤＲＡＭは、データ１，０を１つのセルキャパシタに電荷を蓄積する又はしないにより記憶する。そして、その状態が一方のビット線の電位に反映され、他方のビット線の電位をレファレンス電位に利用して、セルの記憶データがセンスアンプにより読み出される。
【０００５】
図９は、従来のＤＲＡＭの構成図である。図９中、メモリセルアレイＭＣＡの両側に、センスアンプ回路を内蔵するセンスアンプブロックS/A0、S/A1が配置される。メモリセルアレイＭＣＡ内には、複数のワード線WL0〜WL5と、それに交差する複数のビット線対BL0、/BL0及びBL1、/BL1とが配置され、それらの交差位置には、セルトランジスタとセルキャパシタからなるメモリセルＭＣ00〜が配置される。ビット線対BL0、/BL0はセンスアンプブロックS/A0側に接続され、ビット線対BL1、/BL1はセンスアンプブロックS/A1側に接続される。
【０００６】
センスアンプブロックS/A1内には、ビット線トランスファーゲートBLT1、/BLT1と、プリチャージ回路PR1と、センスアンプ回路SA1及びコラムゲートCLGとが設けられる。また、ビット線トランスファーゲートBLT2、/BLT2は、右側の図示しないメモリセルアレイ内のビット線対に接続される。
【０００７】
図９の従来のＤＲＡＭにおける読み出し動作は、次の通りである。プリチャージ期間において、イコライズ信号EQ12の活性化によりビット線対BL1、/BL1がプリチャージレベルVBLにプリチャージされる。このプリチャージレベルは、通常、Ｈレベル側のセル電圧及びビット線電圧ＶiiとＬレベル側のグランド電圧との中間電圧Ｖii／２である。次に、ワード線WL2が選択されて駆動されると、メモリセルMC21、MC20のトランジスタが導通し、セル電圧に応じてビット線BL1、BL0の電位が変化する。そして、センスアンプブロックS/A1内のセンスアンプSA1が活性化信号SAE、/SAEにより活性化されて、ビット線BL1と/BL1の電圧差が検出され、センスアンプSA1によりビット線対BL1、/BL1が電源電圧Ｖiiまたはグランド電圧Ｖssまで増幅される。最後に、コラムゲートＣＬＧが、コラム選択信号ＣＬの活性化により導通し、センスアンプにより増幅された電圧が、データバス線DB、/DBに読み出される。
【０００８】
やがて、ワード線WL2が立ち下がり、増幅されたビット線電位がメモリセルMC21内に保持されて再書き込みが行われ、センスアンプが非活性化されて、ビット線プリチャージが行われる。
【０００９】
上記の通り、従来のＤＲＡＭでは、データ１，０が１つのメモリセルに記憶され、そのメモリセルを選択することで一方のビット線の電位が変化し、他方のビット線電位をレファレンス電位に利用して、センスアンプにより記憶データが読み出される。
【００１０】
かかる構成のため、従来のＤＲＡＭでは様々な制約がある。例えば、Ｈレベルを記憶したメモリセル内のセル電圧は、リーク電流により低下したとしても、レファレンス電圧Ｖii／２よりも所定電圧高いレベル以上に保たれている必要がある。Ｈレベルのセル電圧がそれより低下すると、対応するビット線電位を十分に上昇させることができなくなり、センスアンプによる検出が困難になるからである。その為、従来のＤＲＡＭでは、リーク電流によりデータ読み出し不良にならないようにするために、所定の時間サイクルでリフレッシュ動作を行うことが要求される。
【００１１】
また、従来のＤＲＡＭでは、Ｈレベル側のセル電圧を十分高くするために、ワード線の駆動電位をＨレベル側のセル電圧又はビット線電圧より、セルトランジスタの閾値電圧以上高くすることが望まれる。Ｈレベル側のセル電圧を十分高くすることにより、読み出し時にビット線の電位を十分に上昇させることができ、センスアンプにより読み出すことが可能になるからである。また、リーク電流によりセル電圧が低下しても、ビット線プリチャージレベルＶii／２より所定電圧以上高ければ、上記した通りビット線電位を十分に上昇させることができる。
【００１２】
また、従来のＤＲＡＭでは、読み出し動作において、ワード線を十分に高いレベルに駆動して、メモリセル内の電荷をビット線に十分に引き出した後に、センスアンプを活性化させることが望まれる。センスアンプにより検出するためには、Ｈレベルのセル電圧に対してビット線の電位を十分に上昇させる必要があるからである。かかる動作は、動作の低速化を招く。
【００１３】
上記のような頻度の高いリフレッシュ動作やワード線の高電圧化等の様々な制約は、消費電力の増大を招いている。ＤＲＡＭは、微細加工技術の進歩により大容量化を達成することができたが、その一方で、リフレッシュ動作が必要などに伴う消費電力が大きいというデメリットは、未だ十分に解決されていない。また逆に、従来のＤＲＡＭは、消費電力を抑えると動作が遅くなるという問題を有している。
【００１４】
【発明が解決しようとする課題】
上記の問題を解決するＤＲＡＭとして、１対のメモリセルに相補データを記憶し、読み出し時にその１対のメモリセルを選択してビット線対に相補データを読み出し、そのビット線対をセンスアンプで駆動するツインセルＤＲＡＭが提案されている。例えば、特公昭５４−２８２５２号（英国特許公開１５０２３３４）、特開昭５５−１５７１９４号、特開昭６１−３４７９０号、特開平８−２２２７０６号（米国特許５６６１６７８）に２つのメモリセルで１つのデータを記憶する構成が示されている。
【００１５】
しかしながら、これらの先行技術には、単に１つのデータを１対のメモリセルに記憶して、ビット線対に相補データを読み出し、センスアンプにより駆動することが示されているだけである。かかる先行技術のツインＤＲＡＭでは、確かにセンスアンプの動作マージンが大きくなり、リフレッシュサイクルをある程度長くすることができるが、全てのセンスアンプが同時に動作したり、隣接するビット線間のクロストークによる動作マージンの低下などの問題が残されている。
【００１６】
そこで、本発明の目的は、消費電力を少なくした新規な構造のＤＲＡＭを提供することにある。
【００１７】
更に、本発明の別の目的は、リフレッシュサイクルをより長くして消費電力を少なくすることができる新規な構造のＤＲＡＭを提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、記憶すべきデータを相補データで１対のメモリセルに記憶し、その１対のメモリセルが、ワード線の選択に応答して共通のセンスアンプに接続される１対のビット線に接続されるように構成することを特徴とする。即ち、センスアンプに接続される１対のビット線と１本のワード線との交差位置に、１対のメモリセルが配置され、当該ワード線を選択することで１対のビット線から相補データが１対のメモリセルに書き込まれ、または１対のビット線に相補データが読み出される。１ビットの記憶データに対して、１対のメモリセルにＨレベルとＬレベルが記憶されるので、後述する実施の形態例で説明する通り、読み出し感度が高くなり、リフレッシュサイクルを長くすることができ、或いはワード線駆動レベルを低くすることができ、或いはセンスアンプの活性化タイミングを早めることが可能になる。
【００１９】
更に、本発明では、第１のビット線対を構成するビット線が第２のビット線対のビット線を挟んでとびとびに配置され、第１のビット線対のセンスアンプがセルアレイの一方側に配置され、第２のビット線対のセンスアンプがセルアレイの他方側に配置される。そして、選択されるワード線に応じて、いずれか一方のビット線対に接続されるセンスアンプが活性化され、他方のビット線対に接続されるセンスアンプは非活性状態に維持され、他方のビット線対がプリチャージレベルに維持される。かかる構成にすることで、読み出し又は書き込み時に従来の半分のセンスアンプ群が活性化されるだけであり消費電力を削減できると共に、プリチャージレベルに維持される他方のビット線対がセンスアンプに駆動される一方のビット線対をシールドする機能を発揮し、ビット線間のクロストークを少なくし、一方のビット線対のセンスアンプの動作マージンを大きくすることができる。
【００２０】
上記の目的を達成するために、本発明の別の側面は、複数のメモリセルを有するメモリ回路において、
順番に配置された第１、第２、第３、第４のビット線を有する複数のビット線グループと、
前記第１及び第３のビット線からなる第１のビット線対との交差位置の１対のメモリセルに接続される第１のワード線群と、
前記第２及び第４のビット線からなる第２のビット線対との交差位置の１対のメモリセルに接続される第２のワード線群とを有するメモリセルアレイと、
前記メモリセルアレイの一方側に配置され、前記第１のビット線対にそれぞれ接続される第１のセンスアンプ群と、
前記メモリセルアレイの他方側に配置され、前記第２のビット線対にそれぞれ接続される第２のセンスアンプ群とを有し、
１つのワード線の駆動に応答して、記憶データに対応する相補データが前記ビット線対から前記１対のメモリセルに書き込まれ、更に、１つのワード線の駆動に応答して、前記１対のメモリセルに記憶された前記相補データが前記ビット線対に読み出され、
前記第１のワード線群のいずれかのワード線が駆動される時に、前記第１のセンスアンプ群が活性化されて前記第１のビット線対が逆相に駆動され、前記第２のセンスアンプ群が非活性に維持されて前記第２のビット線対がプリチャージレベルに維持され、
前記第２のワード線群のいずれかのワード線が駆動される時に、前記第２のセンスアンプ群が活性化されて前記第２のビット線対が逆相に駆動され、前記第１のセンスアンプ群が非活性に維持されて前記第１のビット線対がプリチャージレベルに維持されることを特徴とするメモリ回路。
【００２１】
上記の発明において、より好ましい実施例では、更に、前記ビット線対をプリチャージレベルにプリチャージするプリチャージ回路を有し、
前記１対のメモリセルに書き込まれる相補データに対応する電圧は、前記プリチャージレベルより高い第１の電圧と、前記プリチャージレベルより低い第２の電圧であることを特徴とする。
【００２２】
更に好ましい実施例では、上記において、リフレッシュ動作は、少なくとも１対のメモリセル内における前記第１の電圧が前記プリチャージレベルより低くなった後に、行われることを特徴とする。
【００２３】
更に好ましい実施例では、上記において、前記センスアンプは、前記ビット線対の一方をＨレベルに他方をＬレベルに増幅し、前記メモリセルに書き込みされるＨレベル側のセル電圧が、前記ビット線対のＨレベルよりも低くなるように、選択された前記ワード線の駆動レベルが設定されていることを特徴とする。
【００２４】
更に好ましい実施例では、上記において、選択された前記ワード線が所定の駆動レベルに達する前に、前記センスアンプが活性化されて、前記ビット線対の電位が増幅されることを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２６】
図１は、本実施の形態例におけるメモリ回路の構成図である。本実施の形態例のメモリ回路は、１つのワード線の駆動に応答して、センスアンプに接続されるビット線対に接続される１対のメモリセル（ツインセル）に、記憶データに対応する相補データが記憶される。かかるツインセルＤＲＡＭでは、メモリセルアレイのビット線とワード線、及びそれらの交差位置のメモリセルの配置は、図９に示した従来のＤＲＡＭの配置と基本的に同じである。また、センスアンプブロックの構成も、従来例と同じである。
【００２７】
但し、ツインセルＤＲＡＭが従来例と異なるところは、１つのワード線の駆動に応答して、１対のメモリセルがセンスアンプに接続されるビット線対に同時に接続される点である。そのための具体的な構成の違いは、図９と図１から明らかな通り、図９の従来のＤＲＡＭでは、上から連続するビット線対が一方の（右側の）センスアンプブロックS/A1に、次の連続するビット線対が他方の（左側の）センスアンプブロックS/A0に、それぞれ接続されるのに対して、図１のツインセルＤＲＡＭでは、上から奇数番目のビット線の対BL1、/BL1が一方の（右側の）センスアンプブロックS/A1に、上から偶数番目のビット線の対BL0、/BL0が他方の（左側の）センスアンプブロックS/A0に、それぞれ接続される。
【００２８】
図１に従って、本実施の形態例のツインセルＤＲＡＭの構成を説明する。メモリセルアレイＭＣＡには、６本のワード線WL0〜WL5と、８本のビット線BL0、/BL0〜BL3、/BL3とが配置される。ビット線対BL0、/BL0は、左側のセンスアンプブロックS/A0側に接続され、ビット線対BL1、/BL1は、右側のセンスアンプブロックS/A1側に接続され、更に、ビット線対BL2、/BL2は、左側のセンスアンプブロックS/A2側に接続され、ビット線対BL3、/BL3は、右側のセンスアンプブロックS/A3側に接続される。
【００２９】
ワード線WL0が選択されると、１対のメモリセルMC00、/MC00のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL0、/BL0に接続される。同様にワード線WL1が選択されると、１対のメモリセルMC10、/MC10のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL0、/BL0に接続される。一方、ワード線WL2が選択されると、１対のメモリセルMC21、/MC21のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL1、/BL1に接続される。同様にワード線WL3が選択されると、１対のメモリセルMC31、/MC31のセルトランジスタが導通し、それらのセルキャパシタがビット線対BL1、/BL1に接続される。ワード線WL4またはWL5が選択される場合は、１対のメモリセルMC40、/MC40またはMC50、/MC50が、それぞれビット線対BL0、/BL0に接続される。
【００３０】
各１対のメモリセルMC00、/MC00 、MC10、/MC10、 MC21、/MC21、 MC31、/MC31、 MC40、/MC40、及びMC50、/MC50は、それぞれ１ビットのデータを記憶する記憶ユニットを構成する。そして、各１対のメモリセルは、記憶されるデータに対応して相補データを記憶する。即ち、１対のメモリセルの一方にＨレベルが記録される場合は、他方にＬレベルが記録される。逆の記憶データの場合は、１対のメモリセルの一方にＬレベルが記録され、他方にＨレベルが記録される。そして、選択されたワード線を駆動すると、１対のメモリセルが同時にビット線対に接続され、記録されていた相補データに対応して、当該ビット線対の電位に所定の電圧差が発生する。この電圧差が、センスアンプにより検出され、ビット線対の電位が増幅される。
【００３１】
図１には、各ワード線を駆動するワード線ドライバ回路ＷＤが示される。また、図１には、右側のセンスアンプブロックS/A1、S/A3の回路が示されるが、左側のセンスアンプブロックS/A0、S/A2も同様の回路構成である。センスアンプブロックS/A1を代表してその回路構成を説明すると、センスアンプブロックS/A1内には、アイソレーション信号ISO1により導通、非導通に制御されるビット線トランスファーゲートBLT1、/BLT1と、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３からなるプリチャージ回路PR1と、ＮチャネルトランジスタＮ４，Ｎ５，Ｎ６及びＰチャネルトランジスタＰ７，Ｐ８，Ｐ９からなるセンスアンプ回路SA1と、ＮチャネルトランジスタＮ１０，Ｎ１１からなるコラムゲートＣＬＧと、別のビット線トランスファーゲートBLT2、/BLT2とが設けられる。
【００３２】
プリチャージ回路ＰＲ１は、プリチャージ信号であるイコライズ信号EQ12をＨレベルにすることにより、トランジスタＮ３によりビット線対間を短絡し、トランジスタＮ１，Ｎ２によりビット線対BL1、/BL1をプリチャージ電圧VBLにプリチャージする。また、センスアンプ回路SA1では、トランジスタＮ４がグランド電位Ｖssに、トランジスタＰ９がＨレベル側のセル電圧である降圧された内部電源Ｖii（又は外部電源Ｖcc）に、それぞれ接続される。そして、センスアンプ活性化信号SAE12及び/SAE12が、それぞれＨレベル及びＬレベルになることにより、センスアンプ回路SA1は活性化される。また、コラム選択信号ＣＬがＨレベルになると、コラムゲートCLGは導通し、ビット線対BL1、/BL1がデータバス線対DB、/DBに接続される。
【００３３】
図２は、本実施の形態例におけるツインセルＤＲＡＭの読み出し及び書き込み動作の波形図である。図２（Ａ）が読み出し動作を、図２（Ｂ）が書き込み動作をそれぞれ示す。図中、横軸は時間、縦軸は電圧を示し、ここでの例では、Ｈレベル側のビット線電圧が内部電源Ｖii、Ｌレベル側のビット線電圧がグランド電圧Ｖss、ビット線プリチャージレベルがそれらの中間のＶii／２、そして、ワード線ＷＬの駆動レベルが昇圧された電圧Ｖppにそれぞれ設定される。
【００３４】
図２（Ａ）に示される通り、読み出し動作では、ビット線対BL、/BLがプリチャージレベルＶii／２にプリチャージされて、イコライズ信号EQ12がＬレベルに下がり、プリチャージ回路PR1が非活性化される。また、非選択側のメモリセルアレイに対応するアイソレーション信号ISO2もＬレベルに下がり、ビット線トランスファーゲートBLT2、/BLT2が非導通になる。
【００３５】
この状態で、ワード線WL（例えばWL2）が選択されると、ワード線ＷＬはグランド電圧Ｖssから、昇圧電圧Ｖppまで駆動される。それに応答して、１対のメモリセルMC21、/MC21のセルトランジスタが導通する。今仮に、メモリセルMC21側にＨレベル、メモリセル/MC21側にＬレベルが記録されていたとすると、それに伴い、ビット線BL1がプリチャージレベルＶii／２から微少電圧上昇し、ビット線/BL1がプリチャージレベルＶii／２から微少電圧下降する。これらの微少電圧は、セル電圧をセルキャパシタの容量とビット線の寄生容量との比により分配した電圧である。
【００３６】
ビット線対BL1、/BL1に電圧差が発生したところで、センスアンプ活性化信号SAE、/SAEがそれぞれＨレベル、Ｌレベルになり、センスアンプ回路SA1が活性化される。それにより、ビット線対BL1、/BL1がそれぞれＨレベル、Ｌレベルに増幅され、それに伴いメモリセル内のセル電圧ST、/STもＨレベル（内部電源Ｖii）、Ｌレベル（グランド電位Ｖss）に駆動される。
【００３７】
やがて、ワード線WL2がＬレベルに下がって、再書き込み（restore）された相補データが１対のメモリセルに保持される。その後、センスアンプ活性化信号SAE12、/SAE12がそれぞれＬレベル、Ｈレベルにされ、イコライズ信号EQ12とアイソレーション信号ISO2が共にＨレベルにされ、ビット線対がプリチャージされる。
【００３８】
図２（Ａ）から明らかな通り、相補データが１対のメモリセルに記録され、それらがビット線対に読み出されるので、ワード線ＷＬが立ち上がった状態では、ビット線対に従来例よりもより大きな電圧差が発生する。従って、センスアンプのセンス、増幅動作が高速化され、また誤り読み出しが少なくなる。
【００３９】
図２（Ｂ）に示される書き込み動作は、次の通りである。ここでは、読み出しと同様に、メモリセルMC21にＨレベル、/MC21にＬレベルが記録されていて、その１対のメモリセルMC21、/MC21に反転データが書き込まれる場合を説明する。プリチャージ動作が終了し、ワード線WLが駆動され、センスアンプSA1が活性化されるまでは、上記の読み出し動作と同じである。この状態で、コラムゲートＣＬＧが導通し、データバス線対DB、/DBに接続された図示しない書き込みアンプによって、ビット線対が反転駆動されると、図示される通り、ビット線対BL、/BL及びセル電圧ST、/STのレベルが反転する。その後、ワード線WLがＬレベルに下がり、書き込まれた相補データが１対のメモリセルに保持される。その後、センスアンプ活性化信号SAE12、/SAE12がそれぞれＬレベル、Ｈレベルにされ、イコライズ信号EQ12とアイソレーション信号ISO2が共にＨレベルにされ、ビット線対がプリチャージされる。
【００４０】
図１及び図２に示される通り、ワード線WL2が選択される場合は、１対のメモリセルは、ビット線対BL1、/BL1及びBL3、/BL3に接続され、ビット線対BL0、/BL0及びBL2、/BL2にメモリセルは接続されない。従って、図１の左側のセンスアンプブロック群S/A0、S/A2は活性化される必要はなく、図１の右側のセンスアンプブロック群S/A1、S/A3側が活性化されるだけでよい。
【００４１】
従って、ワード線WL0,1、WL4,5が選択される場合は、ビット線対BL0、/BL0、BL2、/BL2に１対のメモリセルの相補データが読み出され、左側のセンスアンプS/A0、S/A2が活性化されて、ビット線対が駆動される。一方、ビット線対BL1、/BL1、BL3、/BL3のメモリセルは選択されず、右側のセンスアンプS/A1、S/A3は活性化されず、ビット線対BL1、/BL1、BL3、/BL3はプリチャージレベルに維持される。ワード線WL2,3が選択される場合は、右側のセンスアンプが活性化され、左側のセンスアンプは非活性状態を維持する。
【００４２】
図３は、メモリセルの耐リーク特性を示す動作波形図である。図３（Ａ）は従来のＤＲＡＭの耐リーク特性を、図３（Ｂ）は本実施の形態例におけるツインセルＤＲＡＭの耐リーク特性をそれぞれ示す。ここで、耐リーク特性とは、メモリセルのＰＮ接合等のリーク電流によりＨレベル側のセル電圧ＳＴが低下しても、そのセルのＨレベルを読み出すことができる特性をいう。図３（Ａ）及び（Ｂ）には、それぞれＨレベル側のセル電圧ＳＴが低下した時の読み出し動作の波形図が示される。
【００４３】
図３（Ａ）に示される通り、従来のＤＲＡＭでは、Ｈレベル側のセル電圧ＳＴがリーク電流により低下しても、ビット線のプリチャージレベルＶii／２よりも所定の電圧ΔＶより高いレベルＶ１以上であれば、そのＨレベルがセンスアンプにより検出される。ここで、セルキャパシタの容量をＣs、ビット線の寄生容量をＣblとすると、Ｈレベル側のビット線のセル電圧ＳＴが電圧Ｖ１まで低下した状態で、ワード線ＷＬが駆動されてセルトランジスタが導通すると、ビット線対BL、/BL間の電圧差ΔＶBLは、
ΔＶBL＝ΔＶ＊Ｃｓ／（Ｃｓ＋Ｃbl）となる。
【００４４】
これに対して、図３（Ｂ）に示される通り、本実施の形態例のツインセルＤＲＡＭでは、Ｈレベル側のセル電圧は、リーク電流によりビット線のプリチャージレベルＶii／２より低い電圧Ｖ２まで低下しても、正常に読み出すことができる。つまり、ツインセルＤＲＡＭでは、常にＬレベルがいずれか一方のメモリセルに記録されるので、それを利用して正常に読み出すことができ、リーク電流の影響を受けにくい構成になる。
【００４５】
Ｌレベル側のセル電圧/STは、グランド電圧Ｖssにあり、リーク電流によるレベルの変動はない。それに対して、Ｈレベル側のセル電圧STが低下して、ビット線プリチャージレベルVii／２より低く、しかしグランド電圧ＶssよりもΔＶだけ高い電圧Ｖ２まで低下したとする。この場合、Ｌレベル側のセル電圧/STにより、ビット線/BLの電圧が、プリチャージ電圧Ｖii／２とグランド電圧との電圧差に応じた電圧だけ低下する。これに対して、Ｈレベル側のセル電圧STが電圧Ｖ２まで低下しているので、ビット線BLの電圧は、プリチャージ電圧Ｖii／２と低下した電圧Ｖ２との差電圧に応じた電圧だけ低下する。結局、両ビット線対BL、/BLとの間の電圧差ΔVBLは、従来例と同様に、ΔＶBL＝ΔＶ＊Ｃｓ／（Ｃｓ＋Ｃbl）となる。
【００４６】
即ち、ツインセルＤＲＡＭの場合は、必ずＬレベル（グランド電圧Ｖss）が一方のメモリセルに保持されているので、上記の通り、従来例のＤＲＡＭより耐リーク特性が向上する。このことは、逆に言えば、この耐リーク特性を利用すれば、ＤＲＡＭに特有のリフレッシュ動作は、Ｈレベル側のセル電圧が、図３（Ｂ）に示されたように、ビット線プリチャージレベルよりも低いレベル（例えばＶ２）に低下した後に行っても良いことを意味する。従って、ツインセルＤＲＡＭは、リフレッシュ動作のサイクル時間を、従来のＤＲＡＭに比較してより長く設定しても良いことを意味する。リフレッシュサイクルを長くすることにより、全体の消費電力を大幅に削減することができる。
【００４７】
しかも、セル電圧のリーク特性は、より高い電圧の時は大きなリーク電流が流れ急激に低下するが、セル電圧が低下するとそのリーク電流は少なく、レベルの低下速度も遅くなる。従って、ツインセルＤＲＡＭの場合のリフレッシュサイクルは、従来のＤＲＡＭよりも２倍以上の３〜５倍以上に長くすることが可能である。
【００４８】
図３の動作特性から明らかな通り、本実施の形態例におけるツインセルＤＲＡＭでは、Ｈレベル側のセル電圧がビット線のプリチャージレベルより低くなった後に、リフレッシュ動作を行う構成を有する。かかる構成にすることにより、全体の消費電力を従来例より削減することができる。これは、セルのリーク特性に応じてリフレッシュサイクルを設定することにより実現できる。
【００４９】
図４は、本実施の形態例における別のツインセルＤＲＡＭの動作波形図である。図４（Ａ）には、従来例のＤＲＡＭの読み出し動作が、図４（Ｂ）には本実施の形態例のツインセルＤＲＡＭの読み出し動作がそれぞれ示される。
【００５０】
図３では、ツインセルＤＲＡＭが常にＬレベルのデータをいずれか一方のメモリセルに記録していることを利用して、リフレッシュサイクルを従来例よりも長くする構成を示した。それに対して、図４では、ツインセルＤＲＡＭが常にＬレベルのデータをいずれか一方のメモリセルに記録していることを利用して、Ｈレベル側のセル電圧を、Ｈレベル側のビット線レベルよりも低くする構成を有する。具体的には、ワード線駆動レベルを、図４（Ａ）に示されるような従来例の昇圧レベルＶppではなく、図４（Ｂ）に示されるような低いレベルにする。Ｈレベル側のセル電圧STは、ワード線WLの駆動レベルからセルトランジスタの閾値電圧Ｖth分低いレベルになり、セル電圧STは、Ｈレベル側のビット線レベルＶiiよりも低くなる。
【００５１】
図４（Ａ）に示された従来のＤＲＡＭは、ビット線のプリチャージレベルＶii／２がセンスアンプのレファレンス電圧になる。従って、Ｈレベル側のセル電圧ＳＴは、できるだけ高い電圧にすることが望ましい。その為に、従来例では、ワード線WLの駆動レベルを、Ｈレベル側のビット線レベルＶiiより少なくともセルトランジスタの閾値電圧Ｖth高い昇圧電圧Ｖppにしている。即ち、ワード線の駆動レベルＶppは、Ｈレベル側のビット線レベルＶiiよりも閾値電圧Ｖth以上（Ｖ３）高いレベルに設定される。その分、ワード線駆動のための電力消費が避けられない。
【００５２】
それに対して、図４（Ｂ）のツインセルＤＲＡＭでは、ワード線駆動レベルを、従来例より低いレベルにしている。その結果、Ｈレベル側のセル電圧STは、ワード線駆動レベルよりも閾値電圧Ｖth分低いレベルになる。逆に言えば、ワード線駆動レベルとＨレベル側のビット線レベルとの差電圧Ｖ４は、セルトランジスタの閾値電圧Ｖthより低い電圧になる。
【００５３】
上記のようにワード線駆動レベルを低下させて、Ｈレベル側のセル電圧STをＨレベル側ビット線レベルよりも低くしても、ツインセルＤＲＡＭの場合は、正常に読み出すことができる。ツインセルＤＲＡＭの場合は、常にＬレベルがいずれか一方のメモリセルに保持される。従って、ワード線の駆動に応答して、Ｌレベルを保持するメモリセル側のビット線/BLは、そのＬレベルに応じて所定電圧だけ低下する。また、Ｈレベルを保持するメモリセル側のビット線BLは、その低下したＨレベルに応じて所定電圧だけ上昇する。この時のビット線対に生成される差電圧は、図４（Ａ）の場合のビット線対の差電圧よりむしろ大きい。従って、Ｈレベル側セル電圧が低下したツインセルＤＲＡＭであっても、十分にデータを読み出すことができる。
【００５４】
この実施例では、ワード線駆動レベルを低下させているので、ワード線駆動に伴う消費電力を、従来例よりも少なくすることができる。ワード線駆動レベルは、Ｈレベル側のビット線電位である内部電源Ｖiiにしても良い。即ち、ワード線はビット線と同じスイングレベルを有することになり、大幅に電力を省力化することができる。
【００５５】
図５は、本実施の形態例における更に別のツインセルＤＲＡＭの動作波形図である。このツインセルＤＲＡＭでは、センスアンプの活性化のタイミングが、選択されたワード線WLが駆動レベルに達する前に、設定される。即ち、図５（Ａ）に示した従来のＤＲＡＭでは、ワード線WLが駆動レベルである昇圧電圧Ｖppに駆動されて、Ｈレベル側のセル電圧STが十分ビット線BLに読み出された後に、センスアンプが活性化される。それに対して、図５（Ｂ）に示した本実施の形態例のツインセルＤＲＡＭでは、常にＬレベルがいずれかのメモリセルに記録されることを利用して、ワード線WLが駆動レベルである昇圧電圧Ｖppに達する前の早いタイミングで、センスアンプが活性化される。つまり、図中の矢印ｔSAに示される通り、活性化信号SAE、/SAEのタイミングが早くなる。
【００５６】
従来のＤＲＡＭでは、ワード線WLを駆動しても、レファレンス側のビット線/BLのレベルは、プリチャージレベルＶii／２から変動しない。従って、ビット線対間の電圧差ΔＶは、Hレベル側のセル電圧STに応じて変化するビット線BL側の電圧上昇によって生成される。従って、従来のＤＲＡＭは、ワード線ＷＬを十分に駆動レベルまで引き上げて、セル電圧STによるビット線BLレベルの上昇が完了するまで、即ち、セル電圧STとビット線レベルとが一致するまで待ってから、センスアンプを活性化する。図中、WL−SAE wait timeと示した時間が、ワード線ＷＬの駆動からセンスアンプ活性化までの時間である。
【００５７】
それに対して、ツインセルＤＲＡＭでは、選択されたワード線ＷＬが駆動レベルＶppまで上昇する前に、センスアンプ活性化信号SAE、/SAEをＨレベル及びＬレベルにしてセンスアンプを活性化する。ワード線WLのレベルが、グランド電圧Ｖssよりセルトランジスタの閾値電圧Ｖthだけ高くなると、Ｌレベル側のセルトランジスタが導通し、ビット線/BLをプリチャージレベルから低下させる。その後、ワード線WLがビット線プリチャージレベルＶii／２よりセルトランジスタの閾値電圧Ｖthだけ高くなると、Ｈレベル側のセルトランジスタが導通し、ビット線BLをプリチャージレベルから上昇させる。
【００５８】
セルに記憶されたデータを読み出すためには、Ｌレベル側のセル電圧によるビット線のレベルの低下が終了していれば足りるので、Ｈレベル側のセル電圧によるビット線BLのレベルの上昇が終了することを待つことなく、センスアンプを活性化することができるのである。図５（Ｂ）に示される通り、Hレベル側のセル電圧STが、ビット線BLと同じ電位になる前に、センスアンプを活性化することが可能である。つまり、従来例よりも矢印ｔSA分だけセンスアンプの活性化タイミングを早めることができる。
【００５９】
図３（Ｂ）に示したように、Ｈレベル側のセル電圧がリーク電流によりプリチャージレベルより更に低く低下した場合は、ワード線WLの駆動に応答して、そのセル電圧の低下によってビット線BLのレベルも低下する。この場合は、図５（Ｂ）の如く、センスアンプの活性化タイミングを早めることにより、ビット線対間の差電圧が大きい状態で、センスアンプを活性化させ、センス動作及び増幅動作を行うことができ、読み出し感度の点でより好ましい。
【００６０】
図６，７は、図１のツインセルＤＲＡＭの詳細回路図である。図６には、左側にセンスアンプ群、右側にセルアレイBlock-Bが示され、図７には、左側に図６と同じセルアレイBlock-B、右側にセンスアンプ群が示される。従って、図６，７を組み合わせることにより、図１に示した、セルアレイの両側にセンスアンプ群が配置される構成が示される。また、図６のセンスアンプ群の左側には、図示しない別のセルアレイBlock-Aが配置され、図７のセンスアンプ群の右側には、図示しない別のセルアレイBlock-Cが配置される。つまり、セルアレイBlock-A,BがセンスアンプS/A(i-2),(i-1)を共有し、セルアレイBlock-B,CがセンスアンプS/A(i),(i+1)を共有している。
【００６１】
図中、セルアレイBlock-Bは、図１のセルアレイと同じ配置になっており、メモリセルとビット線対には同じ引用番号を与えているが、ワード線については異なる引用番号を与えている。また、ワードドライバＷＤとして例示的に６個のANDゲートが示されている。セルアレイBlock-B内には、第１のビット線BL1、第２のビット線BL0、第３のビット線/BL1、第４のビット線/BL0が順番に配列され、第１、第３のビット線BL1,/BL1からなる第１のビット線対が、セルアレイの右側にあるセンスアンプS/A(i),(i+1)に接続され、第２、第４のビット線BL0,/BL0からなる第２のビット線対が、セルアレイの左側にあるセンスアンプS/A(i-2),(i-1)に接続される。ビット線BL3,BL2,/BL3,/BL2も同じである。
【００６２】
セルアレイのメモリセルの配置から明らかな通り、第２のワード線群WLxx00、WLxx01、WLxy00、WLxy01のいずれかが選択されて駆動されると、第２のビット線対BL0,/BL0にメモリセルのデータが読み出される。従って、その場合は、左側のセンスアンプ群S/A(i-2),(i-1)が活性化される。従って、センスアンプ制御回路SAC1が、ＡＮＤゲート１０，１２により生成される行アドレス/RA1とセルアレイ選択信号Block-A,Bの論理和信号により活性化され、タイミング信号φ１，φ２に応答してプリチャージ回路PRの非活性化とセンスアンプS/Aの活性化を制御する。例えば、ワード線WLxx00が選択されるときは、行アドレス/RA1がＨレベルになり、セルアレイ選択信号Block-BもＨレベルになる。従って、ANDゲート１２の出力がＨレベルになり、ビット線トランスファー信号ISO(i-1)がＨレベルになり、第２のビット線対BL0,/BL0,BL2,/BL2をセンスアンプ群S/A(i-2),(i-1)に接続する。そして、プリチャージ回路PRを非活性するタイミング信号φ１に応答して、ANDゲート１６の出力がＨレベル、インバータ１７の出力がＬレベルになり、センスアンプ群S/A(i-2),(i-1)内のプリチャージ回路PRが非活性になる。その後、センスアンプ活性化タイミング信号φ２に応答して、ANDゲート１８の出力がＨレベルになり、センスアンプ群S/A(i-2),(i-1)内のセンスアンプS/Aが活性化される。その結果、第２のビット線対BL0,/BL0,BL2,/BL2を駆動する。
【００６３】
この時、行アドレスRA1がＬレベルであるので、その行アドレスRA1とセルアレイ選択信号Block-Bが入力されるANDゲート２０の出力がＬレベルのままとなり、また、非選択のセルアレイBlock-Cの信号もＬレベルであるので、ANDゲート２２の出力もＬレベルのままとなり、その結果、ORゲート２４の出力がＬレベルとなり、図７に示される右側のセンスアンプ群S/A(i),(i+1)は非活性状態を維持する。このセンスアンプ群の非活性により、第１のビット線対BL1,/BL1,BL3,/BL3はプリチャージレベルVii/2を維持する。
【００６４】
上記の第２のワード線群のいずれかが選択されるとき、左側のセンスアンプ群が活性化され、右側のセンスアンプ群が非活性に維持されることにより、次の動作上のメリットを有する。即ち、左右のセンスアンプ群のうち、一方のセンスアンプ群のみが活性化して駆動するので、センスアンプにより消費される電力は半分で良い。また、第２のビット線対BL0,/BL0,BL2,/BL2が左のセンスアンプにより駆動されるとき、それら第２のビット線対の間に配置されている第１のビット線対BL1,/BL1,BL3,/BL3がプリチャージレベルVii/2に維持されるので、第２のビット線対への隣接するビット線からのクロストークの影響が抑えられる。つまり、第２のビット線対に対して、第１のビット線対がシールド線の役割を持つことになる。この隣接するビット線からのノイズが抑えられることにより、センスアンプの動作マージンが広くなり、リフレッシュサイクルをより長くすることができる。リフレッシュサイクルがより長くなることにより、より消費電力が抑えられる。
【００６５】
逆に、第１のワード線群WLxx10、WLxx11のいずれかが選択されて駆動される場合は、第１のビット線対BL1,/BL1,BL3,/BL3に１対のメモリセルのデータが読み出され、右側のセンスアンプ群S/A(i),(i+1)がセンスアンプ制御回路SAC2により活性化される。一方、左側のセンスアンプ群S/A(i-2),(i-1)は非活性状態を維持される。従って、第１のビット線対BL1,/BL1,BL3,/BL3はＨ、Ｌレベルに駆動されるが、第２のビット線対BL0,/BL0,BL2,/BL2はプリチャージレベルに維持される。従って、上記と同様に、第２のビット線対がシールド線の機能をして、第１のビット線対を駆動するセンスアンプの動作マージンを広くする。センスアンプ制御回路SAC2も前述のセンスアンプ制御回路SAC1と同じ構成であり、同じ動作をする。
【００６６】
以上の実施の形態例で示した通り、ツインセルＤＲＡＭは、１ビットのデータを、相補データにして１対のメモリセルに保持させる。従って、常にいずれか一方にＬレベルを保持したメモリセルが存在する。この特性を利用することにより、第１に、Ｈレベル側のセル電圧がプリチャージレベルより低く低下しても、正常に読み出すことができる。従って、その分リフレッシュサイクルを長く設定することが可能になる。
【００６７】
第２に、Ｈレベル側のセル電圧を低くしても読み出し動作に支障はないので、Ｈレベル側のセル電圧をビット線のＨレベルよりも低くすることができ、それに伴い、ワード線の駆動レベルをＨレベル側のビット線レベルに対して閾値電圧以上に高くする必要がなくなる。
【００６８】
第３に、Ｈレベル側のセル電圧によるビット線レベルの変化を必要としないので、ワード線が駆動レベルに達する前に、センスアンプを活性化することも可能になる。
【００６９】
第１又は第２の構成にすることで、消費電力を節約することができるのに対して、第３の構成にすることで、読み出し又は書き込み動作を高速化することができる。メモリ回路全体のバランスを考慮して、いずれかの構成、またはそれらの組み合わせを適宜選択することができる。
【００７０】
第４に、読み出し又は書き込み時に、セルアレイの両側に設けられたセンスアンプ群の一方のみが活性化し、他方のセンスアンプ群は非活性状態に維持されるので、センスアンプの駆動に伴う消費電力を少なくすることができる。
【００７１】
第５に、第１のビット線対が駆動されるときに、その間に配置された第２のビット線対はプリチャージレベルに維持されるので、シールド線として機能し、センスアンプの動作マージンを大きくすることができる。従って、リフレッシュサイクルを長くすることができ、消費電力を抑えることができる。
【００７２】
図８は、更に別のツインセルＤＲＡＭの構成を示す図である。図１の例では、ワードドライバＷＤが１つのワード線を選択して駆動すると、１対のメモリセルがビット線対にそれぞれ接続され、相補データに対応してビット線対間に電圧差が生成された。図８の例では、１ビットの記憶データを相補データとして１対のメモリセルに記録することは同じであるが、その為にワードドライバＷＤが１対のワード線を駆動して、１対のメモリセルをビット線対に接続する構成を有する。従って、ワードドライバWDによるローアクセス動作では、ローアドレスに対して１対のワード線が同時に駆動される。
【００７３】
即ち、図８中、ワードドライバＷＤが１対のワード線WL1a、WL1bを同時に駆動すると、メモリセル対MC10、/MC10、及びMC11、/MC11がそれぞれ同時にビット線対BL、/BLに接続される。それにより、相補データがそれらのビット線対に読み出され、或いは相補データがそれらのビット線対を介して上記メモリセル対MC10、/MC10、及びMC11、/MC11に書き込まれる。これらのメモリセル対の読み出しは、センスアンプS/A1、S/A0により行われる。この例の場合は、常に１対のワード線を駆動して相補データを保持する１対のメモリセルを選択しなければならない。但し、それ以外の構成は、図１のメモリ回路と同じである。
【００７４】
図８の例では、読み出し時または書き込み時に両側のセンスアンプを活性化する必要がある。従って、セルアレイのメモリセルの配置を変更することにより、１対のワード線を駆動した時に、第１のビット線対にのみ相補データが読み出され、第２のビット線対に相補データが読み出されないようにすることで、図１の例と同様に、一方のセンスアンプ群のみを活性化することができる。
【００７５】
図８に示された別の実施例の場合でも、リフレッシュサイクルを短くしたり、ワード線駆動レベルを低くしたり、センスアンプの活性化のタイミングをワード線が駆動レベルに達する前に早めたりすることができる。従って、消費電力の低下または読み出し、書き込み動作の高速化を達成することができる。
【００７６】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００７７】
【発明の効果】
以上、本発明によれば、１対のメモリセルに相補データを保持するようにしたので、従来の１トランジスタ・１キャパシタ型のメモリセルを利用したセルアレイをそのまま使用して、読み出し感度が高く、それに伴い消費電力が低い、或いは高速動作が可能なメモリセルを実現することができる。更に、ワード線を駆動した時に第１のビット線対にデータが読み出され、センスアンプにより駆動されるが、第２のビット線対にはデータが読み出されずにプリチャージレベルに維持される。従って、センスアンプの消費電力を減らし、第２のビット線対のシールド効果により第１のビット線対へのクロストークを減らすことができる。
【００７８】
１ビットのデータを記録するのに、１対のメモリセルを必要とするが、ＤＲＡＭの大容量化の特質を利用することで、メモリ容量をそれほど損なうことなく、低消費電力化又は高速化を図ることができる。
【図面の簡単な説明】
【図１】本実施の形態例におけるメモリ回路の構成図である。
【図２】本実施の形態例におけるツインセルＤＲＡＭの読み出し及び書き込み動作の波形図である。
【図３】メモリセルの耐リーク特性を示す動作波形図である。
【図４】本実施の形態例における別のツインセルＤＲＡＭの動作波形図である。
【図５】本実施の形態例における更に別のツインセルＤＲＡＭの動作波形図である。
【図６】図１のツインセルＤＲＡＭの詳細回路図である。
【図７】図１のツインセルＤＲＡＭの詳細回路図である。
【図８】更に別のツインセルＤＲＡＭの構成を示す図である。
【図９】従来のＤＲＡＭの構成図である。
【符号の説明】
ＭＣ メモリセル
MC、/MC １対のメモリセル
ＷＬ ワード線
WLxx00、WLxx01、WLxy00、WLxy01 第１のワード線群
WLxx10、WLxx11 第２のワード線群
ＢＬ、／ＢＬ ビット線対
BL0,/BL0 第１のビット線対
BL1,/BL1 第２のビット線対
Ｓ／Ａ センスアンプブロック
ＳＡ センスアンプ回路
ＰＲ プリチャージ回路
Claims (4)
- 複数のメモリセルを有するメモリ回路において、
順番に配置された第１、第２、第３、第４のビット線を有する複数のビット線グループと、
前記第１及び第３のビット線からなる第１のビット線対との交差位置の１対のメモリセルに接続される第１のワード線群と、
前記第２及び第４のビット線からなる第２のビット線対との交差位置の１対のメモリセルに接続される第２のワード線群とを有するメモリセルアレイと、
前記メモリセルアレイの一方側に配置され、前記第１のビット線対にそれぞれ接続される第１のセンスアンプ群と、
前記メモリセルアレイの他方側に配置され、前記第２のビット線対にそれぞれ接続される第２のセンスアンプ群と、
前記ビット線対をプリチャージレベルにプリチャージするプリチャージ回路とを有し、
１つのワード線の駆動に応答して、記憶データに対応する相補データが前記ビット線対から前記１対のメモリセルに書き込まれ、更に、１つのワード線の駆動に応答して、前記１対のメモリセルに記憶された前記相補データが前記ビット線対に読み出され、
前記第１のワード線群のいずれかのワード線が駆動される時に、前記第１のセンスアンプ群が活性化されて前記第１のビット線対が逆相に駆動され、前記第２のセンスアンプ群が非活性に維持されて前記第２のビット線対が前記プリチャージレベルに維持され、
前記第２のワード線群のいずれかのワード線が駆動される時に、前記第２のセンスアンプ群が活性化されて前記第２のビット線対が逆相に駆動され、前記第１のセンスアンプ群が非活性に維持されて前記第１のビット線対が前記プリチャージレベルに維持され、
前記１対のメモリセルに書き込まれる相補データに対応する電圧は、前記プリチャージレベルより高い第１の電圧と、前記プリチャージレベルより低い第２の電圧であり、
リフレッシュ動作は、少なくとも１対のメモリセル内における前記第１の電圧が前記プリチャージレベルより低くなった後に、行われることを特徴とするメモリ回路。 - 請求項１において、
前記センスアンプは、前記ビット線対の一方をＨレベルに他方をＬレベルに増幅し、
前記メモリセルに書き込みされるＨレベル側のセル電圧が、前記ビット線対のＨレベルよりも低くなるように、選択された前記ワード線の駆動レベルが設定されていることを特徴とするメモリ回路。 - 請求項１において、
選択された前記ワード線が所定の駆動レベルに達する前に、前記センスアンプが活性化されて、前記ビット線対の電位が増幅されることを特徴とするメモリ回路。 - 請求項１において、
前記第１のセンスアンプ群は、前記メモリセルアレイの選択信号と前記第１のワード線群の選択信号とに応答して、活性化され、
前記第２のセンスアンプ群は、前記メモリセルアレイの選択信号と前記第２のワード線群の選択信号とに応答して、活性化されることを特徴とするメモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000245847A JP4754050B2 (ja) | 1999-08-31 | 2000-08-14 | １対のセルにデータを記憶するｄｒａｍ |
| TW089117376A TW594747B (en) | 1999-08-31 | 2000-08-28 | DRAM for storing data in pairs of cells |
| EP00307423A EP1081714A1 (en) | 1999-08-31 | 2000-08-30 | DRAM for storing data in pairs of cells |
| US09/652,015 US6344990B1 (en) | 1999-08-31 | 2000-08-31 | DRAM for storing data in pairs of cells |
| KR1020000051001A KR100709533B1 (ko) | 1999-08-31 | 2000-08-31 | 한 쌍의 셀에 데이터를 기억하는 동적램 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24668799 | 1999-08-31 | ||
| JP11-246687 | 1999-08-31 | ||
| JP1999246687 | 1999-08-31 | ||
| JP2000245847A JP4754050B2 (ja) | 1999-08-31 | 2000-08-14 | １対のセルにデータを記憶するｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001143463A JP2001143463A (ja) | 2001-05-25 |
| JP4754050B2 true JP4754050B2 (ja) | 2011-08-24 |
Family
ID=26537856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000245847A Expired - Fee Related JP4754050B2 (ja) | 1999-08-31 | 2000-08-14 | １対のセルにデータを記憶するｄｒａｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6344990B1 (ja) |
| EP (1) | EP1081714A1 (ja) |
| JP (1) | JP4754050B2 (ja) |
| KR (1) | KR100709533B1 (ja) |
| TW (1) | TW594747B (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5034133B2 (ja) * | 2000-02-29 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP4707244B2 (ja) * | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
| JP2001297593A (ja) * | 2000-04-10 | 2001-10-26 | Nec Corp | 半導体記憶装置及びデータ出力方法 |
| KR100402246B1 (ko) * | 2000-10-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 쓰기 구동 방법 |
| KR100387719B1 (ko) * | 2000-12-29 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어방법 |
| US6714476B2 (en) * | 2001-02-15 | 2004-03-30 | Ibm Corporation | Memory array with dual wordline operation |
| US6449203B1 (en) * | 2001-03-08 | 2002-09-10 | Micron Technology, Inc. | Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs |
| JP2003092364A (ja) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003030981A (ja) * | 2001-07-18 | 2003-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003030999A (ja) * | 2001-07-18 | 2003-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3966718B2 (ja) * | 2001-11-28 | 2007-08-29 | 富士通株式会社 | 半導体記憶装置 |
| KR100419992B1 (ko) * | 2002-01-12 | 2004-02-26 | 삼성전자주식회사 | 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 |
| KR100419993B1 (ko) * | 2002-02-07 | 2004-02-26 | 삼성전자주식회사 | 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의 제어방법 |
| GB0203070D0 (en) * | 2002-02-09 | 2002-03-27 | Qinetiq Ltd | Multiple write-port memory |
| JP2003273245A (ja) | 2002-03-15 | 2003-09-26 | Hitachi Ltd | 半導体記憶装置 |
| US6838331B2 (en) * | 2002-04-09 | 2005-01-04 | Micron Technology, Inc. | Method and system for dynamically operating memory in a power-saving error correction mode |
| US6751143B2 (en) * | 2002-04-11 | 2004-06-15 | Micron Technology, Inc. | Method and system for low power refresh of dynamic random access memories |
| JP2003338180A (ja) * | 2002-05-17 | 2003-11-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4392680B2 (ja) | 2002-09-05 | 2010-01-06 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100456598B1 (ko) * | 2002-09-09 | 2004-11-09 | 삼성전자주식회사 | 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치 |
| JP2004119937A (ja) * | 2002-09-30 | 2004-04-15 | Fujitsu Ltd | 半導体記憶装置 |
| JP4229674B2 (ja) | 2002-10-11 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
| US7778062B2 (en) | 2003-03-18 | 2010-08-17 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7394680B2 (en) | 2003-03-18 | 2008-07-01 | Kabushiki Kaisha Toshiba | Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode |
| US7400522B2 (en) | 2003-03-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation |
| US7606059B2 (en) | 2003-03-18 | 2009-10-20 | Kabushiki Kaisha Toshiba | Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array |
| US6717839B1 (en) | 2003-03-31 | 2004-04-06 | Ramtron International Corporation | Bit-line shielding method for ferroelectric memories |
| AU2003227363A1 (en) | 2003-04-24 | 2004-11-19 | Fujitsu Limited | Semiconductor memory |
| CN100452239C (zh) * | 2003-04-24 | 2009-01-14 | 富士通微电子株式会社 | 半导体存储器 |
| KR101183684B1 (ko) * | 2005-07-13 | 2012-10-18 | 삼성전자주식회사 | 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법 |
| US7375999B2 (en) * | 2005-09-29 | 2008-05-20 | Infineon Technologies Ag | Low equalized sense-amp for twin cell DRAMs |
| DE102006058865B4 (de) * | 2005-12-07 | 2010-06-10 | Samsung Electronics Co., Ltd., Suwon | Halbleiterspeicherbauelement und Verfahren zum Schreiben von Daten |
| US7376027B1 (en) * | 2006-11-07 | 2008-05-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | DRAM concurrent writing and sensing scheme |
| US7692951B2 (en) | 2007-06-12 | 2010-04-06 | Kabushiki Kaisha Toshiba | Resistance change memory device with a variable resistance element formed of a first and a second composite compound |
| US7800965B2 (en) | 2008-03-10 | 2010-09-21 | Micron Technology, Inc. | Digit line equilibration using access devices at the edge of sub-arrays |
| US20090257263A1 (en) * | 2008-04-15 | 2009-10-15 | Vns Portfolio Llc | Method and Apparatus for Computer Memory |
| US8120939B2 (en) * | 2009-09-24 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair |
| JP5827145B2 (ja) | 2011-03-08 | 2015-12-02 | 株式会社半導体エネルギー研究所 | 信号処理回路 |
| KR102168115B1 (ko) * | 2014-01-21 | 2020-10-20 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 시스템 |
| KR20160018225A (ko) * | 2014-08-08 | 2016-02-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| EP3262653B1 (en) * | 2015-05-08 | 2019-04-03 | SanDisk Technologies LLC | Data mapping for non-volatile storage |
| CN105913871B (zh) * | 2016-04-05 | 2019-10-25 | 成都芯源系统有限公司 | 可集成于寄存器的多次可编程非易失性差分存储单元 |
| US10818327B2 (en) * | 2018-06-29 | 2020-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit and method of operating same |
| US11302383B2 (en) | 2018-12-10 | 2022-04-12 | Etron Technology, Inc. | Dynamic memory with sustainable storage architecture |
| US11798613B2 (en) | 2018-12-10 | 2023-10-24 | Etron Technology, Inc. | Dynamic memory with long retention time |
| US11276448B2 (en) * | 2020-03-26 | 2022-03-15 | Micron Technology, Inc. | Memory array with multiplexed select lines and two transistor memory cells |
| EP4231301A1 (en) | 2020-09-18 | 2023-08-23 | Changxin Memory Technologies, Inc. | Bit-line sense circuit, and memory |
| CN114203247B (zh) * | 2020-09-18 | 2024-03-26 | 长鑫存储技术有限公司 | 一种位线感测电路及存储器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157194A (en) | 1979-05-23 | 1980-12-06 | Fujitsu Ltd | Semiconductor memory device |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| JPS6134790A (ja) | 1984-07-25 | 1986-02-19 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH01130392A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | ダイナミック型ランダムアクセスメモリ装置 |
| DE3937068C2 (de) * | 1988-11-07 | 1994-10-06 | Toshiba Kawasaki Kk | Dynamische Halbleiterspeicheranordnung |
| US5555203A (en) * | 1993-12-28 | 1996-09-10 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
| JP3397499B2 (ja) * | 1994-12-12 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
| JP4326049B2 (ja) * | 1998-10-27 | 2009-09-02 | 富士通マイクロエレクトロニクス株式会社 | 書き込みを高速化したメモリデバイス |
| JP5034133B2 (ja) * | 2000-02-29 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR100419992B1 (ko) * | 2002-01-12 | 2004-02-26 | 삼성전자주식회사 | 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 |
-
2000
- 2000-08-14 JP JP2000245847A patent/JP4754050B2/ja not_active Expired - Fee Related
- 2000-08-28 TW TW089117376A patent/TW594747B/zh not_active IP Right Cessation
- 2000-08-30 EP EP00307423A patent/EP1081714A1/en not_active Ceased
- 2000-08-31 KR KR1020000051001A patent/KR100709533B1/ko not_active IP Right Cessation
- 2000-08-31 US US09/652,015 patent/US6344990B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010030185A (ko) | 2001-04-16 |
| JP2001143463A (ja) | 2001-05-25 |
| EP1081714A1 (en) | 2001-03-07 |
| KR100709533B1 (ko) | 2007-04-23 |
| TW594747B (en) | 2004-06-21 |
| US6344990B1 (en) | 2002-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070803 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100812 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110524 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110525 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |