JP2003030999A

JP2003030999A - 半導体記憶装置

Info

Publication number: JP2003030999A
Application number: JP2001217671A
Authority: JP
Inventors: Kazutami Arimoto; 和民有本; Hiroki Shimano; 裕樹島野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-07-18
Filing date: 2001-07-18
Publication date: 2003-01-31
Also published as: US6573613B2; US20030015735A1

Abstract

(57)【要約】【課題】簡易な製造工程を有するとともに小占有面積
でかつ大記憶容量を実現することの可能な半導体記憶装
置において、無用な消費電力を抑制する。【解決手段】ワード線ＷＬおよびセルプレート電極線
ＣＰは、同一配線層に形成される。不良行の冗長置換単
位２５は、セルプレート電極線ＣＰに対応して設定され
る。冗長置換単位２５ごとに、セルプレート電圧線１４
からセルプレート電極線ＣＰへのセルプレート電圧ＶＣ
Ｐの供給を遮断するためのプログラム素子２０が配置さ
れる。ワード線ＷＬとの間に短絡経路が発生したセルプ
レート電極線ＣＰに対応するプログラム素子２０は、外
部からの入力指示に応答して、導通状態から遮断状態に
不揮発的に遷移する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、データをキャパシタに記憶す
るメモリセルと、不良メモリセルを置換する冗長メモリ
セルとを有する半導体記憶装置に関する。

【０００２】

【従来の技術】データ処理分野などにおいて、高速かつ
低消費電力でデータを処理するために、プロセッサなど
のロジックとメモリ装置とを同一の半導体チップに集積
化したシステムＬＳＩ（大規模集積回路）と呼ばれる回
路装置が広く用いられている。このシステムＬＳＩにお
いては、ロジックとメモリ装置とがチップ上配線で相互
接続されるため、以下の利点が得られる：（１）信号配
線の負荷が、ボード上配線に比べて小さく、高速でデー
タ／信号を伝達することができる、（２）ピン端子数の
制約を受けないため、データビットの数を多くすること
ができ、データ転送のバンド幅を広くすることができ
る、（３）ボード上に個別素子を配置する構成に比べ
て、半導体チップ上に各構成要素が集積化されるため、
システム規模を低減でき、小型軽量のシステムを実現す
ることができる、および（４）半導体チップ上に形成さ
れる構成要素として、ライブラリ化されたマクロを配置
することができ、設計効率が改善される。

【０００３】上述のような理由などから、システムＬＳ
Ｉが、各分野においても広く用いられてきており、集積
化されるメモリ装置として、ＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）およびフラッシュＥ
ＥＰＲＯＭ（書込／読出専用メモリ）などのメモリが使
用されている。また、ロジックとしても、制御および処
理を行なうプロセッサ、Ａ／Ｄ変換回路等のアナログ処
理回路および専用の論理処理を行なう論理回路などが用
いられている。

【０００４】

【発明が解決しようとする課題】このシステムＬＳＩに
おいてプロセッサとメモリ装置とを集積化する場合、製
造工程数を低減してコストを低減するために、できるだ
け同一の製造工程でこれらのロジックとメモリ装置とを
形成する必要がある。ＤＲＡＭは、データをキャパシタ
に電荷の形態で記憶しており、このキャパシタは、半導
体基板領域上部に、セルプレート電極およびストレージ
ノード電極と呼ばれる電極を有している。

【０００５】このキャパシタ構造は、小占有面積で容量
値を大きくするため、中空円筒形などの複雑な形状を有
している。したがって、ＤＲＡＭとロジックを同一の製
造プロセスで形成するＤＲＡＭ−ロジック混載プロセス
において、ロジックのトランジスタおよびＤＲＡＭのト
ランジスタを同一製造プロセスで形成しても、このＤＲ
ＡＭのキャパシタを形成するための製造ステップ、およ
びこのＤＲＡＭのキャパシタの立体構造に起因するＤＲ
ＡＭとロジックとの間またはＤＲＡＭメモリアレイと周
辺部との段差を低減するための平坦化プロセスが必要と
なり、製造工程数が大幅に増大し、チップコストが増大
するという問題が生じる。

【０００６】一方、ＳＲＡＭは、メモリセルが、４個の
トランジスタと２個の負荷素子で構成される。通常、こ
れらの負荷素子は、ＭＯＳトランジスタ（絶縁ゲート型
電界効果トランジスタ）で形成され、キャパシタなどは
用いられていないため、ＳＲＡＭは、完全なＣＭＯＳロ
ジックプロセスで形成することができる。すなわち、Ｓ
ＲＡＭとロジックとは、同一製造プロセスで形成するこ
とができる。ＳＲＡＭは、従来、その高速性などの理由
から、プロセッサに対するキャッシュメモリおよびレジ
スタファイルメモリ等として用いられている。

【０００７】また、ＳＲＡＭは、メモリセルが、フリッ
プフロップ回路であり、電源電圧が供給されている限
り、データは保持されるため、ＤＲＡＭと異なり、デー
タを保持するためのリフレッシュが不要である。したが
って、携帯情報端末等においては、システム構成を簡略
化するために、このＳＲＡＭは、ＤＲＡＭに不可欠なリ
フレッシュにかかわる複雑なメモリコントロールが不要
であり、ＤＲＡＭに比べて制御が簡略化されるため、メ
インメモリとして広く用いられている。

【０００８】しかしながら、携帯情報端末においても、
最近の高機能化に伴って、音声データおよび画像データ
などの大量のデータを取扱う必要があり、大記憶容量の
メモリが必要とされている。

【０００９】ＤＲＡＭでは、微細加工プロセスの進展と
ともに、メモリサイズのシュリンク（微細化）が進み、
たとえば０．１８μｍＤＲＡＭプロセスでは、０．３平
方μｍのセルサイズが実現されている。一方、ＳＲＡＭ
においては、フルＣＭＯＳメモリセルは、２個のＰチャ
ネルＭＯＳトランジスタと４個のＮチャネルＭＯＳトラ
ンジスタと合計６個のＭＯＳトランジスタで構成されて
いる。

【００１０】したがって、微細化プロセスが進んでも、
メモリセルにおけるＰチャネルＭＯＳトランジスタを形
成するためのＮウェルとＮチャネルＭＯＳトランジスタ
を形成するＰウェルとを分離する必要があり、このウェ
ル間分離距離の制約等により、ＳＲＡＭにおいては、Ｄ
ＲＡＭほどは、メモリサイズのシュリンクは進んでいな
い。たとえば、０．１８μｍＣＭＯＳロジックプロセス
でのＳＲＡＭのメモリサイズは、７平方μｍ程度と、Ｄ
ＲＡＭのメモリサイズの２０倍以上である。

【００１１】したがって、ＳＲＡＭを大記憶容量のメイ
ンメモリとして利用する場合には、チップサイズが大幅
に上昇するため、４Ｍビット以上の記憶容量のＳＲＡＭ
を、限られたチップ面積のシステムＬＳＩ内においてロ
ジックと混載するのは極めて困難となる。

【００１２】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、製造
工程数を大幅に増加させることなく、小占有面積でかつ
大記憶容量を実現することの可能な半導体記憶装置にお
いて、無駄な消費電力を抑制する構成を提供することで
ある。

【００１３】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列され、各々が基準電圧を受ける
セルプレート電極と記憶情報に応じた電荷を蓄積するた
めのストレージ電極とを有するキャパシタを含む複数の
メモリセルと、複数のメモリセルの行に対応して配置さ
れ、各々に対応の行のメモリセルが接続される複数のワ
ード線と、アドレス信号に従って、複数のワード線の各
々を、活性状態および非活性状態にそれぞれ対応する電
圧の一方に設定するための行選択回路と、複数のメモリ
セルの列に対応して配置され、各々に対応の列のメモリ
セルが接続される複数のビット線と、複数のワード線と
同一配線層に形成され、各々が、所定数の行ごとに設け
られるとともに、所定数の行に対応する複数のメモリセ
ルによってセルプレート電極として共有される複数のセ
ルプレート電極線と、基準電圧を供給するためのセルプ
レート電圧線と、不良行の冗長置換単位に相当するＮ本
（Ｎ：自然数）のセルプレート電極線ごとに配置され、
指示に応じて、セルプレート電圧線から対応するＮ本の
セルプレート電極線への基準電圧の供給を停止するため
の給電遮断制御部を備える。

【００１４】好ましくは、給電遮断制御部は、セルプレ
ート電圧線と対応するＮ本のセルプレート電極線との間
に電気的に結合されるプログラム素子を含む。プログラ
ム素子は、対応する冗長置換単位が不良行を含む場合に
入力される指示に応答して、導通状態から遮断状態に不
揮発的に遷移する。

【００１５】この構成においては、プログラム素子は、
ヒューズ素子で構成される。好ましくは、Ｎは１であ
り、冗長置換単位は、同一のセルプレート電極線に対応
する少なくとも１つの行によって構成される。

【００１６】また、好ましくは、複数のワード線は、行
の各々ごとに配置されるサブワード線と、Ｍ個（Ｍ：２
以上の整数）の行ごとに、サブワード線と階層的に設け
られるメインワード線とを含む。同一の冗長置換単位に
属するＮ本のセルプレート電極線に対応する行は、同一
のメインワード線と対応付けられる。

【００１７】好ましくは、給電遮断制御部は、対応する
冗長置換単位が不良行を含むかどうかを示す制御信号を
保持するためのラッチ回路と、セルプレート電圧線と対
応するＮ本のセルプレート電極線との間に電気的に結合
されて、保持された制御信号に応答してオン・オフする
第１の給電スイッチとを含む。

【００１８】この構成においては、給電遮断制御部は、
各ワード線の非活性状態に対応する電圧と対応するＮ本
のセルプレート電極線との間に電気的に結合されて、保
持された制御信号に応答して、第１の給電スイッチと相
補的にオンするための第２の給電スイッチをさらに含
む。

【００１９】好ましくは、不良行を含む冗長置換単位を
示すための不良アドレスを記憶するとともに、電源投入
時において、順次更新されるアドレス信号の各々と不良
アドレスとの比較に基づいて、冗長置換単位ごとの制御
信号を順次生成するためのアドレス判定回路がさらに備
えられる。給電遮断制御部は、順次更新されるアドレス
信号が対応する冗長置換単位を示す場合に、アドレス判
定回路からの制御信号をラッチ回路に伝達するためのゲ
ート回路をさらに含む。ラッチ回路は、電源投入中にお
いて、伝達された制御信号を保持する。

【００２０】また、好ましくは、セルプレート電圧線
は、動作テスト時に互いに独立した電圧を外部から印加
可能な複数の配線を含む。

【００２１】また、これに代えて、好ましくは、セルプ
レート電圧線は、動作テスト時に独立した電圧を外部か
ら印加可能な２本の配線を含む。複数のセルプレート電
極線のうちの隣接する２本ずつは、２本の配線のそれぞ
れと、給電遮断制御部を介して接続される。

【００２２】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は同一または相当部分を示すものとす
る。

【００２３】［実施の形態１］図１は、この発明の実施
の形態１に従う半導体記憶装置のアレイ部の構成を概略
的に示す図である。図１においては、４行２列に配列さ
れるメモリセルのレイアウトを代表的に示す。

【００２４】図１を参照して、行方向に延在してワード
線ＷＬ０−ＷＬ３が配設される。ワード線ＷＬ０-ＷＬ
３は、それぞれメモリセル行に対応して配置され、各々
に対応の行のメモリセルが接続される。

【００２５】また、これらのワード線と平行に、ワード
線ＷＬ０−ＷＬ３と同一配線層において、セルプレート
電極線ＣＰ０−ＣＰ２が形成される。

【００２６】したがって、このセルプレート電極線ＣＰ
０−ＣＰ２は、メモリセルアレイ内においては、２本の
ワード線ごとに、すなわち２つのメモリセル行ごとに、
行方向に延在して配置され、列方向において隣接するセ
ルプレート電極線が、その間のワード線ＷＬにより互い
に分離される。

【００２７】セルプレート電極線それぞれに、一定の基
準電圧（セルプレート電圧ＶＣＰ）が印加される。

【００２８】列方向において、メモリセルを形成するた
めの活性領域ＡＲが、所定の間隔で、整列して配置され
る。１つの活性領域ＡＲにおいて、２つのメモリセルが
形成される。この活性領域ＡＲは、２本の隣接して配置
されるワード線と交差しかつその一部が、セルプレート
電極と平面図において重なるように配置される。

【００２９】列方向に沿って活性領域ＡＲと整列して、
ビット線ＢＬ０，／ＢＬ０，ＢＬ１，および／ＢＬ１が
配設される。

【００３０】隣接ワード線（ＷＬ０およびＷＬ１または
ＷＬ２およびＷＬ３）の間に、活性領域をビット線に接
続するためのコンタクトＣＮＴが設けられる。図１にお
いて、コンタクトＣＮＴ０により、メモリセルＭＣ０の
活性領域がビット線ＢＬ０に接続され、コンタクトＣＮ
Ｔ１により、メモリセルＭＣ１を構成する活性領域が、
ビット線／ＢＬ０に接続される。

【００３１】これらのメモリセルＭＣ（ＭＣ０，ＭＣ
１）は、後に、その構成は詳細に説明するが、ＤＲＡＭ
セルの構成を有している。メモリセルＭＣ０およびＭＣ
１により、１ビットのデータを記憶する。以下、この、
１ビットのデータを記憶するメモリセルの組を、ツイン
セルユニットＭＵと称す。

【００３２】このメモリセルの行方向についてのピッチ
（配置間隔）ＬＰに、２本のビット線を配設する。ここ
で、メモリセルピッチは、行方向において隣接するメモ
リセルを構成する活性領域間の中心線の距離を示す。

【００３３】なお、以下において、セルプレート電極
線、ワード線、ビット線およびメモリセルを総称する場
合には、符号ＣＰ、ＷＬ、ＢＬ（または／ＢＬ）および
ＭＣをそれぞれ用いて表記するものとし、特定のセルプ
レート電極線，ワード線、ビット線もしくはメモリセル
を表記する場合には、ＣＰ０、ＷＬ０、ＢＬ０（または
／ＢＬ０）もしくはＭＣ０のように、数字を付して表記
するものとする。

【００３４】この図１に示すメモリセルの配置におい
て、各行および各列に、活性領域ＡＲが配置されてお
り、各行および列の交差部対応してメモリセルが配置さ
れる。このメモリセルの配置は、「最密充填セル配置」
であり、通常、雑音耐性に弱いオープンビット線構成に
おいて用いられている。しかしながら、この図１に示す
ように、メモリセルピッチＬＰの間に、２本のビット線
を配置することにより、「最密充填セル配置」におい
て、雑音に強い「折返しビット線構成」を採用すること
ができる。すなわち、１本のワード線を間に挟んで隣接
する２本のワード線、たとえば、ワード線ＷＬ０および
ＷＬ２を同時に選択することにより、ビット線ＢＬ０お
よび／ＢＬ０に、相補データが読出され、これを差動増
幅することにより、ツインセルユニットＭＵの記憶デー
タを読出すことができる。

【００３５】図２は、図１に示すメモリセルの配置にお
けるメモリセルの断面構造を概略的に示す図である。図
２において、メモリセルＭＣは、半導体基板領域１表面
に間をおいて形成される不純物領域２ａおよび２ｂと、
不純物領域２ａおよび２ｂの間の領域の表面上に、図示
しないゲート絶縁膜を介して形成される導電層３と、不
純物領域２ｂに電気的に結合されるストレージノード領
域４と、このストレージノード領域４と対向して配置さ
れる導電層５と、不純物領域２ａに電気的に接続される
導電層６を含む。

【００３６】導電層３が、ワード線ＷＬを構成し、導電
層５が、セルプレート電極線ＣＰを構成し、導電層６
が、ビット線ＢＬを構成する。このセルプレート電極を
構成する導電層５は、素子分離領域８を介して隣接メモ
リセルのストレージノード電極領域と対向して配置され
る。このストレージノード領域４は、単に半導体基板領
域１の表面に形成される反転層であってもよく、また不
純物注入された不純物領域であり、その表面に反転層が
形成されてもよい。

【００３７】素子分離領域８において形成される素子分
離膜は，できるだけＤＲＡＭ部における段差を小さくす
るために、例えばＣＭＰ(ケミカル・メカニカル・ポリ
ッシング)プロセスにより表面が平坦化され、その表面
は、基板領域表面とほぼ同じ高さにされる。

【００３８】導電層３および５は、不純物が導入された
多結晶シリコン（ドープトポリシリコン）またはタング
ステンシリサイド（ＷＳｉｘ）およびコバルトシリサイ
ド（ＣｏＳｉｘ）などのポリサイドまたはサリサイド
（セルフアラインドシリサイド）などの、シリコンを含
む材料を用いて、同一の配線層に形成される。これらの
導電層３および５は、ＣＭＯＳロジックプロセスにおけ
るトランジスタ（ロジックのトランジスタおよび記憶装
置の周辺トランジスタ）のゲート電極と同一配線層に形
成される。ここで、同一配線層に形成されるとは、同一
の製造プロセスステップで製造される事を示す。

【００３９】導電層３および５のそれぞれの直下には、
ゲート絶縁膜およびキャパシタ絶縁膜が形成される。こ
れらのゲート絶縁膜およびキャパシタ絶縁膜は、同一製
造プロセスで形成される同一の絶縁膜であってもよい。
また、デュアルゲート酸化膜プロセスにより、これらの
ゲート絶縁膜およびキャパシタ絶縁膜を、膜厚の異なる
酸化膜として形成することもできる。ここで、「デュア
ルゲート酸化膜プロセス」は、２種類の膜厚の酸化膜
（絶縁膜）を、酸化膜の選択的エッチングにより形成す
るプロセスである。

【００４０】ビット線ＢＬを構成する導電層６は、第１
メタル配線層などにより形成され、セルプレート電極線
ＣＰの上層に形成され、いわゆるＣＵＢ（キャパシタ・
アンダー・ビット線）構造が実現される。

【００４１】メモリセルのキャパシタは、ストレージノ
ード電極が、半導体基板領域１の表面のたとえば拡散
層、または半導体基板領域表面に形成される反転層で構
成されるストレージノード電極層により形成され、かつ
セルプレート電極がワード線と並行に延在する、プレー
ナ型キャパシタ構造を有している。したがって、このセ
ルプレート電極線およびワード線を同一配線層で同一製
造プロセスステップで形成するため、セルプレート電極
およびストレージノード電極のための配線層を新たに追
加する必要がなく、製造工程を簡略化することができ
る。

【００４２】また、プレーナ型キャパシタ構造のため、
メモリアレイ部と周辺回路部の間の段差は生じず、この
段差緩和のためのＣＭＰ（ケミカル・メカニカル・ポリ
シング）などによる平坦化プロセスを導入する必要がな
い。したがって、実質的にＣＭＯＳロジックプロセス
で、メモリアレイを形成することができ、ロジックのト
ランジスタと同一製造工程で、メモリセルアレイを形成
することができる。

【００４３】メモリセル行の選択時には、たとえば行選
択を指示するロウアクティブコマンドが与えられたと
き、行アドレスの最下位から２番目のビット（ＲＡ＜１
＞）を縮退することにより、図１において、間に（サ
ブ）ワード線を１本挟んだ（サブ）ワード線対を同時に
選択する。たとえば、ワード線ＷＬ０およびＷＬ２が同
時に選択されると、メモリセルＭＣ０およびＭＣ１が、
それぞれビット線ＢＬ０および／ＢＬ０に接続される。

【００４４】図示しないセンスアンプ回路が、各ビット
線対に対応して配置されており、各センスアンプが対応
のビット線対の電圧を差動増幅する。したがって、メモ
リセルＭＣ０およびＭＣ１に、相補データ、すなわち一
方にＨレベルデータおよび他方のメモリセルにＬレベル
データを記憶し、ツインセルユニットＭＵに１ビットの
情報を記憶する。

【００４５】図３は、この発明の実施の形態１における
セルプレート電極線の配置を概略的に示す図である。図
３においては、階層ワード線構成のサブワード線の配置
単位となる１つのメモリサブアレイに対するセルプレー
ト電極線の配置を示す。

【００４６】図３を参照して、行方向に沿って、セルプ
レート電極線ＣＰとなる導電層５と（サブ）ワード線と
なる導電層３が、互いに平行に行方向に延在して同一配
線層に配置される。このメモリサブアレイの両側に、
（サブ）ワード線を駆動するためのサブワード線ドライ
バを含むサブワード線ドライバ帯１２ａおよび１２ｂが
配置される。ここで、ワード線は、メインワード線とサ
ブワード線との階層ワード線構成を想定している。以
下、サブワード線を、単に、ワード線とも称する。

【００４７】サブワード線ドライバ帯１２ａおよび１２
ｂにおいて、たとえばビット線ＢＬとなる導電層６と同
一の第１層メタル配線により形成される導電線１４ａお
よび１４ｂが配置される。これらの導電線１４ａおよび
１４ｂは、それぞれ、セルプレート電極導電層５にコン
タクト１５を介して接続される。ビット線ＢＬとなる導
電層６は、センスアンプ帯１０に含まれるセンスアンプ
に結合される。

【００４８】セルプレート電圧を伝達する導電線１４ａ
および１４ｂを、サブワード線ドライバ帯１２ａおよび
１２ｂに配置することにより、メモリサブアレイにおい
て、セルプレート電極線ＣＰが、列方向において分離さ
れている場合においても、安定に必要な電圧レベルのセ
ルプレート電圧を供給することができる。以下において
は、セルプレート電圧を伝達する導電線１４ａおよび１
４ｂを総称して、セルプレート電圧線１４とも称する。

【００４９】したがって、従来のＤＲＡＭにおいては、
セルプレート電極は、メモリサブアレイごとに、全体を
覆うような１枚のプレート状の電極で形成されていた
が、本発明に従う半導体記憶装置においては、セルプレ
ート電極は、配線層に形成されたセルプレート電極線と
して設けられる。各セルプレート電極線は、対応する２
つのメモリセル行に属するメモリセル群によって共有さ
れる。

【００５０】このような構成とすることにより、セルプ
レート電極層を製造するための専用の製造プロセスステ
ップが不要となり、またメモリアレイ部と周辺回路部と
の段差を低減するができ、段差低減のためのプロセスス
テップが不要となり、ＣＭＯＳプロセスにほぼ従ってメ
モリセルアレイ部を形成することができ、応じてロジッ
クトランジスタと同一製造プロセスでメモリアレイを形
成することができる。

【００５１】図４は、ワード線とセルプレート電極線と
の間のショートを説明する概念図である。図４には、同
一のセルプレート電極線を共有するメモリセルＭＣａお
よびＭＣｂが代表的に示される。

【００５２】図４を参照して、メモリセルＭＣａは、ア
クセストランジスタＡＴＲａと、キャパシタＳＣａとを
有する。アクセストランジスタＡＴＲａは、キャパシタ
ＳＣａのストレージノードとビット線ＢＬａとの間に電
気的に結合されて、ワード線ＷＬａと結合されたゲート
を有する。キャパシタＳＣａのセルプレート電極は、セ
ルプレート電極線ＣＰａに相当する。

【００５３】メモリセルＭＣｂは、アクセストランジス
タＡＴＲｂと、キャパシタＳＣｂとを有する。アクセス
トランジスタＡＴＲｂは、キャパシタＳＣｂのストレー
ジノードとビット線／ＢＬａとの間に電気的に結合され
て、ワード線ＷＬ１と結合されたゲートを有する。ワー
ド線ＷＬａおよびＷＬｂは、同一のセルプレート電極線
ＣＰａを共有するので、キャパシタＳＣｂのセルプレー
ト電極も、セルプレート電極線ＣＰｂに相当する。

【００５４】２層ないし３層の配線層を使用可能な混載
ＤＲＡＭプロセスによる従来のＤＲＡＭセル構造におい
ては、ワード線とセルプレート電極とは、別の配線層に
形成されているため、両者がショートするプロセス欠陥
は皆無であった。

【００５５】しかしながら、図２に示したように、本発
明の半導体記憶装置においては、ワード線とセルプレー
ト電極線とは、同一配線層に形成されるため、両者の間
に短絡経路が生ずるプロセス欠陥が発生する可能性があ
る。

【００５６】各セルプレート電極線ＣＰには、セルプレ
ート電圧ＶＣＰが供給される。セルプレート電圧ＶＣＰ
は、メモリアレイ電圧ＶＣＣＳの半分、すなわちＶＣＣ
Ｓ／２もしくは、メモリアレイ電圧ＶＣＣＳと同一レベ
ルに設定される。一方、各ワード線ＷＬは、活性状態時
には高電圧ＶＰＰ（ＶＰＰ＞ＶＣＣＳ）に設定され、非
活性状態時には０Ｖ、すなわち接地電圧ＶＳＳに設定さ
れる。したがって、プロセス欠陥によって、ワード線Ｗ
Ｌとセルプレート電極線ＣＰとの間に短絡経路が発生す
ると、セルプレート電極線ＣＰとワード線ＷＬとの間に
リーク電流が流れる。

【００５７】このような短絡経路が発生したワード線に
対応する不良行においては、リーク電流の影響によっ
て、対応するメモリセルにおけるデータ保持特性が劣化
する。したがって、このような不良行については、予め
用意された冗長メモリセル（図示せず）によって構成さ
れる冗長行によって、行単位で置換救済することが一般
的に行なわれる。

【００５８】しかしながら、冗長行によって不良行を置
換救済してデータ記憶を正常に実行可能な状態となって
も、不良行における短絡経路は物理的に残存しているた
め、ＤＲＡＭ内部において、定常的な電流消費が増加し
てしまう。特に、このような短絡経路が多数存在する
と、待機モード時においてもリーク電流が定常的に生じ
るため、消費電力規格値を満たすことが困難になり、い
わゆるスタンバイ電流不良が発生してしまう。

【００５９】図５は、この発明の実施の形態１における
セルプレート電極線への電源供給構成の一例を示す概念
図である。

【００６０】図５を参照して、各ワード線ＷＬに対応し
て、たとえば図３に示したサブワード線ドライバ帯１２
ａ，１２ｂに相当する領域に配置されたワード線ドライ
バＷＤが配置される。各ワード線ドライバＷＤは、アド
レス信号によって示される行選択結果に応じて、対応す
るワード線ＷＬを活性状態（高電圧ＶＰＰ）および非活
性状態（接地電圧ＶＳＳ）の一方に設定する。

【００６１】各セルプレート電極線ＣＰと、セルプレー
ト電圧ＶＣＰを供給するセルプレート電圧線１４との間
には、プログラム素子２０が配置される。

【００６２】ワード線ＷＬとの間に短絡経路が発生した
セルプレート電極線ＣＰに対応するプログラム素子２０
は、外部からの入力指示に応答して導通状態から遮断状
態に不揮発的に遷移される。遮断状態のプログラム素子
は、セルプレート電圧線１４から対応するセルプレート
電極線ＣＰへのセルプレート電圧ＶＣＰの供給を遮断す
る。たとえば、プログラム素子２０として、外部からの
レーザーブローや高電圧印加によって切断されるヒュー
ズ素子を適用することができる。

【００６３】このような構成とすることにより、短絡経
路を有するセルプレート電極線ＣＰに対しては、セルプ
レート電圧ＶＣＰの供給が停止される。したがって、プ
ロセス欠陥に起因してワード線ＷＬとセルプレート電極
線ＣＰの間に短絡経路が生じていても、この短絡経路に
リーク電流が流れることはない。

【００６４】図５の構成においては、１つのセルプレー
ト電極線ＣＰを共有する２本のワード線ごとに、プログ
ラム素子２０が配置され、２本のワード線（２つのメモ
リセル行）ごとに不良行の冗長置換単位２５が構成され
る。

【００６５】図６は、この発明の実施の形態１における
セルプレート電極線への電源供給構成の他の例を示す概
念図である。

【００６６】図６を参照して、ワード線は、メインワー
ド線ＭＷＬと、サブワード線ＳＷＬとの階層ワード線構
成が適用されている。図６においては、１本のメインワ
ード線ＭＷＬに対して、４本のサブワード線ＳＷＬが対
応する、いわゆる４ｗａｙの階層ワード線構成が示され
る。すなわち、１本のメインワード線ＭＷＬは、４つの
メモリセル行ごとに配置される。一方、サブワード線Ｓ
ＷＬは、各メモリセル行ごとに配置される。

【００６７】この場合には、不良行の冗長置換単位２５
を、たとえばメインワード線ＭＷＬごとに設定すること
ができる。すなわち、同一のメインワード線ＭＷＬに対
応する２本のセルプレート電極線ＣＰごとに、プログラ
ム素子２０が配置され、４本のワード線（４つのメモリ
セル行）によって、不良行の冗長置換単位２５の各々が
構成される。したがって、図５に示される構成と比較し
て、プログラム素子の配置個数が削減できる。

【００６８】プログラム素子２０は、同一のメインワー
ド線ＭＷＬに対応付けられる２本のセルプレート電極線
ＣＰとセルプレート電圧線１４との間に電気的に結合さ
れる。短絡経路を有する不良ワード線が発生した冗長置
換単位に対応するプログラム素子は、図５の場合と同様
に、遮断状態に不揮発的に設定される。

【００６９】このように、実施の形態１に従う半導体記
憶装置においては、不良行の冗長置換単位２５は、同一
のセルプレート電極線を共有するワード線群（すなわち
メモリセル行）の整数倍に対応して設定される。さら
に、不良行の冗長置換単位２５ごとに、セルプレート電
圧線１４とセルプレート電極線ＣＰとの間にプログラム
素子が配置されて、不良行を含む冗長置換単位に相当す
るプログラム素子は、遮断状態に設定される。

【００７０】このような構成とすることにより、セルプ
レート電極線ＣＰとワード線ＷＬとが同一配線層に形成
された、簡易な製造工程を有するとともに小占有面積で
かつ大記憶容量を実現することの可能な半導体記憶装置
において、冗長救済によって製品歩留を確保しつつ、セ
ルプレート電極線ＣＰとワード線ＷＬとの間に生じた短
絡経路に起因する消費電流の増加を回避できる。この結
果、特に待機モードにおける消費電力削減を図ることが
できる。

【００７１】［実施の形態２］一般的に、冗長行による
冗長救済を実行する場合には、不良行を含む冗長置換単
位を示すための不良アドレスを、半導体記憶装置内部に
プログラムする必要である。実施の形態２においては、
予めプログラムされた不良アドレスに基づいて、セルプ
レート電極線ＣＰに対する電圧供給を制御する構成につ
いて説明する。

【００７２】図７は、この発明の実施の形態２における
セルプレート電極線への電源供給構成の例を示す概念図
である。

【００７３】図７を参照して、不良アドレスは、（ｎ＋
１）ビット（ｎ：自然数）で示されるものとする。既に
説明したように、この実施の形態においては、不良行の
冗長置換単位は、セルプレート電極線の整数倍に対応し
て設定されるので、不良アドレスを示す（ｎ＋１）ビッ
トは、ワード線を選択するためのアドレスビット数より
も少なくてよいことになる。

【００７４】たとえば、図５に示した構成のように、各
セルプレート電極線すなわち２本のワード線ごとに冗長
置換単位を形成すれば、不良アドレスを示すためのビッ
ト数は、ワード線選択を実行するためのアドレスビット
数よりも、１ビット少なくてよい。あるいは、図６に示
した構成のように、２本のセルプレート電極線すなわち
４本のサブワード線ごとに冗長置換単位を形成すれば、
不良アドレスを示すためのビット数は、ワード線選択を
実行するためのアドレスビット数よりも、２ビット少な
くてよい。

【００７５】実施の形態２に従う構成においては、各々
が、互いに異なる不良アドレスを記憶するとともに、ア
ドレス信号のうちの各冗長置換単位を指定するのに必要
な一部のアドレスビットＲＡ＜ｎ：０＞（ＲＡ（ｎ）〜
ＲＡ（０），ｎ：自然数）と、記憶する不良アドレスと
の一致比較を判定するためのアドレス判定回路ＡＰ−１
〜ＡＰ−Ｋ（Ｋ：自然数）が、さらに配置される。

【００７６】各アドレス判定回路の構成は同様であるの
で、代表的にアドレス判定回路ＡＰ−１の構成について
説明する。

【００７７】アドレス判定回路ＡＰ−１は、ヒューズボ
ックスＦＢ０〜ＦＢｎと、論理ゲート３０とを有する。

【００７８】ヒューズボックスＦＢ０〜ＦＢｎは、（ｎ
＋１）ビットの不良アドレスを構成する不良アドレスビ
ットＤＡ（０）〜ＤＡ（ｎ）をそれぞれ記憶する。ヒュ
ーズボックスＦＢ０〜ＦＢｎの各々は、記憶する不良ア
ドレスビットと、対応するアドレスビットとの間での一
致比較を実行する。たとえば、ヒューズボックスＦＢ０
は、不良アドレスビットＤＡ（０）と、アドレスビット
ＲＡ（０）との間の一致比較を実行し、両者が一致する
場合にはＬレベル信号を、両者が不一致の場合にはＨレ
ベル信号を出力する。その他のヒューズボックスＦＢ１
〜ＦＢｎも、同様に動作する。

【００７９】したがって、アドレスビットＲＡ＜ｎ：０
＞が、アドレス判定回路ＡＰ−１に記憶される不良アド
レスと一致する場合には、論理ゲート３０はＨレベル信
号を出力する。一方、アドレスビットＲＡ＜ｎ：０＞と
不良アドレスとが不一致の場合には、論理ゲート３０は
Ｌレベル信号を出力する。

【００８０】アドレス判定回路ＡＰ−１〜ＡＰ−Ｋのそ
れぞれは、異なる不良アドレスを記憶するので、アドレ
ス判定回路ＡＰ−１〜ＡＰ−Ｋによって合計Ｋ個の不良
アドレスを記憶することができる。アドレス判定回路Ａ
Ｐ−２〜ＡＰ−Ｋも、アドレス判定回路ＡＰ−１と同様
に動作する。

【００８１】論理ゲート３５は、アドレス判定回路ＡＰ
−１〜ＡＰ−Ｋのそれぞれからの出力信号間のＯＲ演算
結果を、一致判定信号ＨＴとして出力する。したがっ
て、一致判定信号ＨＴは、アドレスビットＲＡ＜ｎ：０
＞が、アドレス判定回路ＡＰ−１〜ＡＰ−Ｋにそれぞれ
記憶される不良アドレスのいずれかと一致した場合にＨ
レベルに活性化される。一方、アドレスビットＲＡ＜
ｎ：０＞が、いずれの不良アドレスとも一致しない場合
には、一致判定信号ＨＴはＬレベルに非活性化される。

【００８２】図７においては、図５の構成と同様に、各
セルプレート電極線が各冗長救済単位と対応する構成が
示される。したがって、アドレスビットＲＡ＜ｎ：０＞
によって、メモリアレイ全体に配されたセルプレート電
極線ＣＰのうちの１本が指定される。

【００８３】実施の形態２に従う構成においては、さら
に、冗長置換単位ごとにセルプレート給電制御回路が設
けられる。図７の構成例では、セルプレート給電制御回
路も各セルプレート電極線ごとに配置される。図７にお
いては、第ｉ番目（ｉ：自然数）の冗長置換単位、すな
わちセルプレート電極線ＣＰ＜ｉ＞に対応するセルプレ
ート給電制御回路５０＜ｉ＞の構成が代表的に示され
る。

【００８４】セルプレート給電制御回路５０＜ｉ＞は、
デコード回路５１＜ｉ＞と、論理ゲート５２と、トラン
スファーゲート５３と、ラッチ回路５４と、インバータ
５５と、ＰチャネルＭＯＳトランジスタ５６と、Ｎチャ
ネルＭＯＳトランジスタ５７とを有する。

【００８５】デコード回路５１＜ｉ＞は、アドレスビッ
トＲＡ＜ｎ：０＞によって、対応するセルプレート電極
線ＣＰ＜ｉ＞が示された場合に、デコード信号ＣＤ＜ｉ
＞をＨレベルに設定する。論理ゲート５２は、デコード
回路５１＜ｉ＞からのデコード信号ＣＤ＜ｉ＞と制御信
号ＰＵとのＡＮＤ演算結果を出力する。制御信号ＰＵ
は、電源投入後の所定期間においてＨレベルに活性化さ
れる。

【００８６】一方、アドレスビットＲＡ＜ｎ：０＞は、
制御信号ＰＵが活性化期間において、図示しないリフレ
ッシュカウンタ等によって自動的にカウントアップされ
て、順次更新される。

【００８７】したがって、デコード信号ＣＤ＜ｉ＞は、
順次更新されるされるアドレスビットＲＡ＜ｎ：０＞
が、対応するセルプレート電極線ＣＰ＜ｉ＞を示すタイ
ミングでＨレベルに設定される。

【００８８】トランスファーゲート５３は、論理ゲート
５２の出力がＨレベルに設定された期間においてオンし
て、一致判定信号ＨＴをノードＮ０に伝達する。すなわ
ち、トランスファーゲート５３のオンタイミングにおけ
る一致判定信号ＨＴは、対応するセルプレート電極線Ｃ
Ｐ＜ｉ＞（すなわち冗長置換単位）が不良アドレスとと
してプログラムされているか、すなわち置換対象となっ
ているかどうかを示している。

【００８９】ラッチ回路５４は、電源投入時において、
トランスファーゲート５３のオンに応答して伝達された
一致判定信号ＨＴおよびその反転信号を、ノードＮ０お
よびＮ１にそれぞれ保持する。インバータ５５は、ノー
ドＮ１に保持された信号レベルを反転してノードＮ２に
出力する。

【００９０】制御信号ＰＵが非活性化される、電源投入
後の所定期間経過後においては、トランスファゲート５
３はオフ状態に維持されるので、ラッチ回路５４の保持
内容も変化しない。

【００９１】ＰチャネルＭＯＳトランジスタ５６は、セ
ルプレート電圧線１４と、セルプレート電極線ＣＰ＜ｉ
＞の間に電気的に結合されて、そのゲートはノードＮ２
と結合される。したがって、トランジスタ５６は、ラッ
チ回路５４に保持された一致判定信号ＨＴに応答してオ
ン・オフする給電スイッチとして動作する。

【００９２】ＮチャネルＭＯＳトランジスタ５７は、非
活性状態におけるワード線ＷＬの電圧に相当する接地電
圧ＶＳＳと、セルプレート電極線ＣＰ＜ｉ＞との間に電
気的に結合されて、そのゲートはノードＮ１と結合され
る。したがって、トランジスタ５７は、ラッチ回路５４
に保持された一致判定信号ＨＴに応答して、トランジス
タ５６と相補的にオンする給電スイッチとして動作す
る。

【００９３】このような構成とすることにより、セルプ
レート電極線ＣＰ＜ｉ＞に対応する一致判定信号ＨＴが
Ｈレベルに設定される場合、すなわち対応する不良置換
単位が置換対象に指定されている場合においては、Ｎチ
ャネルＭＯＳトランジスタ５７がオンし、ＰチャネルＭ
ＯＳトランジスタ５６がオフする。ノードＮ１の電圧レ
ベルは、ラッチ回路５４によって、電源投入期間中ラッ
チされるので、セルプレート電極線ＣＰ＜ｉ＞に対する
セルプレート電圧ＶＣＰの給電は中止され、その電圧レ
ベルは接地電圧ＶＳＳに設定される。したがって、非活
性状態（接地電圧ＶＳＳ）に維持される不良ワード線と
の間に短絡経路が存在しても、リーク電流が生じること
がない。

【００９４】一方、対応する一致判定信号ＨＴがＬレベ
ルである場合、すなわちセルプレート電極線ＣＰ＜ｉ＞
が置換対象に指定されていない場合には、ＰチャネルＭ
ＯＳトランジスタ５６がオンし、ＮチャネルＭＯＳトラ
ンジスタ５７がオフする。したがって、セルプレート電
極線ＣＰ＜ｉ＞には、セルプレート電圧線１４からセル
プレート電圧ＶＣＰが供給される。これにより、通常の
メモリ動作を実行することができる。

【００９５】このような構成とすることにより、冗長置
換救済に必要であるアドレス判定回路を共用して、セル
プレート電極線ＣＰに対するセルプレート電圧ＶＣＰの
給電制御を実行することができる。すなわち、セルプレ
ート電極線に対する給電を遮断するためのプログラム素
子を特別に設けることなく、実施の形態１と同様の効果
を得ることができる。

【００９６】さらに、プログラム素子（ヒューズ）は、
不良アドレスのプログラムのみに使用されるので、集中
配置等が可能になる等、レイアウト設計の自由度が向上
する。

【００９７】また、電源投入時の所定期間内において、
各セルプレート電極線ＣＰが置換対象に含まれているか
否かの判定を実行し、かつその後の電源投入期間中にお
いては、セルプレート電極線ＣＰに対する給電は固定的
に実行されるので、通常のメモリ動作に悪影響を与える
こともない。

【００９８】［実施の形態３］実施の形態３において
は、セルプレート電極線ＣＰに対して、効果的なバーン
イン試験を実行するための電源供給構成について説明す
る。

【００９９】一般的に、半導体記憶装置におけるバーン
イン試験は、ウェハ状態において、チップのアセンブリ
前に実施され、絶縁膜等に潜在する欠陥箇所の劣化を加
速して検出することを目的とする。

【０１００】バーンイン試験においては、すべてのワー
ド線を同時に選択したり、または１本おきのワード線を
ストライプ状に同時に選択した後、ビット線ＢＬおよび
セルプレート電極線ＣＰに外部から電圧を印加して、メ
モリセルトランジスタのゲート酸化膜、隣接したワード
線間の絶縁膜や、隣接したメモリセル間の絶縁膜にスト
レス電圧を与えて、潜在欠陥の顕在化を図る。

【０１０１】本発明の実施の形態に従う半導体記憶装置
においては、既に説明したように、セルプレート電極線
ＣＰは、ワード線ＷＬに隣接する同一配線層に形成され
るため、セルプレート電極線ＣＰとワード線ＷＬ間の絶
縁膜に潜在する欠陥個所をスクリーニングする必要が新
たに生じる。

【０１０２】図８は、実施の形態３に従うセルプレート
電極線への電圧供給を説明する概念図である。

【０１０３】図８を参照して、実施の形態３に従う構成
においては、動作時に外部から独立した電圧を印加可能
な複数のセルプレート電圧線によって、各セルプレート
電極線ＣＰに対する電圧供給が行なわれる。

【０１０４】たとえば、２本のセルプレート電圧線１４
ａおよび１４ｂが設けられる。各セルプレート電極線Ｃ
Ｐは、セルプレート電圧線１４ａおよび１４ｂのいずれ
か一方によって、セルプレート電圧を供給される。

【０１０５】バーンイン試験時において、セルプレート
電圧線１４ａおよび１４ｂは、外部パッド６０ａおよび
６０ｂとそれぞれ電気的に結合される。外部パッド６０
ａおよび６０ｂには、バーンイン試験時に、互いに独立
したテスト用のセルプレート電圧ＶＣＰ１およびＶＣＰ
２をそれぞれ印加することが可能である。

【０１０６】これにより、ウェハバーンインテスト時に
おいて、セルプレート電極線ＣＰに任意の電圧を印加し
て、バーンイン試験を実行することができる。

【０１０７】また、セルプレート電極線ＣＰの１本おき
に、セルプレート電圧線１４ａおよび１４ｂの一方と交
互に接続することによって、ワード線ＷＬおよびセルプ
レート電極線ＣＰに対してストライプパターン状にテス
ト用のセルプレート電圧を印加するウェハバーンイン試
験を実行することができる。

【０１０８】このような構成とすることにより、セルプ
レート電極線ＣＰとワード線ＷＬとが同一配線層に形成
されることを特徴とする、この発明に従う半導体記憶装
置においても、効果的なバーンイン試験を実行して、潜
在欠陥を除去することが可能である。

【０１０９】なお、図８においては図示を省略している
が、各セルプレート電極線ＣＰと、セルプレート電圧線
１４ａもしくは１４ｂとの間の各々に、実施の形態１ま
たは２に従う電源供給構成を設けることも可能である。
また、バーンイン試験時に印加可能なセルプレート電圧
の種類を増やすために、各々に独立した電圧を印加可能
な、３以上の任意の複数本のセルプレート電圧線を設け
てもよい。

【０１１０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１１】

【発明の効果】請求項１から４に記載の半導体記憶装置
は、セルプレート電極線に対応して不良行の冗長置換単
位を設定するとともに、不良行の冗長置換単位ごとに、
セルプレート電極線への基準電圧（セルプレート電圧）
の供給を停止できる。この結果、セルプレート電極線と
ワード線とが同一配線層に形成された、簡易な製造工程
を有するとともに小占有面積でかつ大記憶容量を実現す
るとともに、冗長救済によって安定した製品歩留を確保
しつつ、セルプレート電極線およびワード線間に生じた
短絡経路に起因する消費電流の増加を回避できる。

【０１１２】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置が奏する効果に加えて、階層ワ
ード線構成において、給電遮断制御部の配置個数を効率
的に削減できる。

【０１１３】請求項６記載の半導体記憶装置は、セルプ
レート電極線ごとに給電を遮断するためのプログラム素
子を配置することなく、請求項１記載の半導体記憶装置
が奏する効果を享受することができる。

【０１１４】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置が奏する効果に加えて、セルプ
レート電極線およびワード線間の短絡経路におけるリー
ク電流の発生をより確実に防止できる。

【０１１５】請求項８記載の半導体記憶装置は、冗長置
換救済に必要であるアドレス判定回路を共用して、セル
プレート電極線に対する給電制御を実行することができ
る。また、電源投入時の所定期間内において、各セルプ
レート電極線が置換対象であるか否かの判定を実行し、
かつその後の電源投入期間中においては、セルプレート
電極線に対する給電は固定的に実行されるので、通常の
メモリ動作に悪影響を与えることもない。

【０１１６】請求項９および１０に記載の半導体記憶装
置は、請求項１記載の半導体記憶装置が奏する効果に加
えて、同一配線層に形成されるセルプレート電極線およ
びワード線の間のと絶縁膜に潜在する欠陥個所をスクリ
ーングするための効果的なバーンイン試験を実行でき
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１に従う半導体記憶装
置のアレイ部の構成を概略的に示す図である。

【図２】図１に示すメモリセルの配置におけるメモリ
セルの断面構造を概略的に示す図である。

【図３】この発明の実施の形態１におけるセルプレー
ト電極線の配置を概略的に示す図である。

【図４】ワード線とセルプレート電極線との間のショ
ートによる問題点を説明するための概念図である。

【図５】この発明の実施の形態１におけるセルプレー
ト電極線への電源供給構成の一例を示す概念図である。

【図６】この発明の実施の形態１におけるセルプレー
ト電極線への電源供給構成の他の例を示す概念図であ
る。

【図７】この発明の実施の形態２におけるセルプレー
ト電極線への電源供給構成の例を示す概念図である。

【図８】この発明の実施の形態３におけるセルプレー
ト電極線への電源供給構成の例を示す概念図である。

【符号の説明】

１半導体基板領域、２ａ，２ｂ不純物領域、３導
電層、４ストレージノード領域、５セルプレート電
極導電層、６導電層、８素子分離領域、１４，１４
ａ，１４ｂセルプレート電圧線、２０プログラム素
子、２５冗長置換単位、５０セルプレート給電制御
回路、５１デコード回路、５３トランスファーゲー
ト、５４ラッチ回路、５６，５７トランジスタ、６
０ａ，６０ｂ外部パッド、ＡＰ−１〜ＡＰ−Ｋアド
レス判定回路、ＢＬ，ＢＬ０，／ＢＬ０，ＢＬ１，ＢＬ
ａ，／ＢＬａビット線、ＣＰ，ＣＰ０，ＣＰ１セル
プレート電極線、ＭＣ，ＭＣ０，ＭＣ１，ＭＣａ，ＭＣ
ｂメモリセル、ＭＷＬメインワード線、ＳＣ０，ＳＣ
１キャパシタ、ＳＷＬサブワード線、ＶＣＰ，ＶＣ
Ｐ１，ＶＣＰ２セルプレート電圧、ＶＳＳ接地電
圧、ＷＬ，ＷＬ０，ＷＬ１，ＷＬａ，ＷＬｂワード
線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/108 Ｆターム(参考） 5F083 AD21 GA09 JA35 KA03 LA12 LA16 PR47 PR53 ZA10 ZA20 5L106 AA01 BB01 CC17 CC26 CC31 DD11 DD24 DD25 DD36 EE05 EE07 EE08 FF01 FF08 GG05 5M024 AA06 AA58 AA91 BB02 BB29 BB30 BB40 CC12 FF20 HH10 KK35 MM03 MM12 PP01 PP02 PP03 PP04 PP05

Claims

【特許請求の範囲】

【請求項１】行列状に配列される複数のメモリセルを
備え、前記複数のメモリセルの各々は、基準電圧を受けるセル
プレート電極と記憶情報に応じた電荷を蓄積するための
ストレージ電極とを有するキャパシタを含み、前記複数のメモリセルの行に対応して配置され、各々に
対応の行のメモリセルが接続される複数のワード線と、アドレス信号に従って、前記複数のワード線の各々を、
活性状態および非活性状態にそれぞれ対応する電圧の一
方に設定するための行選択回路と、前記複数のメモリセルの列に対応して配置され、各々に
対応の列のメモリセルが接続される複数のビット線と、前記複数のワード線と同一配線層に形成される複数のセ
ルプレート電極線とをさらに備え、各前記セルプレート電極線は、所定数の前記行ごとに設
けられるとともに、前記所定数の行に対応する複数のメ
モリセルによって前記セルプレート電極として共有さ
れ、前記基準電圧を供給するためのセルプレート電圧線と、不良行の冗長置換単位に相当するＮ本（Ｎ：自然数）の
セルプレート電極線ごとに配置され、指示に応じて、前
記セルプレート電圧線から対応するＮ本のセルプレート
電極線への前記基準電圧の供給を停止するための給電遮
断制御部とをさらに備える、半導体記憶装置。
【請求項２】前記給電遮断制御部は、前記セルプレー
ト電圧線と前記対応するＮ本のセルプレート電極線との
間に電気的に結合されるプログラム素子を含み、前記プログラム素子は、対応する冗長置換単位が前記不
良行を含む場合に入力される前記指示に応答して、導通
状態から遮断状態に不揮発的に遷移する、請求項１記載
の半導体記憶装置。
【請求項３】前記プログラム素子は、ヒューズ素子で
構成される、請求項２記載の半導体記憶装置。
【請求項４】Ｎは１であり、前記冗長置換単位は、同一の前記セルプレート電極線に
対応する少なくとも１つの前記行によって構成される、
請求項１記載の半導体記憶装置。
【請求項５】前記複数のワード線は、前記行の各々ごとに配置されるサブワード線と、Ｍ個（Ｍ：２以上の整数）の前記行ごとに、前記サブワ
ード線と階層的に設けられるメインワード線とを含み、同一の前記冗長置換単位に属するＮ本のセルプレート電
極線に対応する前記行は、同一の前記メインワード線と
対応付けられる、請求項１記載の半導体記憶装置。
【請求項６】前記給電遮断制御部は、対応する冗長置換単位が前記不良行を含むかどうかを示
す制御信号を保持するためのラッチ回路と、前記セルプレート電圧線と対応するＮ本のセルプレート
電極線との間に電気的に結合されて、保持された前記制
御信号に応答してオン・オフする第１の給電スイッチと
を含む、請求項１記載の半導体記憶装置。
【請求項７】前記給電遮断制御部は、各前記ワード線
の前記非活性状態に対応する電圧と対応するＮ本のセル
プレート電極線との間に電気的に結合されて、保持され
た前記制御信号に応答して、前記第１の給電スイッチと
相補的にオンするための第２の給電スイッチをさらに含
む、請求項６記載の半導体記憶装置。
【請求項８】前記不良行を含む冗長置換単位を示すた
めの不良アドレスを記憶するとともに、電源投入時にお
いて、順次更新されるアドレス信号の各々と前記不良ア
ドレスとの比較に基づいて、前記冗長置換単位ごとの前
記制御信号を順次生成するためのアドレス判定回路をさ
らに備え、前記給電遮断制御部は、順次更新されるアドレス信号が
前記対応する冗長置換単位を示す場合に、前記アドレス
判定回路からの前記制御信号を前記ラッチ回路に伝達す
るためのゲート回路をさらに含み、前記ラッチ回路は、電源投入中において、伝達された前
記制御信号を保持する、請求項６記載の半導体記憶装
置。
【請求項９】前記セルプレート電圧線は、動作テスト
時に互いに独立した電圧を外部から印加可能な複数の配
線を含む、請求項１記載の半導体記憶装置。
【請求項１０】前記セルプレート電圧線は、動作テス
ト時に独立した電圧を外部から印加可能な２本の配線を
含み、前記複数のセルプレート電極線のうちの隣接する２本ず
つは、前記２本の配線のそれぞれと、前記給電遮断制御
部を介して接続される、請求項１記載の半導体記憶装
置。