JP2011040641A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。
【選択図】図１９

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置およびその製造に適用して有効な技術に関する。
現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。
そこで、微細化のみによるトランジスタの性能向上ばかりでなく、応力を制御してトランジスタの性能を向上させる手法が現れてきている。
例えば、応力膜を用いてトランジスタの性能向上を図る手法の一つとして、国際公開２００２／０４３１５１号パンフレット（特許文献１）に記載されているような、ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力膜を形成し、ｎチャネル型ＭＩＳＦＥＴ上に引張応力膜を形成し、両方のＭＩＳＦＥＴのチャネルに応力を印加して性能向上を図る、いわゆるＤＳＬ（Dual Stress Liner）と呼ばれる技術がある。
また、特開２００８―０５３２８８号公報（特許文献２）には、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域にＳｉＧｅを適用して性能向上を図る技術がある。
国際公開２００２／０４３１５１号パンフレット 特開２００８−０５３２８８号公報
本発明者の検討によれば、次のことが分かった。
ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域をシリコンゲルマニウムで構成し、
このシリコンゲルマニウムで構成されたソース・ドレイン領域によって、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域に圧縮応力を作用させるＳｉＧｅ歪み技術により、ｐチャネル型ＭＩＳＦＥＴのチャネル領域における正孔の移動度を増加させることができる。これにより、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。
しかしながら、このＳｉＧｅ歪み技術においては、Ｓｉ基板の溝内にシリコンゲルマニウムをエピタキシャル成長させることで、シリコンゲルマニウムで構成されたソース・ドレイン領域を形成することができるが、ＳｉＧｅ／Ｓｉ界面付近に結晶欠陥が生じやすく、この結晶欠陥に起因して、ＭＩＳＦＥＴのリーク電流が増加する可能性がある。従って、正孔の移動度を向上できる反面、リーク電流の増加が懸念されることになる。このため、様々な回路が混載された半導体装置において、このＳｉＧｅ歪み技術を半導体装置全体に一律に適用すれば、半導体装置全体の性能が、かえって低下してしまう懸念がある。そこで、半導体装置全体の特性を考慮したトランジスタ設計を行うことが望まれる。
また、上述のようなＳｉＧｅ歪み技術を用いる場合には、歪みに対する移動度（正孔の移動度）の感度が高い＜１１０＞チャネルを用いることが好ましい。これは、ＳｉＧｅ歪み技術を用いたｐチャネル型ＭＩＳＦＥＴのチャネル領域を＜１１０＞チャネルとすることで、正孔の移動度の向上効果を高めることができ、オン電流の向上効果を高めることができるからである。
しかしながら、本発明者が検討したところ、ＭＩＳＦＥＴのソース・ドレイン領域上にサリサイドプロセスでニッケルシリサイド層を形成した場合、特にｎチャネル型ＭＩＳＦＥＴにおいて、ソース・ドレイン領域上のニッケルシリサイド層からチャネル領域にＮｉＳｉ２が異常成長しやすいことが分かった。この異常成長は、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いてしまう。そして、本発明者が、この異常成長について詳細に検討したところ、ニッケルシリサイド層から基板Ｓｉの＜１１０＞方向に異常成長しやすいことが分かった。すなわち、チャネル領域として＜１１０＞チャネルを用いた場合には、ソース・ドレイン領域上のニッケルシリサイド層からチャネル領域にＮｉＳｉ２が特に異常成長しやすくなるのである。
このため、上述のようなＳｉＧｅ歪み技術を用いる効果を高めるためにチャネル方向を＜１１０＞方向にしようとすると、ソース・ドレイン領域上のニッケルシリサイド層からチャネル領域へのＮｉＳｉ２の異常成長に起因したリーク電流の増加の懸念が生じ、半導体装置全体の性能をかえって低下させてしまう可能性がある。
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、半導体基板上に複数のロジック用ｐチャネル型電界効果トランジスタと複数のロジック用ｎチャネル型電界効果トランジスタと複数のメモリ用ｐチャネル型電界効果トランジスタとが混載された半導体装置である。そして、前記複数のロジック用ｐチャネル型電界効果トランジスタのうちの少なくとも一部は、シリコンゲルマニウムで構成された第１ソース・ドレイン領域を有し、前記複数のロジック用ｎチャネル型電界効果トランジスタの全ては、それぞれシリコンで構成された第２ソース・ドレイン領域を有し、前記複数のメモリ用ｐチャネル型電界効果トランジスタの全ては、それぞれシリコンで構成された第３ソース・ドレイン領域を有している。
また、代表的な他の実施の形態による半導体装置の製造方法は、半導体基板のロジック第１領域にロジック用ｐチャネル型電界効果トランジスタを、前記半導体基板のロジック第２領域にロジック用ｎチャネル型電界効果トランジスタを、前記半導体基板のメモリ第１領域にメモリ用ｐチャネル型電界効果トランジスタを、前記半導体基板のメモリ第２領域にメモリ用ｎチャネル型電界効果トランジスタを有する半導体装置の製造方法である。そして、（ａ）前記半導体基板を準備する工程を有する。更に、（ｂ）前記（ａ）工程後、前記ロジック第１領域に前記ロジック用ｐチャネル型電界効果トランジスタの第１ゲート電極を、前記ロジック第２領域に前記ロジック用ｎチャネル型電界効果トランジスタの第２ゲート電極を、前記メモリ第１領域の前記メモリ用ｐチャネル型電界効果トランジスタの第３ゲート電極を、前記メモリ第２領域に前記メモリ用ｎチャネル型電界効果トランジスタの第４ゲート電極を、前記半導体基板上にそれぞれゲート絶縁膜を介して形成する工程を有する。更に、（ｃ）前記ロジック第１領域に溝を形成し、該溝内にシリコンゲルマニウム領域をエピタキシャル成長させることで、前記ロジック用ｐチャネル型電界効果トランジスタのシリコンゲルマニウムで構成された第１ソース・ドレイン領域を形成する工程を有する。更に、（ｄ）前記ロジック第２領域に前記ロジック用ｎチャネル型電界効果トランジスタの第２ソース・ドレイン領域を、前記メモリ第１領域に前記メモリ用ｐチャネル型電界効果トランジスタの第３ソース・ドレイン領域を、前記メモリ第２領域に前記メモリ用ｎチャネル型電界効果トランジスタの第４ソース・ドレイン領域を、それぞれ前記半導体基板に不純物をイオン注入することによって形成する工程を有する。そして、前記溝および前記シリコンゲルマニウム領域は、前記ロジック第１領域には形成されるが、前記ロジック第２領域、前記メモリ第１領域および前記メモリ第２領域には形成されない。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 第１の熱処理の手法の好ましい一例を示す説明図である。 第１の熱処理の手法の好ましい一例を示す説明図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の平面図である。 ソース・ドレイン領域上に形成したニッケルシリサイド層の異常成長の説明図である。 ソース・ドレイン領域上にニッケルシリサイド層を形成した場合の歩留まりを示すグラフである。 ソース・ドレイン領域上にニッケルシリサイド層を形成した場合のスタンバイリーク電流を示すグラフである。 本発明の一実施の形態である半導体装置に形成されたｎチャネル型ＭＩＳＦＥＴの説明図である。 ＜１１０＞チャネルを有するｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上にニッケルシリサイド層を形成した場合と金属シリサイド層の歩留まりを示すグラフである。 ＜１１０＞チャネルを有するｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上にニッケルシリサイド層を形成した場合と金属シリサイド層を形成した場合のスタンバイリーク電流を示すグラフである。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１３、図１６〜図１９は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置（後述の半導体装置ＳＭ１に対応）の製造工程中の要部断面図である。図１４および図１５は、第１の熱処理の手法の好ましい一例を示す説明図である。
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（半導体ウエハ）１を準備する。半導体基板１は、Ｓｉ（１００）基板であり、半導体基板１の面方位は（１００）方位である。
本実施の形態の半導体装置が形成される半導体基板１は、ロジック回路を構成するｎチャネル型のＭＩＳＦＥＴが形成される領域であるロジックｎＭＩＳ領域（ロジック第２領域）１Ａと、ロジック回路を構成するｐチャネル型のＭＩＳＦＥＴが形成される領域であるロジックｐＭＩＳ領域（ロジック第１領域）１Ｂを有している。半導体基板１は、更に、メモリ（メモリセル）を構成するｎチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｎＭＩＳ領域（メモリ第２領域）１Ｃと、メモリ（メモリセル）を構成するｐチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｐＭＩＳ領域（メモリ第１領域）１Ｄとを有している。メモリｎＭＩＳ領域１Ｃに形成されるｎチャネル型ＭＩＳＦＥＴとメモリｐＭＩＳ領域１Ｄに形成されるｐチャネル型ＭＩＳＦＥＴは、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイを構成する。ロジックｎＭＩＳ領域１ＡおよびロジックｐＭＩＳ領域１Ｂは、後述のロジック回路領域４２ａ（後述の図２０に示してある）の一部に対応し、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄは、後述のメモリ領域４１（後述の図２０に示してある）の一部に対応する。
次に、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）に埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
次に、半導体基板１のロジックｎＭＩＳ領域１Ａにｐ型ウエルＰＷ１を、半導体基板１のロジックｐＭＩＳ領域１Ｂにｎ型ウエルＮＷ１を、半導体基板１のメモリｎＭＩＳ領域１Ｃにｐ型ウエルＰＷ２を、半導体基板１のメモリｐＭＩＳ領域１Ｄにｎ型ウエルＮＷ２を、それぞれ形成する。ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２は、それぞれフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いたイオン注入によって形成することができる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、図２に示されるように、半導体基板１の表面（すなわちｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ１，ＮＷ２の表面）上にゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
次に、半導体基板１の主面全面上に、すなわちゲート絶縁膜３上に、導電膜としてシリコン膜４を形成する。シリコン膜４は、多結晶シリコン膜（ドープトポリシリコン膜）または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレイン用に導入した不純物の活性化アニール）で多結晶シリコン膜となる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜１５０ｎｍ程度とすることができる。
次に、シリコン膜４上に、絶縁膜として酸化シリコン膜５を形成し、酸化シリコン膜５上に絶縁膜として窒化シリコン膜６を形成する。酸化シリコン膜５および窒化シリコン膜６は、例えばＣＶＤ法などを用いて形成することができ、酸化シリコン膜５の膜厚（堆積膜厚）は、例えば２〜８ｎｍ程度、窒化シリコン膜６の膜厚（堆積膜厚）は、例えば１０〜６０ｎｍ程度とすることができる。
次に、図３に示されるように、シリコン膜４、酸化シリコン膜５および窒化シリコン膜６の積層膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。これにより、パターニングされたシリコン膜４からなるゲート電極ＧＥ１とその上の酸化シリコン膜５および窒化シリコン膜６からなる積層構造（積層パターン）が、ロジックｎＭＩＳ領域１Ａのｐ型ウエルＰＷ１の表面上にゲート絶縁膜３を介して形成される。また、パターニングされたシリコン膜４からなるゲート電極ＧＥ２とその上の酸化シリコン膜５および窒化シリコン膜６からなる積層構造（積層パターン）が、ロジックｐＭＩＳ領域１Ｂのｎ型ウエルＮＷ１の表面上にゲート絶縁膜３を介して形成される。また、パターニングされたシリコン膜４からなるゲート電極ＧＥ３とその上の酸化シリコン膜５および窒化シリコン膜６からなる積層構造（積層パターン）が、メモリｎＭＩＳ領域１Ｃのｐ型ウエルＰＷ２の表面上にゲート絶縁膜３を介して形成される。また、パターニングされたシリコン膜４からなるゲート電極ＧＥ４とその上の酸化シリコン膜５および窒化シリコン膜６からなる積層構造（積層パターン）が、メモリｐＭＩＳ領域１Ｄのｎ型ウエルＮＷ３の表面上にゲート絶縁膜３を介して形成される。
次に、図４に示されるように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上を含む半導体基板１の主面上に、絶縁膜として酸化シリコン膜７を形成する。酸化シリコン膜７は、例えば熱酸化法などにより形成することができる。他の形態として、酸化シリコン膜７をＣＶＤ法で形成することもでき、この場合には、酸化シリコン膜７は窒化シリコン膜６上にも形成される。
次に、半導体基板１の主面上に、すなわち酸化シリコン膜７上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を覆うように、絶縁膜として窒化シリコン膜８を形成する。窒化シリコン膜８は酸化シリコン膜７よりも厚く、例えば、酸化シリコン膜７の膜厚（堆積膜厚）を４〜２０ｎｍ程度とし、窒化シリコン膜８の膜厚（堆積膜厚）を５０ｎｍ程度とすることができる。
次に、半導体基板１の主面上に、すなわち窒化シリコン膜８上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、図５に示されるように、フォトレジストパターン（レジストパターン）ＰＲ１を形成する。フォトレジストパターンＰＲ１は、ロジックｎＭＩＳ領域１Ａ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄの窒化シリコン膜８上には形成されるが、ロジックｐＭＩＳ領域１Ｂには形成されない。このため、ロジックｎＭＩＳ領域１Ａ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄの窒化シリコン膜８はフォトレジストパターンＰＲ１で覆われているが、ロジックｐＭＩＳ領域１Ｂの窒化シリコン膜８はフォトレジストパターンＰＲ１で覆われずに露出した状態となる。
次に、フォトレジストパターンＰＲ１で覆われていない領域（すなわちロジックｐＭＩＳ領域１Ｂ）における窒化シリコン膜８と酸化シリコン膜７とを異方性エッチング（エッチバック）する。これにより、図５に示されるように、ロジックｐＭＩＳ領域１Ｂのゲート電極ＧＥ２の側壁上に残存する酸化シリコン膜７および窒化シリコン膜８からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ１を形成することができる。この異方性エッチング（エッチバック）によって、ロジックｐＭＩＳ領域１Ｂでは、ゲート電極ＧＥ２の側壁上にサイドウォールＳＷ１として残った部分以外の窒化シリコン膜８および酸化シリコン膜７は除去される。一方、ロジックｎＭＩＳ領域１Ａ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄにおいては、フォトレジストパターンＰＲ１がエッチングマスクとして機能するため、窒化シリコン膜８および酸化シリコン膜７はエッチングされずに残存する。その後、フォトレジストパターンＰＲ１を除去する。
次に、図６に示されるように、異方性と等方性のドライエッチングをどちらか単独で、若しくは組み合わせて行うことにより、ロジックｐＭＩＳ領域１Ｂにおいて、半導体基板１（のｎ型ウエルＮＷ１）を所定の深さまでエッチングして溝（基板リセス部、基板後退部）９を形成する。この際、ロジックｐＭＩＳ領域１Ｂにおいて、ゲート電極ＧＥ２およびその上の酸化シリコン膜５および窒化シリコン膜６と、サイドウォールＳＷ１とが、エッチングマスクとして機能する。このため、溝９は、ゲート電極ＧＥ２のゲート長方向に沿ったサイドウォールＳＷ１の膜厚にほぼ相当する分、ゲート電極ＧＥ２から離間して形成される。但し、等方性のドライエッチングを行う場合、溝９は、サイドウォールＳＷ１の端部（ゲート電極ＧＥ２に接する側とは反対側の端部）近傍に、サイドウォールＳＷ１と若干オーバーラップする（平面的に重なる）ように形成される。溝９の底部および側壁では、Ｓｉ基板領域（ｎ型ウエルＮＷ１を構成している部分の半導体基板１）が露出する。また、溝９を形成するためのこの等方性のドライエッチング工程では、ロジックｎＭＩＳ領域１Ａ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄにおいては、窒化シリコン膜８がエッチングマスクとして機能するため、半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ２）はエッチングされず、溝９に相当するものは形成されない。溝９の深さは、例えば２０〜８０ｎｍ程度とすることができる。
次に、図７に示されるように、ロジックｐＭＩＳ領域１Ｂの溝９内に、シリコンゲルマニウム領域（ＳｉＧｅ領域、シリコンゲルマニウム層、エピタキシャルシリコンゲルマニウム層）１０をエピタキシャル成長させ、更に連続してシリコンゲルマニウム領域１０上にシリコン領域（シリコン層、エピタキシャルシリコン層）１１をエピタキシャル成長させる。溝９以外の領域では、窒化シリコン膜６、サイドウォールＳＷ１あるいは窒化シリコン膜８で覆われている（すなわちＳｉ基板領域が露出していない）ため、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は形成（エピタキシャル成長）されない。従って、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は、ロジックｐＭＩＳ領域１Ｂに形成されるが、ロジックｎＭＩＳ領域１Ａ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄには形成されない。
シリコンゲルマニウム領域１０は、例えば６０〜８０原子％のＳｉと２０〜４０原子％のＧｅとからなり、Ｓｉ１−ｘＧｅｘと表記すると、例えば０．２≦ｘ≦０．４となる。また、シリコンゲルマニウム領域１０は、ロジックｐＭＩＳ領域１Ｂの溝９内を埋め、半導体基板１の主面よりもシリコンゲルマニウム領域１０が若干、例えば２０ｎｍ、盛り上がる程度に形成することが好ましい。シリコンゲルマニウム領域１０は、例えば４０〜１００ｎｍ程度の厚みに形成することができ、シリコン領域１１は、例えば５〜２０ｎｍ程度の厚みに形成することができる。
次に、熱酸化法などによりシリコン領域１１の表層部を酸化させることで、シリコン領域１１の表面上に酸化シリコン膜（図示せず）を形成する。シリコン領域１１の表面にこの酸化シリコン膜を形成するのは、後で熱燐酸などで窒化シリコン膜８を除去する際に、この酸化シリコン膜をエッチング保護膜として機能させることで、シリコン領域１１やシリコンゲルマニウム領域１０がエッチングされないようにするためである。
次に、図８に示されるように、熱燐酸（熱リン酸）などを用いて、ロジックｎＭＩＳ領域１Ａ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄの窒化シリコン膜８と、ロジックｐＭＩＳ領域１ＢのサイドウォールＳＷ１の窒化シリコン膜８とを、エッチングして除去する。この際、ゲート電極ＧＥ１〜ＧＥ４上の窒化シリコン膜６も除去され得る。
次に、酸化シリコン膜７を、異方性エッチングまたはウェットエッチングなどによって除去する。この際、ゲート電極ＧＥ１〜ＧＥ４上の酸化シリコン膜５も除去され得る。また、シリコン領域１１表面の上述した酸化シリコン膜も除去され得る。酸化シリコン膜７（および酸化シリコン膜５）を除去する際に、異方性エッチングを用いれば、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上に酸化シリコン膜７を残すことができる（他の部分の酸化シリコン膜７は除去される）。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上に酸化シリコン膜７を残せば、後述のｎ−型半導体領域ＥＸ１，ＥＸ３およびｐ−型半導体領域ＥＸ２，ＥＸ４を形成するためのイオン注入の際に、ゲート電極ＧＥ１〜ＧＥ４の側壁上の酸化シリコン膜７によって、ゲート電極ＧＥ１〜ＧＥ４を保護することができる。
次に、図９に示されるように、ロジックｎＭＩＳ領域１Ａにおけるｐ型ウエルＰＷ１のゲート電極ＧＥ１の両側の領域にｎ−型半導体領域（ｎ−型エクステンション領域）ＥＸ１を形成する。また、ロジックｐＭＩＳ領域１Ｂにおけるｎ型ウエルＮＷ１のゲート電極ＧＥ２の両側の領域にｐ−型半導体領域（ｐ−型エクステンション領域）ＥＸ２を形成する。また、メモリｎＭＩＳ領域１Ｃにおけるｐ型ウエルＰＷ２のゲート電極ＧＥ３の両側の領域にｎ−型半導体領域（ｎ−型エクステンション領域）ＥＸ３を形成する。また、メモリｐＭＩＳ領域１Ｄにおけるｎ型ウエルＮＷ２のゲート電極ＧＥ４の両側の領域にｐ−型半導体領域（ｐ−型エクステンション領域）ＥＸ４を形成する。
ロジックｎＭＩＳ領域１Ａにおいて、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１をマスクとして機能させてｎ型不純物（例えばリンまたはヒ素）のイオン注入で形成するため、ゲート電極ＧＥ１に整合して形成され、ロジックｐＭＩＳ領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２をマスクとして機能させてｐ型不純物（例えばホウ素）のイオン注入で形成するため、ゲート電極ＧＥ２に整合して形成される。また、メモリｎＭＩＳ領域１Ｃにおいて、ｎ−型半導体領域ＥＸ３は、ゲート電極ＧＥ３をマスクとして機能させてｎ型不純物（例えばリンまたはヒ素）のイオン注入で形成するため、ゲート電極ＧＥ３に整合して形成され、メモリｐＭＩＳ領域１Ｄにおいて、ｐ−型半導体領域ＥＸ４は、ゲート電極ＧＥ４をマスクとして機能させてｐ型不純物（例えばホウ素）のイオン注入で形成するため、ゲート電極ＧＥ４に整合して形成される。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ３とは、同じイオン注入で形成すれば、工程数を低減できるが、別々のイオン注入によって形成することもでき、同様に、ｐ−型半導体領域ＥＸ２とｐ−型半導体領域ＥＸ３とは、同じイオン注入で形成すれば、工程数を低減できるが、別々のイオン注入によって形成することもできる。
次に、図１０に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を覆うように、絶縁膜として窒化シリコン膜１３を形成する。窒化シリコン膜１３の膜厚（堆積膜厚）は、例えば１０〜４０ｎｍ程度とすることができる。
次に、窒化シリコン膜１３を異方性エッチング（エッチバック）ことにより、図１１に示されるように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上に残存する窒化シリコン膜１３からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ２を形成する。この異方性エッチング（エッチバック）によって、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上にサイドウォールＳＷ２として残った部分以外の窒化シリコン膜１３は除去される。また、工程の変更などによって図１０の工程段階までゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の上部に上記窒化シリコン膜６が残存していた場合であっても、その窒化シリコン膜６は、サイドウォールＳＷ２を形成するための異方性エッチング工程で除去され得る。
次に、ロジックｎＭＩＳ領域１Ａにおけるｐ型ウエルＰＷ１のゲート電極ＧＥ１およびサイドウォールＳＷ２の両側の領域にｎ＋型半導体領域ＳＤ１を形成する。また、ロジックｐＭＩＳ領域１Ｂにおけるシリコンゲルマニウム領域１０（およびその上部のシリコン領域１１）にｐ＋型半導体領域ＳＤ２を形成する。また、メモリｎＭＩＳ領域１Ｃにおけるｐ型ウエルＰＷ２のゲート電極ＧＥ３およびサイドウォールＳＷ２の両側の領域にｎ＋型半導体領域ＳＤ３を形成する。また、メモリｐＭＩＳ領域１Ｄにおけるｎ型ウエルＮＷ２のゲート電極ＧＥ４およびサイドウォールＳＷ２の両側の領域にｐ＋型半導体領域ＳＤ４を形成する。
ロジックｎＭＩＳ領域１Ａにおいて、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１およびその側壁上のサイドウォールＳＷ２をイオン注入阻止マスクとして機能させてｎ型不純物（例えばリンまたはヒ素）のイオン注入で形成するため、ゲート電極ＧＥ１の側壁上のサイドウォールＳＷ２に整合して形成される。また、ロジックｐＭＩＳ領域１Ｂにおいて、ｐ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷ２をマスクとして機能させてｐ型不純物（例えばホウ素）のイオン注入で形成するため、ゲート電極ＧＥ２の側壁上のサイドウォールＳＷ２に整合して形成される。また、メモリｎＭＩＳ領域１Ｃにおいて、ｎ＋型半導体領域ＳＤ３は、ゲート電極ＧＥ３およびその側壁上のサイドウォールＳＷ２をマスクとして機能させてｎ型不純物（例えばリンまたはヒ素）のイオン注入で形成するため、ゲート電極ＧＥ３の側壁上のサイドウォールＳＷ２に整合して形成される。また、メモリｐＭＩＳ領域１Ｄにおいて、ｐ＋型半導体領域ＳＤ４は、ゲート電極ＧＥ４およびその側壁上のサイドウォールＳＷ２をマスクとして機能させてｐ型不純物（例えばホウ素）のイオン注入で形成するため、ゲート電極ＧＥ４の側壁上のサイドウォールＳＷ２に整合して形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ３とは、同じイオン注入で形成すれば、工程数を低減できるが、別々のイオン注入によって形成することもでき、同様に、ｐ＋型半導体領域ＳＤ２とｐ＋型半導体領域ＳＤ４とは、同じイオン注入で形成すれば、工程数を低減できるが、別々のイオン注入によって形成することもできる。
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００〜１１００℃程度のスパイクアニールを行うことができる。これにより、ｎ−型半導体領域ＥＸ１，ＥＸ３、ｐ−型半導体領域ＥＸ２，ＥＸ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ２，ＳＤ４などに導入された不純物を活性化することができる。
また、シリコンゲルマニウム領域１０の形成時に、シリコンゲルマニウム領域１０にｐ型不純物（例えばホウ素）を導入（ドープ）して、シリコンゲルマニウム領域１０全体をｐ＋型の半導体領域とすることもでき、同様に、シリコン領域１１の形成時に、シリコン領域１１にｐ型不純物（例えばホウ素）を導入（ドープ）して、シリコン領域１１全体をｐ＋型の半導体領域とすることもできる。この場合には、ロジックｐＭＩＳ領域１Ｂのシリコンゲルマニウム領域１０に対してｐ＋型半導体領域ＳＤ２形成用のイオン注入を行なわなくともよく、シリコンゲルマニウム領域１０とシリコン領域１１とを合わせたもの全体を、ソース・ドレイン用のｐ＋型半導体領域ＳＤ２とみなすことができる。図１１では、シリコンゲルマニウム領域１０とシリコン領域１１とを合わせたもの全体をソース・ドレイン用のｐ＋型半導体領域ＳＤ２とした場合が図示されている。シリコンゲルマニウム領域１０の上層部分（およびシリコン領域１１）にイオン注入でｐ＋型半導体領域ＳＤ２を形成した場合には、シリコンゲルマニウム領域１０の下層部分が、シリコンゲルマニウム領域１０の上層部分（ｐ＋型半導体領域ＳＤ２となる部分）よりも低不純物濃度となっていてもよい。
このようにして、図１１に示されるような構造が得られる。すなわち、ロジックｎＭＩＳ領域１Ａに、ロジック用ｎチャネル型電界効果トランジスタとして、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ１が形成される。また、ロジックｐＭＩＳ領域１Ｂに、ロジック用ｐチャネル型電界効果トランジスタとして、ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成される。また、メモリｎＭＩＳ領域１Ｃに、メモリ用ｎチャネル型電界効果トランジスタとして、ｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される。また、メモリｐＭＩＳ領域１Ｄに、メモリ用ｐチャネル型電界効果トランジスタとして、ｐチャネル型ＭＩＳＦＥＴＱｐ２が形成される。
なお、図１１では、ロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄのそれぞれに、ＭＩＳＦＥＴが１つずつ示されているが、実際には、複数形成される。すなわち、実際には、ロジックｎＭＩＳ領域１Ａに複数のｎチャネル型ＭＩＳＦＥＴＱｎ１が形成され、ロジックｐＭＩＳ領域１Ｂに複数のｐチャネル型ＭＩＳＦＥＴＱｐ１が形成され、メモリｎＭＩＳ領域１Ｃに複数のｎチャネル型ＭＩＳＦＥＴＱｎ２が形成され、メモリｐＭＩＳ領域１Ｄに複数のｐチャネル型ＭＩＳＦＥＴＱｐ２が形成されているが、図１１では、代表して各１つずつが示されているのである。
ロジックｎＭＩＳ領域１Ａにおいて、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く形成されており、これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ロジックｐＭＩＳ領域１Ｂにおいて、ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く形成されており、これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。また、メモリｎＭＩＳ領域１Ｃにおいて、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深く形成されており、これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ３およびｎ−型半導体領域ＥＸ３により形成される。また、メモリｐＭＩＳ領域１Ｄにおいて、ｐ＋型半導体領域ＳＤ４は、ｐ−型半導体領域ＥＸ４よりも不純物濃度が高くかつ接合深さが深く形成されており、これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ２のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ４およびｐ−型半導体領域ＥＸ４により形成される。
従って、ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２のソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができ、ｐ＋型半導体領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。また、ｎ＋型半導体領域ＳＤ３は、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができ、ｐ＋型半導体領域ＳＤ４は、ｐチャネル型ＭＩＳＦＥＴＱｐ２のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。
次に、必要に応じて、半導体基板１の主面上に、絶縁膜として酸化シリコン膜などを形成してから、この酸化シリコン膜をフォトリソグラフィ法およびドライエッチング法などを用いて、後述する金属シリサイド層２３の形成を阻止すべき領域にのみ残す工程を行ってもよい。例えば、半導体基板１の主面上に上記シリコン膜４を利用してポリシリコン抵抗素子（図示せず）を形成した場合には、後述の金属シリサイド層２３を形成しない部分のポリシリコン抵抗素子上に上記酸化シリコン膜を残すようにする。これにより、後述の金属シリサイド層２３を形成すべきでない領域での金属シリサイド層２３の形成を防止することができる。なお、図１１には、後述の金属シリサイド層２３を形成すべきでない領域（例えばポリシリコン抵抗素子など）が示されていないため、この工程は、図示を省略している。
次に、ＲＣＡ洗浄などを用いて半導体基板１の表面の清浄化を行う。また、ＲＣＡ洗浄の後、フッ酸などを用いて、半導体基板１の表面の自然酸化膜の除去工程を行う。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１Ｃ、メモリｐＭＩＳ領域１Ｄのゲート電極ＧＥ１〜ＧＥ４およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ２，ＳＤ４）の表面に、低抵抗の金属シリサイド層（後述の金属シリサイド層２３に対応）を形成する。以下に、この金属シリサイド層（後述の金属シリサイド層２３に対応）の形成工程について詳細に説明する。
上記自然酸化膜の除去工程によってゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ２，ＳＤ４の表面を露出させてから、図１２に示されるように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ２，ＳＤ４上を含む半導体基板１の主面（全面）上にニッケル合金膜２１を形成する。すなわち、ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ２，ＳＤ４上を含む半導体基板１上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４を覆うように、ニッケル合金膜２１が形成される。ニッケル合金膜２１は、例えばスパッタリング法を用いて形成（堆積）することができる。
ニッケル合金膜２１は、ニッケル（Ｎｉ）を含有する合金膜であるが、ニッケル（Ｎｉ）に加えて、更に、Ｐｔ（白金），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ａｌ（アルミニウム），Ｅｒ（エルビウム），Ｙｂ（イッテルビウム），Ｃｏ（コバルト）からなる群から選択された少なくとも一種以上の元素を含有している。
以下では、ニッケル合金膜２１が含有するＮｉ以外の金属元素をＭｅで表すものとし、ニッケル合金膜２１は、Ｎｉ１−ｙＭｅｙ合金膜と表記することができる。Ｍｅは、Ｐｔ，Ｐｄ，Ｈｆ，Ｖ，Ａｌ，Ｅｒ，Ｙｂ，Ｃｏからなる群から選択された少なくとも一種以上の元素である。
また、本実施の形態において、ニッケル合金膜２１は、より好ましくはニッケル（Ｎｉ）と白金（Ｐｔ）とを含有する合金膜であり、最も好ましくはＮｉ（ニッケル）とＰｔ（白金）の合金膜であるＮｉ−Ｐｔ合金膜（ニッケル白金合金膜）であり、ＮｉとＰｔの比（原子比）を１−ｙ：ｙとすると、Ｎｉ１−ｙＰｔｙ合金膜と表記することができる。すなわち、上記ＭｅがＰｔであることが最も好ましいのである。
ニッケル合金膜２１中のＰｔの濃度としては、３〜７原子％の範囲が好ましく、成膜したニッケル合金膜２１の膜厚（堆積膜厚）としては７〜２０ｎｍの範囲が好ましい。Ｎｉ１−ｙＰｔｙ合金膜におけるＮｉの割合（比率）は、（１−ｙ）×１００％であり、Ｎｉ１−ｙＰｔｙ合金膜におけるＰｔの割合（比率）は、ｙ×１００％であるため、ニッケル合金膜２１がＮｉ１−ｙＰｔｙ合金膜の場合は、Ｎｉ１−ｙＰｔｙにおけるｙは、０．０３≦ｙ≦０．０７の範囲が好ましい。なお、本願で元素の割合（比率、濃度）を％で示す場合には、原子％である。
次に、ニッケル合金膜２１上に、バリア膜２２を形成（堆積）する。バリア膜２２は、スパッタリング法などによって形成することができ、例えば窒化チタン（ＴｉＮ）膜からなる。バリア膜２２は、ニッケル合金膜２１の酸化防止などの機能を有しており、後述の第１の熱処理を行ってもニッケル合金膜２１と反応し難い膜である。バリア膜２２は、上記機能を有しているため、形成した方がより好ましいが、不要であれば、バリア膜２２の形成を省略することもできる。
次に、半導体基板１に第１の熱処理（アニール処理）を施す。この第１の熱処理により、ゲート電極ＧＥ１〜ＧＥ４を構成するシリコン膜（上記シリコン膜４に対応）とニッケル合金膜２１、ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ４を構成する単結晶シリコンとニッケル合金膜２１、およびｐ＋型半導体領域ＳＤ２を構成するシリコン領域１１（場合によってはシリコンゲルマニウム領域１０の上層部分も含む）とニッケル合金膜２１とを選択的に反応させる。これにより、図１３に示されるように、金属・半導体反応層である金属シリサイド層２３ａを形成する。但し、図１３には、第１の熱処理後、後述するようにバリア膜２２および未反応のニッケル合金膜２１を除去した段階が示されている。
具体的には、第１の熱処理によって、ゲート電極ＧＥ１〜ＧＥ４のそれぞれの上部（上層部分）とニッケル合金膜２１とが反応することにより、ゲート電極ＧＥ１〜ＧＥ４のそれぞれの表面（上層部分）に金属シリサイド層２３ａが形成される。また、第１の熱処理によって、ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ４のそれぞれの上部（上層部分）とニッケル合金膜２１とが反応することにより、ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ４のそれぞれの表面（上層部分）に金属シリサイド層２３ａが形成される。また、第１の熱処理によって、ロジックｐＭＩＳ領域１Ｂにおいては、シリコン領域１１（場合によってはシリコンゲルマニウム領域１０の上層部分も含む）とニッケル合金膜２１とが反応することにより、ｐ＋型半導体領域ＳＤ２（シリコンゲルマニウム領域１０）の表面に金属シリサイド層２３ａが形成される。ここで、ニッケル合金膜２１がニッケル白金合金膜の場合には、金属シリサイド層２３ａはＮｉおよびＰｔのシリサイド（ニッケル白金シリサイド、白金添加ニッケルシリサイド）からなる。第１の熱処理では、ニッケル合金膜２１の全厚みを反応（消費）させて金属シリサイド層２３ａを形成しても、ニッケル合金膜２１の全厚みの一部（すなわちニッケル合金膜２１の下層部分のみ）を反応（消費）させて金属シリサイド層２３ａを形成してもよい。
このように、第１の熱処理で、ゲート電極ＧＥ１〜ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３、ｐ＋型半導体領域ＳＤ２，ＳＤ４とニッケル合金膜２１を選択的に反応させて、ニッケル合金膜２１を構成する金属元素のシリサイドからなる金属シリサイド層２３ａを形成するが、第１の熱処理を行った段階では、金属シリサイド層２３ａは、Ｎｉ１−ｙＭｅｙＳｉ相にはなっていない。すなわち、第１の熱処理を行った段階では、金属シリサイド層２３ａは、Ｎｉ１−ｙＭｅｙＳｉ相よりもメタルリッチ（すなわちＮｉとＭｅを合わせたものの含有率がＮｉ１−ｙＭｅｙＳｉ相よりも多い）なシリサイド相となっており、好ましくは（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相（ここで０＜ｙ＜１）となっている。従って、第１の熱処理は、金属シリサイド層２３ａが（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相となるが、Ｎｉ１−ｙＭｅｙＳｉ相とはならないような熱処理温度で行なうことが好ましい。
この第１の熱処理は、低温短時間アニールが好ましい。具体的には、第１の熱処理の熱処理温度は、２００〜３００℃の範囲内が好ましく、２４０〜２８０℃の範囲内がより好ましく、また、第１の熱処理の熱処理時間は、１０〜６０秒の範囲内が好ましい。また、第１の熱処理時の雰囲気は、好ましくは窒素（Ｎ２）ガス雰囲気であるが、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または不活性ガスと窒素ガスとの混合ガス雰囲気中で行うこともできる。
本実施の形態では、第１の熱処理が過剰とならないように、第１の熱処理の熱処理温度と熱処理時間を上記範囲に制御することが重要である。但し、ニッケル合金膜２１とゲート電極ＧＥ１〜ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３、ｐ＋型半導体領域ＳＤ２，ＳＤ４とを反応させる観点から、第１の熱処理の熱処理温度は、２００℃以上、熱処理時間は１０秒以上が好ましい。
図１４および図１５は、第１の熱処理の手法の好ましい一例を示す説明図である。
第１の熱処理を行うには、まず、図１４に示されるように、窒素ガス（または不活性ガス）雰囲気とされた熱処理用のチャンバＣＭＢ内において、一対のヒータブロック（加熱ブロック）ＨＢ１，ＨＢ２の間に、半導体基板１に対応する半導体ウエハＷＦを配置する。各ヒータブロックＨＢ１，ＨＢ２は、ヒータ（加熱機構）などが内蔵されることで、所望の温度に加熱可能に構成されるとともに、半導体ウエハＷＦに向かって窒素ガス（または不活性ガス）を噴出（放出）可能な複数の噴出孔（噴出口）Ｈ１を有している。図１４では、理解を簡単にするために、ヒータブロックＨＢ１，ＨＢ２の噴出孔Ｈ１から窒素ガス（または不活性ガス）を噴出した場合の窒素ガス（または不活性ガス）の流れを、矢印で模式的に示してある。
半導体ウエハＷＦを熱処理（第１の熱処理）するためには、ヒータブロックＨＢ１，ＨＢ２を所定の温度に加熱してから、加熱されたヒータブロックＨＢ１，ＨＢ２を図１４の状態から図１５の状態のように半導体ウエハＷＦの表面および裏面に近づけ、近接（但し非接触）したヒータブロックＨＢ１，ＨＢ２からの熱によって半導体ウエハＷＦを加熱する。この際、ヒータブロックＨＢ１，ＨＢ２の噴出孔Ｈ１から、加熱された窒素ガス（または不活性ガス）が半導体ウエハＷＦに対して吹きつけられ、これも半導体ウエハＷＦの加熱に寄与する。なお、図１５においては、図面が見づらくなるのを防ぐために、ヒータブロックＨＢ１，ＨＢ２の噴出孔Ｈ１から半導体ウエハＷＦに向かって吹き付けられる窒素ガス（または不活性ガス）の流れは、図示を省略している。
半導体ウエハＷＦを所定の時間、所定の温度に加熱（熱処理）した後、図１５の状態から図１４の状態のようにヒータブロックＨＢ１，ＨＢ２を半導体ウエハＷＦから離れさせることで、半導体ウエハＷＦの熱処理（加熱）が終了する。このようにすることで、比較的低温（好ましくは２００〜３００℃の範囲内、より好ましくは２４０〜２８０℃の範囲内）で短時間（好ましくは１０〜６０秒）の第１の熱処理を行うことができる。第１の熱処理の熱処理温度は、ヒータブロックＨＢ１，ＨＢ２の温度を調整することで制御することができ、第１の熱処理の熱処理時間は、ヒータブロックＨＢ１，ＨＢ２を半導体ウエハＷＦの表面および裏面に近接させる時間を調整することで制御することができる。
第１の熱処理をランプアニールなどで行うこともできるが、２６０℃程度の低温の熱処理をランプ加熱で行おうとすると、熱処理温度の制御性はあまりよくない。それに対して、上述のように加熱されたヒータブロックＨＢ１，ＨＢ２を半導体ウエハＷＦに近づけることで半導体ウエハＷＦを加熱すれば、２６０℃程度の低温の熱処理であっても、熱処理温度の制御性を向上させることができ、第１の熱処理をより的確に行うことができるようになる。
第１の熱処理によって金属シリサイド層２３ａを形成した後、例えば硫酸過水などを用いたウェット洗浄処理を行うことにより、バリア膜２２と、未反応のニッケル合金膜２１（すなわち第１の熱処理工程にてゲート電極ＧＥ１〜ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３、ｐ＋型半導体領域ＳＤ２，ＳＤ４と反応しなかったニッケル合金膜２１）とを除去する。この際、未反応のニッケル合金膜２１が除去されるが、ゲート電極ＧＥ１〜ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３、ｐ＋型半導体領域ＳＤ２，ＳＤ４の表面上に金属シリサイド層２３ａを残存させる。上記図１３には、このウェット洗浄処理によって、バリア膜２２および未反応のニッケル合金膜２１を除去した段階が示されている。
次に、半導体基板１に第２の熱処理（アニール処理）を施す。この第２の熱処理を行うことにより、図１６に示されるように、第１の熱処理で形成された（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相の金属シリサイド層２３ａは、Ｎｉ１−ｙＭｅｙＳｉ相の金属シリサイド層２３に変わり、金属元素（ＮｉとＭｅを足したもの）とＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層２３が形成される。
すなわち、（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相の金属シリサイド層２３ａと、ゲート電極ＧＥ１〜ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３、ｐ＋型半導体領域ＳＤ２，ＳＤ４のＳｉとを、第２の熱処理で更に反応させる。これにより、（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相よりも安定で低抵抗率のＮｉ１−ｙＭｅｙＳｉ相からなる金属シリサイド層２３を、ゲート電極ＧＥ１〜ＧＥ４、ｎ＋型半導体領域ＳＤ１，ＳＤ３、ｐ＋型半導体領域ＳＤ２，ＳＤ４の表面上（上層部分）に形成する。従って、第２の熱処理前の金属シリサイド層２３ａと第２の熱処理後の金属シリサイド層２３とは、いずれも、Ｎｉおよび金属元素Ｍｅのシリサイドからなるが、金属シリサイド層２３ａは（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相であり、金属シリサイド層２３はＮｉ１−ｙＭｅｙＳｉ相である。
第２の熱処理は、金属シリサイド層２３ａをＮｉ１−ｙＭｅｙＳｉ相の金属シリサイド層２３にすることができるような温度で行う必要があるため、第２の熱処理の熱処理温度は、少なくとも第１の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層２３がＮｉ１−ｙＭｅｙＳｉ相よりも高抵抗率のＮｉ１−ｙＭｅｙＳｉ２相にはならないようにするため、第２の熱処理は、金属シリサイド層２３がＮｉ１−ｙＭｅｙＳｉ相となるが、Ｎｉ１−ｙＭｅｙＳｉ２相とはならないような熱処理温度で行なうことが好ましい。具体的には、第２の熱処理の熱処理温度は、４００〜６００℃の範囲内が好ましく、５００〜５５０℃の範囲内がより好ましく、また、第２の熱処理の熱処理時間は、３０秒以下が好ましい。また、Ｎｉ１−ｙＭｅｙＳｉ相の金属シリサイド層２３をより確実に形成する観点から、第２の熱処理の熱処理時間は５秒以上が好ましい。また、第２の熱処理時の雰囲気は、好ましくは窒素（Ｎ２）ガス雰囲気であるが、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または不活性ガスと窒素ガスとの混合ガス雰囲気中で行うこともできる。また、第２の熱処理は、第１の熱処理よりも高温の熱処理であるため、熱処理温度の制御がしやすく、例えばランプアニールなどのＲＴＡ法を用いて行なうことができる。また、第１の熱処理と同様に、第２の熱処理も、上記図１４および図１５を参照して説明した熱処理法で行うこともできる。
なお、Ｎｉ１−ｙＭｅｙＳｉ相は、（Ｎｉ１−ｙＭｅｙ）２Ｓｉ相およびＮｉ１−ｙＭｅｙＳｉ２相よりも低抵抗率である。第２の熱処理工程以降も（半導体装置の製造終了まで）、金属シリサイド層２３は低抵抗のＮｉ１−ｙＭｅｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップ（後述の半導体装置ＳＭ１）となった状態でも）、金属シリサイド層２３は低抵抗のＮｉ１−ｙＭｅｙＳｉ相となっている。
このようにして、ロジックｎＭＩＳ領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎ１、ロジックｐＭＩＳ領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ１、メモリｎＭＩＳ領域１Ｃのｎチャネル型ＭＩＳＦＥＴＱｎ２およびメモリｐＭＩＳ領域１Ｄのｐチャネル型ＭＩＳＦＥＴＱｐ２の各ゲート電極ＧＥ１〜ＧＥ４と各ソース・ドレイン領域の表面（上層部）に、Ｎｉ１−ｙＭｅｙＳｉ相の金属シリサイド層２３が形成される。
ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２の各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４上に形成された金属シリサイド層２３は、Ｎｉと金属元素ＭｅとＳｉとを構成元素とするＮｉ１−ｙＭｅｙＳｉ相の金属シリサイド層である。同様に、ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ２のソース・ドレイン領域（すなわちｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ４）上に形成された金属シリサイド層２３も、Ｎｉと金属元素ＭｅとＳｉとを構成元素とするＮｉ１−ｙＭｅｙＳｉ相の金属シリサイド層である。
しかしながら、ロジックｐＭＩＳ領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３は、Ｎｉと金属元素ＭｅとＳｉに加えて、更にＧｅを含有する場合もある。これは、第１の熱処理で金属シリサイド層２３ａを形成した際、あるいは第２の熱処理で金属シリサイド層２３を形成した際に、シリコンゲルマニウム領域１０も反応（金属シリサイド層２３ａ，２３の生成）に寄与した場合である。
すなわち、金属シリサイド層２３を形成するのに十分な厚みをシリコン領域１１が有していた場合、ロジックｐＭＩＳ領域１Ｂでは、第１の熱処理および第２の熱処理において、シリコン領域１１は反応（シリサイド化反応）するが、シリコンゲルマニウム領域１０は反応しない。この場合は、ロジックｐＭＩＳ領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３は、ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ２のソース・ドレイン領域（すなわちｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ４）上に形成された金属シリサイド層２３と同様の組成を有し、Ｇｅは含有しない。その代わりに、ロジックｐＭＩＳ領域１Ｂにおいて、シリコンゲルマニウム領域１０と金属シリサイド層２３との間に、薄いシリコン領域１１が残る場合もある。
一方、金属シリサイド層２３を形成するのに十分な厚みをシリコン領域１１が有していない場合、ロジックｐＭＩＳ領域１Ｂでは、第１の熱処理および第２の熱処理の両方または第２の熱処理のみにおいて、シリコン領域１１だけでなく、シリコンゲルマニウム領域１０の一部（上層部分）も反応する。この場合は、ロジックｐＭＩＳ領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３は、Ｎｉと金属元素ＭｅとＳｉに加えて、更にＧｅを含有する。すなわち、ロジックｐＭＩＳ領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３は、Ｎｉ１−ｙＭｅｙＳｉ１−ｚＧｅｚ相の金属シリサイド層２３となり、シリコンゲルマニウム領域１０とＮｉ１−ｙＭｅｙＳｉ１−ｚＧｅｚ相の金属シリサイド層２３との間に、シリコン領域１１は残存しない。また、第１の熱処理において、シリコン領域１１だけでなく、シリコンゲルマニウム領域１０の一部（上層部分）もニッケル合金膜２１と反応した場合には、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３ａは、Ｎｉと金属元素ＭｅとＳｉに加えてＧｅも含有し、（Ｎｉ１−ｙＭｅｙ）２Ｓｉ１−ｚＧｅｚ相の金属シリサイド層２３ａとなる。（Ｎｉ１−ｙＭｅｙ）２Ｓｉ１−ｚＧｅｚ相の金属シリサイド層２３ａやＮｉ１−ｙＭｅｙＳｉ１−ｚＧｅｚ相の金属シリサイド層２３は、金属シリコンゲルマニウム、金属ゲルマニウムシリサイドあるいは金属シリコンジャーマナイドなどと呼ぶこともできる。
このように、ロジックｐＭＩＳ領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３ａ，２３は、Ｇｅを含む場合もあり、その場合には、ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ２のソース・ドレイン領域上に形成された金属シリサイド層２３ａ，２３のＳｉの一部をＧｅに置換した組成となる。
このようにして金属シリサイド層２３が形成された後、図１７に示されるように、半導体基板１の主面全面上に、すなわちロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄを含む半導体基板１の主面上に、絶縁膜３１を形成する。この絶縁膜３１は、ゲート電極ＧＥ１〜ＧＥ４およびサイドウォールＳＷ１，ＳＷ２を覆うように、金属シリサイド層２３上を含む半導体基板１上に形成される。絶縁膜３１は、例えば窒化シリコンからなり、プラズマＣＶＤ法などを用いて形成することができ、その膜厚（堆積膜厚）は、２０〜５０ｎｍ程度とすることができる。
絶縁膜３１は、引張応力膜または圧縮応力膜のいずれかとすれば、より好ましい。絶縁膜３１が引張応力膜であれば、絶縁膜３１（引張応力膜）によってｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２のチャネル領域の電子の移動度を増加させることができ、それによってｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２のオン電流を増加させることができる。また、絶縁膜３１が圧縮応力膜であれば、絶縁膜３１（圧縮応力膜）によってｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２のチャネル領域の正孔の移動度を増加させることができ、それによってｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２のオン電流を増加させることができる。
絶縁膜３１として、窒化シリコンからなる引張応力膜を形成する場合は、例えば、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、２５０℃から４００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜した後、紫外線を照射しながら４００℃から５５０℃程度の熱処理を施すことにより、この窒化シリコン膜からなる引張応力膜を形成することができる。また、絶縁膜３１として、窒化シリコンからなる圧縮応力膜を形成する場合は、例えば、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、３５０℃から５００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜することで、この窒化シリコン膜からなる圧縮応力膜を形成することができる。
なお、本実施の形態および以下の実施の形態２において、引張応力膜とは、その引張応力膜を形成した半導体基板に引張応力を与える膜（絶縁膜）であり、半導体基板上に引張応力膜が形成された領域では、その引張応力膜によって半導体基板に引張応力が作用している（与えられている、生じている）。ｎチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に引張応力膜によって引張応力が作用すると、電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、引張応力膜を、引張の応力膜という場合もある。一方、圧縮応力膜とは、その圧縮応力膜を形成した半導体基板に圧縮応力を与える膜（絶縁膜）であり、半導体基板上に圧縮応力膜が形成された領域では、その圧縮応力膜によって半導体基板に圧縮応力が作用している（与えられている、生じている）。ｐチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に圧縮応力膜によって圧縮応力が作用すると、正孔の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、圧縮応力膜を、圧縮の応力膜という場合もある。
次に、半導体基板１の主面全面上に、すなわち絶縁膜３１上に、絶縁膜として層間絶縁膜３２を形成する。層間絶縁膜３２の膜厚は、絶縁膜３１の膜厚よりも厚い。層間絶縁膜３２の材料としては、例えば酸化シリコンなどを用いることができる。層間絶縁膜３２の形成後、層間絶縁膜３２の表面をＣＭＰ法により研磨するなどして、層間絶縁膜３２の上面を平坦化する。
次に、層間絶縁膜３２上にフォトリソグラフィ法で形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜３２および絶縁膜３１をドライエッチングすることにより、図１８に示されるように、絶縁膜３１および層間絶縁膜３２からなる積層膜にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。
コンタクトホール２２を形成するには、まず、絶縁膜３１に比較して層間絶縁膜３２がエッチングされやすい条件で層間絶縁膜３２のドライエッチングを行い、絶縁膜３１をエッチングストッパ膜として機能させることで、層間絶縁膜３２にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜３２に比較して絶縁膜３１がエッチングされやすい条件でコンタクトホールＣＮＴの底部の絶縁膜３１をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜３２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜３２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１８では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
ロジックｎＭＩＳ領域１Ａにおいて、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）の上部に形成されたプラグＰＧは、そのソース・ドレイン領域の表面上の金属シリサイド層２３と接して電気的に接続される。また、ロジックｐＭＩＳ領域１Ｂにおいて、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）の上部に形成されたプラグＰＧは、そのソース・ドレイン領域の表面上の金属シリサイド層２３と接して電気的に接続される。また、メモリｎＭＩＳ領域１Ｃにおいて、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）の上部に形成されたプラグＰＧは、そのソース・ドレイン領域の表面上の金属シリサイド層２３と接して電気的に接続される。また、メモリｐＭＩＳ領域１Ｄにおいて、ｐチャネル型ＭＩＳＦＥＴＱｐ２のソース・ドレイン領域（ｐ＋型半導体領域ＳＤ４）の上部に形成されたプラグＰＧは、そのソース・ドレイン領域の表面上の金属シリサイド層２３と接して電気的に接続される。また、図示はしないが、ゲート電極ＧＥ１〜ＧＥ４の上部にプラグＰＧを形成することもできる。
次に、図１９に示されるように、プラグＰＧが埋め込まれた層間絶縁膜３２上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）３３および配線形成用の絶縁膜（層間絶縁膜）３４を順次形成する。ストッパ絶縁膜３３は、絶縁膜３４への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３４に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜３３を窒化シリコン膜とし、絶縁膜３４を酸化シリコン膜とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜３４およびストッパ絶縁膜３３の所定の領域に配線溝（図１９において配線Ｍ１が埋め込まれた溝の部分）を形成する。それから、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜３４上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１９では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
配線Ｍ１は、プラグＰＧを介して、ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２のソース・ドレイン領域やゲート電極ＧＥ１〜ＧＥ４などと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。その後、半導体基板１をダイシングなどで切断（分割）して、半導体装置（後述の半導体装置ＳＭ１に対応）に個片化される。
このようにして製造された本実施の形態の半導体装置は、同一の半導体基板１上にロジック用のｐチャネル型ＭＩＳＦＥＴＱｐ１とロジック用のｎチャネル型ＭＩＳＦＥＴＱｎ１とメモリ用のｐチャネル型ＭＩＳＦＥＴＱｐ２とメモリ用のｎチャネル型ＭＩＳＦＥＴＱｎ２とが、それぞれ複数形成（混載）された半導体装置である。
この本実施の形態の半導体装置の特徴について説明する。
図２０は、上述のようにして製造された本実施の形態の半導体装置（半導体チップ）ＳＭ１の一例を示す平面図である。
本実施の形態の半導体装置ＳＭ１は、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイが形成されたメモリ領域（メモリ回路領域、メモリセルアレイ領域、ＳＲＡＭ領域）４１と、メモリ以外の回路（周辺回路）が形成された周辺回路領域４２とを有している。周辺回路領域４２は、ロジック回路が形成されたロジック回路領域４２ａを含んでいる。メモリ領域４１と周辺回路領域４２との間や、周辺回路領域４２同士の間は、半導体装置ＳＭ１の内部配線層（上記配線Ｍ１およびそれよりも上層の配線）を介して必要に応じて電気的に接続されている。また、半導体装置ＳＭ１の主面（表面）の周辺部には、半導体装置ＳＭ１の主面の四辺に沿って複数のパッド電極（ボンディングパッド）ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＳＭ１の内部配線層を介してメモリ領域４１や周辺回路領域４２などに電気的に接続されている。なお、図２０は平面図であるが、理解を簡単にするために、メモリ領域４１およびロジック回路領域４２ａにハッチングを付してある。
半導体装置ＳＭ１において、メモリ領域４１および周辺回路領域４２（ロジック回路領域４２ａを含む）のそれぞれには、複数のＭＩＳＦＥＴが形成されている。すなわち、メモリ領域４１には、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴおよび複数のメモリ用ｎチャネル型ＭＩＳＦＥＴが形成され、ロジック回路領域４２ａには、複数のロジック用ｐチャネル型ＭＩＳＦＥＴおよび複数のロジック用ｎチャネル型ＭＩＳＦＥＴが形成されている。
上記ロジックｎＭＩＳ領域１Ａは、ロジック回路領域４２ａにおいてｎチャネル型のＭＩＳＦＥＴが形成される領域に対応し、上記ロジックｐＭＩＳ領域１Ｂは、ロジック回路領域４２ａにおいてｐチャネル型のＭＩＳＦＥＴが形成される領域に対応する。また、上記メモリｎＭＩＳ領域１Ｃは、メモリ領域４１においてｎチャネル型のＭＩＳＦＥＴが形成される領域に対応し、上記メモリｐＭＩＳ領域１Ｄは、メモリ領域４１においてｐチャネル型のＭＩＳＦＥＴが形成される領域に対応する。従って、ロジック回路領域４２ａには、ロジック用の上記ｎチャネル型ＭＩＳＦＥＴＱｎ１およびロジック用の上記ｐチャネル型ＭＩＳＦＥＴＱｐ１がそれぞれ複数形成されており、メモリ領域４１には、メモリ用の上記ｎチャネル型ＭＩＳＦＥＴＱｎ２およびメモリ用の上記ｐチャネル型ＭＩＳＦＥＴＱｐ２がそれぞれ複数形成されている。
上記ｐチャネル型ＭＩＳＦＥＴＱｐ１は、ロジック用ｐチャネル型電界効果トランジスタであり、シリコンゲルマニウム（シリコンゲルマニウム領域１０）で構成されたソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）を有している。このシリコンゲルマニウム領域１０によって、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域（ゲート電極ＧＥ２の直下の基板領域（ｎ型ウエルＮＷ１））に圧縮応力を作用させ(印加し)、それによって、正孔の移動度（チャネル領域における正孔の移動度）を増加させることができる（この技術をＳｉＧｅ歪み技術と称する）。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネルを流れるオン電流を増加させることができ、高速動作化を図ることができる。シリコンゲルマニウム領域１０がチャネル領域に圧縮応力を作用させるのは、シリコンゲルマニウム（シリコンゲルマニウム領域１０）の格子定数がシリコン（ｎ型ウエルＮＷ１を含む半導体基板１）の格子定数よりも大きいことに主に起因している。
一方、上記ｎチャネル型ＭＩＳＦＥＴＱｎ１は、ロジック用ｎチャネル型電界効果トランジスタであり、シリコンで構成されたソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）を有している。また、上記ｐチャネル型ＭＩＳＦＥＴＱｐ２は、メモリ用ｐチャネル型電界効果トランジスタであり、シリコンで構成されたソース・ドレイン領域（ｐ＋型半導体領域ＳＤ４）を有している。また、上記ｎチャネル型ＭＩＳＦＥＴＱｎ２は、メモリ用ｎチャネル型電界効果トランジスタであり、シリコンで構成されたソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）を有している。すなわち、上記ｐチャネル型ＭＩＳＦＥＴＱｐ１は、ＳｉＧｅ歪み技術を適用したＭＩＳＦＥＴであり、上記ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２および上記ｐチャネル型ＭＩＳＦＥＴＱｐ２は、ＳｉＧｅ歪み技術を適用していないＭＩＳＦＥＴである。
上記ｐチャネル型ＭＩＳＦＥＴＱｐ１のシリコンゲルマニウム（シリコンゲルマニウム領域１０）で構成されたソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）は、上述したように、半導体基板１に設けた溝９内にエピタキシャル成長したシリコンゲルマニウム（シリコンゲルマニウム領域１０）で形成されている。一方、上記ｎチャネル型ＭＩＳＦＥＴＱｎ１．ｎ２および上記ｐチャネル型ＭＩＳＦＥＴＱｐ２のシリコンで構成されたソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１，ＳＤ３およびｐ＋型半導体領域ＳＤ４）は、上述したように、半導体基板１に不純物を導入（イオン注入）することで形成されている。
上述のようなＳｉＧｅ歪み技術を用いる場合には、歪みに対する移動度（正孔の移動度）の感度が高い＜１１０＞チャネルを用いることが好ましい。すなわち、チャネル領域が圧縮応力によって歪んだときの正孔の移動度の変化量は、＜１１０＞方向が他の方向に比べて高いことから、ＳｉＧｅ歪み技術によって移動度の向上およびそれに起因したオン電流の向上を図るには、＜１１０＞チャネルを用いることが好ましいのである。ここで、＜１１０＞チャネルとは、チャネル領域のゲート長方向が結晶Ｓｉの＜１１０＞方向（すなわちウエル領域を含む半導体基板１を構成するシリコンの＜１１０＞方向）であることに対応する。ｐチャネル型ＭＩＳＦＥＴＱｐ１のようなＳｉＧｅ歪み技術を用いたｐチャネル型ＭＩＳＦＥＴのチャネル領域を＜１１０＞チャネルとすることで、正孔の移動度の向上効果を高めることができ、オン電流の向上効果を高めることができる。
一方、ｎチャネル型ＭＩＳＦＥＴに対しては、上述のようなＳｉＧｅ歪み技術を適用しないことが好ましい。これは、ｎチャネル型ＭＩＳＦＥＴのキャリアは電子であるが、ｎチャネル型ＭＩＳＦＥＴのチャネル領域に圧縮応力が作用すると、キャリアである電子の移動度は、かえって低下してしまうためである。このため、上記ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２は、上述のようなＳｉＧｅ歪み技術を適用しておらず、シリコンで構成されたソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１，ＳＤ３）を有している。
このように、ｐチャネル型ＭＩＳＦＥＴに対して上述のようなＳｉＧｅ歪み技術を適用し、かつｎチャネル型ＭＩＳＦＥＴに対して上述のようなＳｉＧｅ歪み技術を適用しないことで、ｎチャネル型ＭＩＳＦＥＴのチャネル領域における電子の移動度を低下させることなく、ｐチャネル型ＭＩＳＦＥＴのチャネル領域における正孔の移動度を向上させることができる。従って、ｎチャネル型ＭＩＳＦＥＴのオン電流を低下させることなく、ｐチャネル型ＭＩＳＦＥＴのオン電流を向上させることができるようになる。
しかしながら、上述のようなＳｉＧｅ歪み技術においては、シリコンゲルマニウム領域をＳｉ基板の溝内にエピタキシャル成長させる際に、ＳｉＧｅ／Ｓｉ界面付近に結晶欠陥が生じやすく、この結晶欠陥に起因して、ＭＩＳＦＥＴのリーク電流が増加する可能性がある。従って、ＳｉＧｅ歪み技術を適用したｐチャネル型ＭＩＳＦＥＴは、ＳｉＧｅ歪み技術を適用しないｐチャネル型ＭＩＳＦＥＴに比べて、正孔の移動度を向上できる反面、リーク電流の増加が懸念されることになる。
このため、同一の半導体基板（半導体チップ）に複数のｐチャネル型ＭＩＳＦＥＴと複数のｎチャネル型ＭＩＳＦＥＴとを混載する場合、全てのｐチャネル型ＭＩＳＦＥＴにＳｉＧｅ歪み技術を一律に適用すると、全てのｐチャネル型ＭＩＳＦＥＴでのリーク電流の増加による半導体装置の性能の低下が懸念される。
そこで、本実施の形態では、同一の半導体基板（半導体チップ）に複数のｐチャネル型ＭＩＳＦＥＴと複数のｎチャネル型ＭＩＳＦＥＴとを混載する場合に、全てのｐチャネル型ＭＩＳＦＥＴにＳｉＧｅ歪み技術を一律に適用するのではなく、複数のｐチャネル型ＭＩＳＦＥＴに対して、ＳｉＧｅ歪み技術を適用するものと適用しないものとを使い分ける。すなわち、リーク電流の増加の可能性よりも、正孔の移動度の向上（すなわちオン電流の増加や動作速度の向上）を優先させたいｐチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用し、一方、リーク電流の増加をできるだけ抑えたいｐチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用しないようにするのである。そして、ｎチャネル型ＭＩＳＦＥＴは、全てＳｉＧｅ歪み技術を適用しないようにする。これにより、各ＭＩＳＦＥＴに対して要求される特性に合わせて、各ＭＩＳＦＥＴを設計することができるため、半導体装置全体の性能を向上させることができる。
本実施の形態では、このような設計思想で半導体装置を製造するが、具体的には、次のようにＳｉＧｅ歪み技術の適用と非適用とを使い分けている。
半導体装置ＳＭ１のメモリ領域４１には、複数のｐチャネル型ＭＩＳＦＥＴと複数のｎチャネル型ＭＩＳＦＥＴとが形成されているが、メモリ領域４１に形成されている全てのｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用しない。これは、ＳＲＡＭなどのメモリ（メモリセル）では、他の回路（回路素子）に比べて低消費電力化の要求が特に高いため、できるだけリーク電流を低減させることが望ましいためである。本実施の形態では、メモリ領域４１に形成されている全てのｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用しないことで、リーク電流を抑制してスタンバイ電流を小さくすることができ、メモリの低消費電力化を図ることができる。
従って、メモリ領域４１には、上記ｎチャネル型ＭＩＳＦＥＴＱｎ２および上記ｐチャネル型ＭＩＳＦＥＴＱｐ２がそれぞれ複数形成されているが、上記ロジックｐＭＩＳ領域１Ｂに形成されている上記ｐチャネル型ＭＩＳＦＥＴＱｐ１のようなＳｉＧｅ歪み技術を適用したＭＩＳＦＥＴは、メモリ領域４１には形成されていない。
一方、本実施の形態では、半導体装置ＳＭ１のロジック回路領域４２ａには、複数のｐチャネル型ＭＩＳＦＥＴと複数のｎチャネル型ＭＩＳＦＥＴとが形成されている。そして、ロジック回路領域４２ａに形成されている全てのｎチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用しないが、ロジック回路領域４２ａに形成されている複数のｐチャネル型ＭＩＳＦＥＴのうちの少なくとも一部のｐチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用する。これは、ロジック素子（ロジック回路）には、高速動作の要求が高いため、できるだけキャリアの移動度を向上させることが望ましいためである。本実施の形態では、ロジック回路領域４２ａに形成されている複数のｐチャネル型ＭＩＳＦＥＴの少なくとも一部のｐチャネル型ＭＩＳＦＥＴにＳｉＧｅ歪み技術を適用することで、そのｐチャネル型ＭＩＳＦＥＴが使用されたロジック素子（ロジック回路）の動作を高速化することができ、半導体装置の性能を向上させることができる。
従って、ロジック回路領域４２ａに形成されている複数のｐチャネル型ＭＩＳＦＥＴのうちの少なくとも一部のｐチャネル型ＭＩＳＦＥＴは、ＳｉＧｅ歪み技術を適用した上記ロジックｐＭＩＳ領域１Ｂの上記ｐチャネル型ＭＩＳＦＥＴＱｐ１と同様の構成を有している。また、ロジック回路領域４２ａに形成されている複数のｎチャネル型ＭＩＳＦＥＴは、ＳｉＧｅ歪み技術を適用しないため、上記ロジックｎＭＩＳ領域１Ａに形成された上記ｎチャネル型ＭＩＳＦＥＴＱｎ１と同様の構成を有している。
そして、本実施の形態では、半導体装置ＳＭ１には複数のｎチャネル型ＭＩＳＦＥＴが形成されているが、半導体装置ＳＭ１に形成されている全てのｎチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用しない。これにより、半導体装置ＳＭ１に形成されているｎチャネル型ＭＩＳＦＥＴのチャネル領域における電子の移動度の低下を防止でき、ｎチャネル型ＭＩＳＦＥＴのオン電流や動作速度の低下を防止できる。
従って、半導体装置ＳＭ１に形成されている複数のｎチャネル型ＭＩＳＦＥＴは、全てのｎチャネル型ＭＩＳＦＥＴに対してＳｉＧｅ歪み技術を適用しないため、上記ロジックｎＭＩＳ領域１Ａに形成された上記ｎチャネル型ＭＩＳＦＥＴＱｎ１、あるいは上記メモリｎＭＩＳ領域１Ｃに形成された上記ｎチャネル型ＭＩＳＦＥＴＱｎ２と同様の構成を有している。
このように、本実施の形態の半導体装置ＳＭ１は、半導体装置ＳＭ１を構成する半導体基板１に複数のロジック用ｐチャネル型ＭＩＳＦＥＴと複数のロジック用ｎチャネル型ＭＩＳＦＥＴと複数のメモリ用ｐチャネル型ＭＩＳＦＥＴと複数のメモリ用ｎチャネル型ＭＩＳＦＥＴとが混載されている。そして、半導体基板１上に形成された複数のロジック用ｐチャネル型ＭＩＳＦＥＴのうちの少なくとも一部（上記ｐチャネル型ＭＩＳＦＥＴＱｐ１）は、ＳｉＧｅ歪み技術を適用して、シリコンゲルマニウム（シリコンゲルマニウム領域１０）で構成されたソース・ドレイン領域を有している。しかしながら、半導体基板１に形成された複数のロジック用ｎチャネル型ＭＩＳＦＥＴ、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴおよび複数のメモリ用ｎチャネル型ＭＩＳＦＥＴの全ては、ＳｉＧｅ歪み技術を適用せず、それぞれシリコンで構成されたソース・ドレイン領域を有しているのである。
このように、本実施の形態では、同一の半導体基板１（半導体装置ＳＭ１）にロジック回路領域４２ａの複数のロジック用ｐチャネル型ＭＩＳＦＥＴとメモリ領域４１の複数のメモリ用ｐチャネル型ＭＩＳＦＥＴとを混載する場合に、ロジック回路領域４２ａのロジック用ｐチャネル型ＭＩＳＦＥＴに選択的にＳｉＧｅ歪み技術を適用し、メモリ領域４１のメモリ用ｐチャネル型ＭＩＳＦＥＴにはＳｉＧｅ歪み技術を適用しないようにする。すなわち、リーク電流の増加の可能性よりも、正孔の移動度の向上（すなわちオン電流の増加や動作速度の向上）を優先させたいロジック回路領域４２ａのロジック用ｐチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用する。そして、低消費電力化のためにリーク電流の増加をできるだけ抑えたいメモリ領域４１のメモリ用ｐチャネル型ＭＩＳＦＥＴには、ＳｉＧｅ歪み技術を適用しないようにする。こうすることで、高速動作が優先されるロジック回路領域４２ａのロジック素子（ロジック回路）の高速動作化と、低消費電力化が優先されるメモリ領域４１のメモリ回路の消費電力の低減とを実現することができ、各回路の種類に応じて要求される特性に合わせて、各ＭＩＳＦＥＴを設計することができるため、半導体装置全体の性能を向上させることができる。
また、半導体基板１上に形成された複数のロジック用ｐチャネル型ＭＩＳＦＥＴの全てに対して、ＳｉＧｅ歪み技術を適用して、シリコンゲルマニウムで構成されたソース・ドレイン領域を有した構成（上記ｐチャネル型ＭＩＳＦＥＴＱｐ１と同様の構成）とすれば、複数のロジック用ｐチャネル型ＭＩＳＦＥＴの全てについて、正孔の移動度の向上（すなわちオン電流の増加や動作速度の向上）を図ることができる。この場合、ロジック素子（ロジック回路）の動作速度の向上効果を最大化することができる。
一方、半導体基板１上に形成された複数のロジック用ｐチャネル型ＭＩＳＦＥＴにおいて、高速動作化が優先されるロジック用ｐチャネル型ＭＩＳＦＥＴとリーク電流の抑制が優先されるロジック用ｐチャネル型ＭＩＳＦＥＴとが混在する場合がある。この場合、半導体基板１上に形成された複数のロジック用ｐチャネル型ＭＩＳＦＥＴのうち、一部のロジック用ｐチャネル型ＭＩＳＦＥＴ（高速動作化が優先されるロジック用ｐチャネル型ＭＩＳＦＥＴ）のみに対してＳｉＧｅ歪み技術を適用して、シリコンゲルマニウムで構成されたソース・ドレイン領域を有した構成（上記ｐチャネル型ＭＩＳＦＥＴＱｐ１と同様の構成）とする。そして、残りのロジック用ｐチャネル型ＭＩＳＦＥＴは、ＳｉＧｅ歪み技術を適用せず、シリコンで構成されたソース・ドレイン領域を有した構成（上記ｐチャネル型ＭＩＳＦＥＴＱｐ２と同様の構成）とする。これにより、ロジック素子（ロジック回路）のリーク電流を抑制しながら、ロジック素子（ロジック回路）の動作速度を向上することができる。ロジック用ｐチャネル型ＭＩＳＦＥＴのうち、特に高速動作が求められるのは、演算回路に用いられるロジック用ｐチャネル型ＭＩＳＦＥＴである。このため、半導体基板１上に形成された複数のロジック用ｐチャネル型ＭＩＳＦＥＴのうち、一部のロジック用ｐチャネル型ＭＩＳＦＥＴのみに対してＳｉＧｅ歪み技術を適用する場合であっても、演算回路に用いられるロジック用ｐチャネル型ＭＩＳＦＥＴは、ＳｉＧｅ歪み技術を適用して、シリコンゲルマニウムで構成されたソース・ドレイン領域を有した構成（ｐチャネル型ＭＩＳＦＥＴＱｐ１と同様の構成）とすることが好ましい。
図２１は、ソース・ドレイン領域ＳＤ上に形成したニッケルシリサイド層１２３の異常成長の説明図である。
図２１には、サリサイドプロセスでニッケルシリサイド層１２３を形成した段階（上記図１６に相当する工程段階）のｎチャネル型ＭＩＳＦＥＴの要部断面図が示されている。図２１において、本実施の形態のｐ型ウエルＰＷ１，ＰＷ２に相当するｐ型ウエルＰＷ上に、ゲート絶縁膜３を介して本実施の形態のゲート電極ＧＥ１，ＧＥ３に相当するゲート電極ＧＥが形成され、ゲート電極ＧＥの側壁上にサイドウォールＳＷ２が形成されている。そして、ｐ型ウエルＰＷに、本実施の形態のｎ−型半導体領域ＥＸ１，ＥＸ３に相当するエクステンション領域ＥＸと本実施の形態のｎ＋型半導体領域ＳＤ１，ＳＤ３に相当するソース・ドレイン領域ＳＤとが形成され、ソース・ドレイン領域ＳＤ上にサリサイドプロセスでニッケルシリサイド層１２３が形成されている。
本発明者が、ｎチャネル型ＭＩＳＦＥＴが形成された半導体装置について丹念に調べたところ、ソース・ドレイン領域ＳＤ上にサリサイドプロセスでニッケルシリサイド層１２３を形成すると、図２１に示されるように、ＮｉＳｉ相のニッケルシリサイド層１２３からチャネル領域にＮｉＳｉ２（ニッケルダイシリサイド）が異常成長しやすいことが分かった。図２１では、ＮｉＳｉ２が異常成長しやすい領域を、ＮｉＳｉ２異常成長領域１２３ｃとして模式的に示してある。このようなＮｉＳｉ２異常成長領域１２３ｃの発生は、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。そして、ニッケルシリサイド層１２３からチャネル領域にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いてしまうことも分かった。このＮｉＳｉ２異常成長領域１２３ｃは、ｐチャネル型ＭＩＳＦＥＴよりもｎチャネル型ＭＩＳＦＥＴで顕著に発生する現象である。
そして、本発明者が、このＮｉＳｉ２異常成長領域１２３ｃについて、更に詳細に検討したところ、ＮｉＳｉ２異常成長領域１２３ｃは、ニッケルシリサイド層１２３から基板Ｓｉの＜１１０＞方向に成長しやすいことが分かった。すなわち、チャネル領域として＜１１０＞チャネルを用いた場合には、チャネル方向（ゲート長方向）が＜１１０＞方向ではない場合に比べて、ニッケルシリサイド層１２３からチャネル領域にＮｉＳｉ２が特に異常成長しやすくなるのである。このため、ｎチャネル型ＭＩＳＦＥＴのチャネル領域として＜１１０＞チャネルを用いた場合には、ＮｉＳｉ２異常成長領域１２３ｃに起因したリーク電流の増大を招く可能性がある。
図２２は、上記図２１のようにｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域ＳＤ上にサリサイドプロセスでニッケルシリサイド層１２３を形成した場合において、ｎチャネル型ＭＩＳＦＥＴのチャネル領域が＜１００＞チャネルである場合と、＜１１０＞チャネルである場合の歩留まりを示すグラフである。図２３は、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域ＳＤ上にサリサイドプロセスでニッケルシリサイド層１２３を形成した場合において、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴのチャネル領域が＜１００＞チャネルである場合と、＜１１０＞チャネルである場合のスタンバイリーク電流（待機時のリーク電流）を示すグラフである。但し、図２２および図２３のグラフの縦軸は任意単位（arbitrary unit）である。
上述したように、ｎチャネル型ＭＩＳＦＥＴのチャネル領域が＜１１０＞チャネルである場合には、＜１００＞チャネルである場合に比べて上記ＮｉＳｉ２異常成長領域１２３ｃが発生しやすいため、このＮｉＳｉ２異常成長領域１２３ｃに起因して、＜１１０＞チャネルの場合には、＜１００＞チャネルの場合に比べて、図２２に示されるように、歩留まりが低下し、また、図２３に示されるように、リーク電流が増加する。
ＮｉＳｉ２異常成長領域１２３ｃに起因したリーク電流の増大を防止するために、ｎチャネル型ＭＩＳＦＥＴに対して＜１１０＞チャネルを使用しないことも考えられる。しかしながら、本実施の形態では、ロジック回路領域４２ａに、ＳｉＧｅ歪み技術を適用した上記ｐチャネル型ＭＩＳＦＥＴＱｐ１を形成しており、このｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域には、正孔の移動度の向上効果を高めるために、＜１１０＞チャネルを用いることが好ましい。このため、ロジック回路領域４２ａに形成された複数のｐチャネル型ＭＩＳＦＥＴＱｐ１は、それぞれ＜１１０＞チャネルを有していることが好ましい。
このため、ＭＩＳＦＥＴ間のレイアウトのしやすさや、半導体装置ＳＭ１全体の面積をできるだけ縮小するという観点から、ロジック回路領域４２ａに形成される上記ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域も、＜１１０＞チャネルにする要求がある。同様の観点から、メモリ領域４１に形成される上記ｎチャネル型ＭＩＳＦＥＴＱｎ２のチャネル領域も、＜１１０＞チャネルにする要求がある。しかしながら、ロジック回路領域４２ａに形成されるｎチャネル型ＭＩＳＦＥＴＱｎ１やメモリ領域４１に形成されるｎチャネル型ＭＩＳＦＥＴＱｎ２のチャネル領域も＜１１０＞チャネルとすると、ソース・ドレイン領域ＳＤ上にサリサイドプロセスでニッケルシリサイド層１２３を形成すると、上記ＮｉＳｉ２異常成長領域１２３ｃが発生する懸念がある。
そこで、本発明者は、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上に形成する金属シリサイド層について、いかなる金属シリサイドを用いれば、たとえ＜１１０＞チャネルを用いたとしても、上記ＮｉＳｉ２異常成長領域１２３ｃのような異常成長部の発生を防止できるかについて検討した。その結果、ニッケルシリサイド層１２３の代わりに、上記金属シリサイド層２３を用いることで、ｎチャネル型ＭＩＳＦＥＴのチャネル領域に、たとえ＜１１０＞チャネルを用いたとしても、金属シリサイド層２３からチャネル領域への上記ＮｉＳｉ２異常成長領域１２３ｃのような異常成長部の発生を防止できることが分かった。
図２４は、本実施の形態の半導体装置ＳＭ１に形成されたｎチャネル型ＭＩＳＦＥＴの説明図（要部平面図）であり、上記ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２に対応するものである。図２４において、ｐ型ウエルＰＷ１，ＰＷ２に対応するｐ型ウエルＰＷ上に、ゲート絶縁膜３を介してゲート電極ＧＥ１，ＧＥ３に対応するゲート電極ＧＥが形成され、ゲート電極ＧＥの側壁上にサイドウォールＳＷ２が形成されている。そして、ｐ型ウエルＰＷに、ｎ−型半導体領域ＥＸ１，ＥＸ３に対応するエクステンション領域ＥＸとｎ＋型半導体領域ＳＤ１，ＳＤ３に対応するソース・ドレイン領域ＳＤとが形成され、ソース・ドレイン領域ＳＤ上に金属シリサイド層２３が形成されている。金属シリサイド層２３の構成および製造方法については、上述した部分については、繰り返しの説明はできるだけ省略する。
上記ニッケルシリサイド層１２３を形成した場合には、上記ＮｉＳｉ２異常成長領域１２３ｃが生じやすいが、本実施の形態のように、金属シリサイド層２３が、Ｎｉに加えて更に、Ｐｔ，Ｐｄ，Ｈｆ，Ｖ，Ａｌ，Ｅｒ，Ｙｂ，Ｃｏからなる群から選択された少なくとも一種以上の元素（すなわち金属元素Ｍｅ）、より好ましくはＰｔも含有することで、金属シリサイド層２３からチャネル領域への異常成長部の発生を防止できる。
これは、図２４に模式的に示されるように、金属シリサイド層２３と、シリコンで構成された半導体基板１との界面近傍に、金属シリサイド層２３に添加されている金属元素Ｍｅ（より好ましくはＰｔ）が偏析するためである。なお、ｐ型ウエルＰＷ、エクステンション領域ＥＸおよびソース・ドレイン領域ＳＤは、半導体基板１に不純物を導入（イオン注入）することにより形成されているので、シリコンで構成された半導体基板１の一部（シリコン基板領域）とみなすことができる。図２４では、金属元素Ｍｅ（Ｐｔ，Ｐｄ，Ｈｆ，Ｖ，Ａｌ，Ｅｒ，Ｙｂ，Ｃｏからなる群から選択された少なくとも一種以上の元素、より好ましくはＰｔ）が偏析した領域を、偏析領域２３ｂとして模式的に示してある。なお、偏析領域２３ｂは、ＲＢＳ（ラザフォード後方散乱分析）によって確認された。
金属シリサイド層２３とシリコン基板領域（半導体基板１）との界面近傍に、金属シリサイド層２３内の金属元素Ｍｅの濃度よりも金属元素Ｍｅが高濃度に存在（偏析）する偏析領域２３ｂがあると、この偏析領域２３ｂがバリアとなって、金属シリサイド層２３からチャネル領域へのＮｉ１−ｙＭｅｙＳｉ２の異常成長（上記ＮｉＳｉ２異常成長領域１２３ｃに対応するもの）を防止することができる。このため、本実施の形態では、金属シリサイド層２３とシリコン基板領域との界面近傍に偏析領域２３ｂを形成しやすい金属元素Ｍｅを、金属シリサイド層２３が含有している。偏析領域２３ｂの形成によるＮｉ１−ｙＭｅｙＳｉ２の異常成長防止効果を得るためには、金属シリサイド層２３がＮｉに加えて含有する金属元素Ｍｅは、Ｐｔ，Ｐｄ，Ｈｆ，Ｖ，Ａｌ，Ｅｒ，Ｙｂ，Ｃｏからなる群から選択された少なくとも一種以上の元素が好ましく、Ｐｔが最も好ましい。
また、上記異常成長を防止するためには、金属シリサイド層２３とシリコン基板領域（半導体基板１）との界面近傍に偏析領域２３ｂが形成されることが重要であるが、実際には、図２４に模式的に示されるように、金属シリサイド層２３とシリコン基板領域（半導体基板１）との界面だけでなく、金属シリサイド層２３の外表面（金属シリサイド層２３の上面、下面および側面）全体に偏析領域２３ｂが形成され得る。この場合であっても、少なくとも金属シリサイド層２３とシリコン基板領域（半導体基板１）との界面近傍に偏析領域２３ｂが形成されていれば、上記異常成長を防止する効果を得ることができる。
また、上記ＮｉＳｉ２異常成長領域１２３ｃは、ｎチャネル型ＭＩＳＦＥＴに比べてｐチャネル型ＭＩＳＦＥＴでは発生しにくいため、上記偏析領域２３ｂは、少なくとも上記ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１，ＳＤ３）上に形成された金属シリサイド層２３において生じていれば、上記異常成長防止効果を得ることができる。
しかしながら、実際には、ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２の金属シリサイド層２３と同工程でｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２の金属シリサイド層２３も形成される。このため、ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１，ＳＤ３）上に形成された金属シリサイド層２３と同様に、ｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２のソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２，ＳＤ４）上に形成された金属シリサイド層２３においても、金属シリサイド層２３とシリコン基板領域との界面近傍に偏析領域２３ｂが形成されている。また、ゲート電極ＧＥ１〜ＧＥ４上に形成された金属シリサイド層２３においても、金属シリサイド層２３の外表面（金属シリサイド層２３の上面、下面および側面）全体に偏析領域２３ｂが形成され得る。
また、サリサイドプロセスで金属シリサイド層２３を形成する際に、金属シリサイド層２３とシリコン基板領域との界面近傍に偏析領域２３ｂができるだけ形成されやすい製造条件で、金属シリサイド層２３を形成することが好ましい。この観点から、上述した第１の熱処理および第２の熱処理の熱処理条件は設定されている。
すなわち、第１の熱処理を行って上記金属シリサイド層２３ａを形成した段階で、金属シリサイド層２３ａとシリコン基板領域との界面近傍に金属元素Ｍｅが偏析しやすいような熱処理条件で、第１の熱処理を行うのである。第１の熱処理が過剰であると、金属元素Ｍｅは偏析せずに金属シリサイド層２３ａ内に十分に拡散してしまうので、第１の熱処理が過剰とならないように、第１の熱処理の熱処理温度と熱処理時間を制御し、低温短時間アニールとすることが好ましい。これにより、第１の熱処理を行って金属シリサイド層２３ａを形成した段階で、金属シリサイド層２３ａとシリコン基板領域（半導体基板１）との界面近傍に金属元素Ｍｅが偏析している。第１の熱処理の熱処理温度や熱処理時間の好ましい範囲などについては、上述したので、ここではその説明は省略する。
また、第１の熱処理を行った段階で、金属シリサイド層２３ａとシリコン基板領域との界面近傍に金属元素Ｍｅが偏析するようにした後、第２の熱処理を行った段階でも、金属シリサイド層２３とシリコン基板領域との界面近傍に金属元素Ｍｅが偏析した状態が維持されやすいような熱処理条件で、第２の熱処理を行うのである。第２の熱処理が過剰であると、金属元素Ｍｅは偏析せずに金属シリサイド層２３内に十分に拡散してしまうので、第２の熱処理が過剰とならないように、第２の熱処理の熱処理温度と熱処理時間を制御することが好ましい。これにより、第２の熱処理を行って金属シリサイド層２３を形成した段階で、金属シリサイド層２３とシリコン基板領域（半導体基板１）との界面近傍に金属元素Ｍｅが偏析している。第２の熱処理の熱処理温度や熱処理時間の好ましい範囲などについては、上述したので、ここではその説明は省略する。
このように、本実施の形態では、金属シリサイド層２３とシリコン基板領域との界面近傍に偏析領域２３ｂを形成しやすい金属元素Ｍｅを金属シリサイド層２３に含有させ、更に好ましくは偏析領域２３ｂが形成されやすい製造条件で金属シリサイド層２３を形成することで、金属シリサイド層２３からチャネル領域へのＮｉ１−ｙＭｅｙＳｉ２の異常成長を防止することができる。これにより、ＭＩＳＦＥＴのリーク電流を低減することができ、半導体装置の性能や信頼性を向上させることができる。
このため、本実施の形態では、＜１１０＞チャネルを用いたとしても、金属シリサイド層２３からチャネル領域へのＮｉ１−ｙＭｅｙＳｉ２の異常成長を防止できるため、リーク電流の低下を防止しながら、＜１１０＞チャネルを有するｎチャネル型ＭＩＳＦＥＴを半導体装置ＳＭ１に形成することができる。従って、リーク電流の低下を防止しながら、ロジック回路領域４２ａやメモリ領域４１に、＜１１０＞チャネルを有する上記ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２を設けることができるため、ＭＩＳＦＥＴ間のレイアウトがしやすくなり、また半導体装置ＳＭ１全体の面積縮小を図ることができる。このため、ロジック回路領域４２ａに、＜１１０＞チャネルを有する上記ｎチャネル型ＭＩＳＦＥＴＱｎ１が形成されている場合や、メモリ領域４１に、＜１１０＞チャネルを有する上記ｎチャネル型ＭＩＳＦＥＴＱｎ２が形成されている場合に、本実施の形態を適用すれば、効果が大きい。
図２５は、＜１１０＞チャネルを有するｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域ＳＤ上に、上記図２１のようにサリサイドプロセスでニッケルシリサイド層１２３を形成した場合と、上記図２２（本実施の形態）のように金属シリサイド層２３を形成した場合とについての歩留まりを示すグラフである。図２６は、ＳＲＡＭを構成しかつ＜１１０＞チャネルを有するｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域ＳＤ上に、上記図２１のようにサリサイドプロセスでニッケルシリサイド層１２３を形成した場合と、上記図２２（本実施の形態）のように金属シリサイド層２３を形成した場合とについてのスタンバイリーク電流（待機時のリーク電流）を示すグラフである。但し、図２５および図２６のグラフの縦軸は任意単位（arbitrary unit）である。
上述したように、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域ＳＤ上に本実施の形態のような金属シリサイド層２３を形成することで、ニッケルシリサイド層１２３を形成した場合に比べて、＜１１０＞チャネルを用いた場合でも上記ＮｉＳｉ２異常成長領域１２３ｃのような異常成長を防止できるため、図２５に示されるように歩留まりを向上させることができ、また、図２６に示されるようにリーク電流を低減させることができる。
（実施の形態２）
図２７〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置の製造工程は、金属シリサイド層２３を形成するまでは、上記実施の形態１と同様であるのでここではその説明は省略する。
本実施の形態では、上記実施の形態と同様にして上記図１６の構造（金属シリサイド層２３が形成された構造）を得た後、図２７に示されるように、半導体基板１の主面全面上に、すなわちロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄを含む半導体基板１の主面上に、絶縁膜３１を形成する。この絶縁膜３１は、ゲート電極ＧＥ１〜ＧＥ４およびサイドウォールＳＷ１，ＳＷ２を覆うように、金属シリサイド層２３上を含む半導体基板１上に形成される。
本実施の形態においては、絶縁膜３１は、引張応力膜または圧縮応力膜のいずれかであり、以下では絶縁膜３１が圧縮応力膜の場合について主として説明する。
絶縁膜３１は、例えば窒化シリコンからなり、プラズマＣＶＤ法などを用いて形成することができ、その膜厚（堆積膜厚）は、２０〜５０ｎｍ程度とすることができる。絶縁膜３１として、窒化シリコンからなる圧縮応力膜を形成する場合は、例えば、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、３５０℃から５００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜することで、この窒化シリコン膜からなる圧縮応力膜を形成することができる。
絶縁膜３１を形成した後、ロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄを含む半導体基板１の主面全面上に、すなわち絶縁膜３１上に、絶縁膜５１を形成する。絶縁膜３１として最適なのは、ＳｉＯ２に代表される酸化シリコン膜（例えばＮＳＧ（ノンドープシリケートガラス）膜）であるが、後で形成する絶縁膜５２に対してエッチングの選択性が得られるものであれば、これには限定されない。但し、後で形成される絶縁膜５２と絶縁膜５１とでエッチングの選択性を得られるようにするために、絶縁膜５１は、絶縁膜５２とは異なる材料により形成されていることが必要である。例えば、後で形成する絶縁膜５２を窒化シリコン膜とする場合には、絶縁膜５１として酸化シリコン膜が好適であるが、それ以外にも、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜を絶縁膜５１として用いることができる。絶縁膜５１の膜厚（形成膜厚）は、６〜２０ｎｍ程度が好ましい。
次に、図２８に示されるように、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄを覆い、かつロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃを露出するフォトレジスト膜ＰＲ２を、フォトリソグラフィ法を用いて絶縁膜５１上に形成する。それから、このフォトレジスト膜ＰＲ２をエッチングマスクとして、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃにある絶縁膜５１およびその下の絶縁膜３１をドライエッチングして除去する。この図２８のドライエッチング工程では、フォトレジスト膜ＰＲ２がエッチングマスクとして機能するので、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄの絶縁膜５１およびその下の絶縁膜３１は、エッチングされずに残存する。その後、フォトレジスト膜ＰＲ２をアッシングなどで除去する。
図２８のドライエッチング工程で絶縁膜５１および絶縁膜３１をドライエッチングする際のドライエッチング対象領域（絶縁膜３１がエッチングされて除去される領域）と非対象領域（絶縁膜３１がエッチングされずに残存する領域）との境目（境界）の下には、金属シリサイド層２３を保護するために、素子分離領域２が位置することとが好ましい。
なお、絶縁膜３１が圧縮応力膜ではなく引張応力膜の場合には、フォトレジスト膜ＰＲ２がロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃを覆いかつロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄを露出するようにし、このフォトレジスト膜ＰＲ２をエッチングマスクとして、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄにある絶縁膜５１および絶縁膜３１をドライエッチングして除去すればよい。
次に、図２９に示されるように、半導体基板１の主面全面上に、すなわちロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄを含む半導体基板１の主面上に、絶縁膜５２を形成する。上記絶縁膜３１が圧縮応力膜の場合は、絶縁膜５２は、引張応力膜とする。絶縁膜５２は、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃにおいては、ゲート電極ＧＥ１，ＧＥ３およびその側壁上のサイドウォールＳＷ２を覆うように、金属シリサイド層２３上を含む半導体基板１上に形成され、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄにおいては、絶縁膜５１およびその下の絶縁膜３１の積層膜が存在するため、絶縁膜５１上に形成される。
絶縁膜５２は、例えば窒化シリコンからなり、プラズマＣＶＤ法などを用いて形成することができ、その膜厚（堆積膜厚）は、２０〜５０ｎｍ程度とすることができる。絶縁膜５２として、窒化シリコンからなる引張応力膜を形成する場合は、例えば、シラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）およびアンモニア（ＮＨ３）を用いて、２５０℃から４００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜した後、紫外線を照射しながら４００℃から５５０℃程度の熱処理を施すことにより、この窒化シリコン膜からなる引張応力膜を形成することができる。
なお、上記絶縁膜３１が圧縮応力膜ではなく引張応力膜の場合には、絶縁膜５２は、圧縮応力膜とすればよい。
次に、図３０に示されるように、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃを覆いかつロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄを露出するフォトレジスト膜ＰＲ３をフォトリソグラフィ法を用いて形成する。それから、このフォトレジスト膜ＰＲ３をエッチングマスクとしてロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄにある絶縁膜５２をドライエッチングして除去する。このドライエッチング工程では、絶縁膜５１をエッチングストッパと機能させる。
すなわち、図３０のドライエッチング工程では、フォトレジスト膜ＰＲ３がエッチングマスクとして機能するので、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃの絶縁膜５２は、エッチングされずに残存する。また、図３０のドライエッチング工程では、絶縁膜５１に比較して絶縁膜５２がエッチングされやすい条件で絶縁膜５２のドライエッチングを行い、絶縁膜５１をエッチングストッパ膜として機能させる。このため、フォトレジスト膜ＰＲ３で覆われていないロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄにおいて、絶縁膜５１およびその下の絶縁膜３１が残存する。このため、金属シリサイド層２３は、ロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄのいずれにおいても、露出しない。図３０のドライエッチング工程において、絶縁膜５１がエッチングストッパ（絶縁膜３１のエッチング保護膜）として機能するため、絶縁膜３１がエッチングされるのを防止でき、絶縁膜３１の膜厚が減少するのを防止することができる。図３０のドライエッチング工程の後、フォトレジスト膜ＰＲ３をアッシングなどで除去する。
また、図３０のドライエッチング工程では、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄにおいて、オーバーエッチングにより絶縁膜５１の一部（上層部分）がエッチング（除去）される場合もあり得る。但し、図３０のドライエッチング工程が終了した段階で、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄにおいて、絶縁膜３１上に絶縁膜５１の少なくとも一部（下層部分）が層状に残存して、絶縁膜３１が露出されないようにすることが好ましい。これにより、図３０のドライエッチング工程で、絶縁膜３１がエッチングされるのを的確に防止することができる。
なお、絶縁膜５１が引張応力膜ではなく圧縮応力膜の場合（すなわち絶縁膜３１が圧縮応力膜ではなく引張応力膜の場合）には、フォトレジスト膜ＰＲ３がロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄを覆いかつロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃを露出するようにする。そして、このフォトレジスト膜ＰＲ３をエッチングマスクとし、絶縁膜５１をエッチングストッパとして機能させてロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃにある絶縁膜５２をドライエッチングして除去すればよい。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図３１に示されるように、半導体基板１の主面全面上に、すなわちロジックｎＭＩＳ領域１Ａ、ロジックｐＭＩＳ領域１Ｂ、メモリｎＭＩＳ領域１ＣおよびメモリｐＭＩＳ領域１Ｄを含む半導体基板１の主面上に、層間絶縁膜３２を形成する。層間絶縁膜３２は、絶縁膜５１および絶縁膜３１の積層膜上と絶縁膜５２上に形成され、層間絶縁膜３２の膜厚は、絶縁膜３１，５１，５２の各膜厚よりも厚い。層間絶縁膜３２の形成後、層間絶縁膜３２の表面をＣＭＰ法により研磨するなどして、層間絶縁膜３２の上面を平坦化する。
次に、層間絶縁膜３２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより、コンタクトホールＣＮＴを形成する。この際、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃにおいては、層間絶縁膜３２および絶縁膜５２からなる積層膜に、この積層膜を貫通するコンタクトホールＣＮＴが形成され、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄにおいては、層間絶縁膜３２、絶縁膜５１および絶縁膜３１からなる積層膜に、この積層膜を貫通するコンタクトホールＣＮＴが形成される。
コンタクトホールＣＮＴは、次のようにして形成することができる。まず、絶縁膜３１，５２に比較して層間絶縁膜３２および絶縁膜５１がエッチングされやすい条件で層間絶縁膜３２のドライエッチングを行い、絶縁膜３１および絶縁膜５２をエッチングストッパ膜として機能させることで、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃの層間絶縁膜３２とロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄの層間絶縁膜３２および絶縁膜５１とにコンタクトホールＣＮＴを形成する。それから、層間絶縁膜３２および絶縁膜５１に比較して絶縁膜３１，５２がエッチングされやすい条件でロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１ＣのコンタクトホールＣＮＴの底部の絶縁膜５２およびロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１ＤのコンタクトホールＣＮＴの底部の絶縁膜３１をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。
次に、上記実施の形態１と同様にして、コンタクトホールＣＮＴ内に導電性のプラグＰＧを形成する。
その後、上記実施の形態１と同様にして、図３２に示されるように、上記ストッパ絶縁膜３３および上記絶縁膜３４を形成してから、ストッパ絶縁膜３３および絶縁膜３４の積層膜に配線溝を形成し、配線溝内に上記配線Ｍ１を形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
このようにして製造された本実施の形態の半導体装置においては、図３２に示されるように、半導体基板１上に、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃのｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２を覆うように、すなわちゲート電極ＧＥ１，ＧＥ３およびｎ＋型半導体領域ＳＤ１，ＳＤ３を覆うように、引張応力膜である絶縁膜５２が形成されている。また、半導体基板１上に、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄのｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２を覆うように、すなわちゲート電極ＧＥ２，ＧＥ４およびｐ＋型半導体領域ＳＤ２，ＳＤ４を覆うように、圧縮応力膜である絶縁膜３１が形成されている。
本実施の形態では、上記実施の形態１で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、本実施の形態では、引張応力膜（ここでは絶縁膜５２）による引張応力が、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃに形成されたｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２のチャネル領域に加わることで、そのチャネル領域のキャリア（電子）の移動度を向上させることができる。また、圧縮応力膜（ここでは絶縁膜３１）の圧縮応力が、ロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄに形成されたｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２のチャネル領域に加わることで、そのチャネル領域のキャリア（正孔）の移動度を向上させることができる。これにより、ロジックｎＭＩＳ領域１ＡおよびメモリｎＭＩＳ領域１Ｃのｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２とロジックｐＭＩＳ領域１ＢおよびメモリｐＭＩＳ領域１Ｄのｐチャネル型ＭＩＳＦＥＴＱｐ１，Ｑｐ２の両方のオン電流を更に向上させることができる。
また、絶縁膜５１を、図３０のドライエッチング工程（絶縁膜５２の除去工程）でエッチングストッパ（絶縁膜３１のエッチング保護膜）として機能させることで、絶縁膜３１がエッチングされるのを防止し、絶縁膜３１の膜厚減少を防止することができる。これにより、製造された半導体装置における絶縁膜３１の厚みは、堆積膜厚のままとなる。半導体ウエハ上に成膜する際の堆積膜厚は精度よく制御できるため、本実施の形態のように絶縁膜３１の厚みが堆積膜厚を維持できると、製造された半導体装置における絶縁膜３１の膜厚をほぼ設計値通りとすることができ、それによって、ＭＩＳＦＥＴに作用する応力値をほぼ設計値通りとすることができる。また、絶縁膜３１の厚みが堆積膜厚を維持できるため、ウエハ毎に絶縁膜３１の膜厚が変動するのを抑制でき、ウエハ間でＭＩＳＦＥＴの特性がばらつくのを抑制することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置およびその製造技術に適用して有効である。
１ 半導体基板
１Ａ ロジックｎＭＩＳ領域
１Ｂ ロジックｐＭＩＳ領域
１Ｃ メモリｎＭＩＳ領域
１Ｄ メモリｐＭＩＳ領域
２ 素子分離領域
３ ゲート絶縁膜
４ シリコン膜
５ 酸化シリコン膜
６ 窒化シリコン膜
７ 酸化シリコン膜
８ 窒化シリコン膜
９ 溝
１０ シリコンゲルマニウム領域
１１ シリコン領域
２１ ニッケル合金膜
２２ バリア膜
２３，２３ａ 金属シリサイド層
２３ｂ 偏析領域
３１ 絶縁膜
３２ 層間絶縁膜
３３ ストッパ絶縁膜
３４ 絶縁膜
４１ メモリ領域
４２ 周辺回路領域
４２ａ ロジック回路領域
５１ 絶縁膜
５２ 絶縁膜
１２３ ニッケルシリサイド層
１２３ｃ ＮｉＳｉ２異常成長領域
ＣＭＢ チャンバ
ＣＮＴ コンタクトホール
ＥＸ エクステンション領域
ＥＸ１，ＥＸ３ ｎ−型半導体領域
ＥＸ２，ＥＸ４ ｐ−型半導体領域
ＧＥ，ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４ ゲート電極
Ｈ１ 噴出孔
ＨＢ１，ＨＢ２ ヒータブロック
Ｍ１ 配線
ＮＷ１，ＮＷ２ ｎ型ウエル
ＰＤ パッド電極
ＰＧ プラグ
ＰＷ，ＰＷ１，ＰＷ２ ｐ型ウエル
Ｑｎ１，Ｑｎ２ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１，Ｑｐ２ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ ソース・ドレイン領域
ＳＤ１，ＳＤ３ ｎ＋型半導体領域
ＳＤ２，ＳＤ４ ｐ＋型半導体領域
ＳＭ１ 半導体装置
ＳＷ１，ＳＷ２ サイドウォール
ＷＦ 半導体ウエハ

Claims (21)

  1. 半導体基板上に複数のロジック用ｐチャネル型電界効果トランジスタと複数のロジック用ｎチャネル型電界効果トランジスタと複数のメモリ用ｐチャネル型電界効果トランジスタとが混載された半導体装置であって、
    前記複数のロジック用ｐチャネル型電界効果トランジスタのうちの少なくとも一部は、シリコンゲルマニウムで構成された第１ソース・ドレイン領域を有し、
    前記複数のロジック用ｎチャネル型電界効果トランジスタの全ては、それぞれシリコンで構成された第２ソース・ドレイン領域を有し、
    前記複数のメモリ用ｐチャネル型電界効果トランジスタの全ては、それぞれシリコンで構成された第３ソース・ドレイン領域を有していることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体基板上に形成された複数のメモリ用ｎチャネル型電界効果トランジスタを更に有し、
    前記複数のメモリ用ｎチャネル型電界効果トランジスタの全ては、それぞれシリコンで構成された第４ソース・ドレイン領域を有していることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記複数のロジック用ｐチャネル型電界効果トランジスタのうち、演算回路に用いられる前記ロジック用ｐチャネル型電界効果トランジスタは、シリコンゲルマニウムで構成された前記第１ソース・ドレイン領域を有していることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記半導体基板は、シリコン基板であり、面方位は（１００）方位であることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    シリコンゲルマニウムで構成された前記第１ソース・ドレイン領域を有する前記ロジック用ｐチャネル型電界効果トランジスタは、チャネル領域のゲート長方向が＜１１０＞方向であることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記複数のロジック用ｎチャネル型トランジスタの前記第２ソース・ドレイン領域および前記複数のメモリ用ｎチャネル型電界効果トランジスタの前記第４ソース・ドレイン領域上には、それぞれ金属シリサイド層が形成されており、
    前記金属シリサイド層は、Ｐｔ，Ｐｄ，Ｈｆ，Ｖ，Ａｌ，Ｅｒ，Ｙｂ，Ｃｏからなる群から選択された少なくとも一種以上の金属元素とＮｉとを含有していることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数のロジック用ｎチャネル型電界効果トランジスタおよび前記複数のメモリ用ｎチャネル型電界効果トランジスタは、チャネル領域のゲート長方向が＜１１０＞方向であるｎチャネル型電界効果トランジスタを含むことを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    シリコンで構成された前記第２、第３および第４ソース・ドレイン領域は、前記半導体基板に不純物を導入することで形成され、
    シリコンゲルマニウムで構成された前記第１ソース・ドレイン領域は、前記半導体基板に設けた溝内にエピタキシャル成長したシリコンゲルマニウムで形成されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記金属シリサイド層は、シリコンで構成された前記半導体基板との界面近傍に前記金属元素が偏析していることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記金属元素はＰｔであることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記複数のロジック用ｐチャネル型電界効果トランジスタおよび前記複数のメモリ用ｐチャネル型電界効果トランジスタを覆うように前記半導体基板上に形成された圧縮応力膜と、前記複数のロジック用ｎチャネル型電界効果トランジスタおよび前記複数のメモリ用ｎチャネル型電界効果トランジスタを覆うように前記半導体基板上に形成された引張応力膜とを更に有していることを特徴とする半導体装置。
  12. 半導体基板のロジック第１領域にロジック用ｐチャネル型電界効果トランジスタを有し、前記半導体基板のロジック第２領域にロジック用ｎチャネル型電界効果トランジスタを有し、前記半導体基板のメモリ第１領域にメモリ用ｐチャネル型電界効果トランジスタを有し、かつ前記半導体基板のメモリ第２領域にメモリ用ｎチャネル型電界効果トランジスタを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記ロジック第１領域に前記ロジック用ｐチャネル型電界効果トランジスタの第１ゲート電極を、前記ロジック第２領域に前記ロジック用ｎチャネル型電界効果トランジスタの第２ゲート電極を、前記メモリ第１領域の前記メモリ用ｐチャネル型電界効果トランジスタの第３ゲート電極を、前記メモリ第２領域に前記メモリ用ｎチャネル型電界効果トランジスタの第４ゲート電極を、前記半導体基板上にそれぞれゲート絶縁膜を介して形成する工程、
    （ｃ）前記ロジック第１領域に溝を形成し、該溝内にシリコンゲルマニウム領域をエピタキシャル成長させることで、前記ロジック用ｐチャネル型電界効果トランジスタのシリコンゲルマニウムで構成された第１ソース・ドレイン領域を形成する工程、
    （ｄ）前記ロジック第２領域に前記ロジック用ｎチャネル型電界効果トランジスタの第２ソース・ドレイン領域を、前記メモリ第１領域に前記メモリ用ｐチャネル型電界効果トランジスタの第３ソース・ドレイン領域を、前記メモリ第２領域に前記メモリ用ｎチャネル型電界効果トランジスタの第４ソース・ドレイン領域を、それぞれ前記半導体基板に不純物をイオン注入することによって形成する工程、
    を有し、
    前記溝および前記シリコンゲルマニウム領域は、前記ロジック第１領域には形成されるが、前記ロジック第２領域、前記メモリ第１領域および前記メモリ第２領域には形成されないことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記半導体基板は、シリコン基板で、面方位は（１００）方位であり、
    前記ロジック用ｐチャネル型電界効果トランジスタは、チャネル領域のゲート長方向が＜１１０＞方向であることを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｄ）工程後に、
    （ｅ）前記第２および第４ソース・ドレイン領域上を含む前記半導体基板上に、ニッケル合金膜を形成する工程、
    （ｆ）前記（ｅ）工程後、第１熱処理を行って前記ニッケル合金膜と前記第２および第４ソース・ドレイン領域とを反応させて、前記第２および第４ソース・ドレイン領域上に金属シリサイド層を形成する工程、
    （ｇ）前記（ｆ）工程後、前記（ｆ）工程にて反応しなかった前記ニッケル合金膜を除去する工程、
    （ｈ）前記（ｇ）工程後、前記第１熱処理よりも高い熱処理温度で第２熱処理を行って、前記金属シリサイド層を前記第２および第４ソース・ドレイン領域と更に反応させる工程、
    を有することを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記ニッケル合金膜は、Ｐｔ，Ｐｄ，Ｈｆ，Ｖ，Ａｌ，Ｅｒ，Ｙｂ，Ｃｏからなる群から選択された少なくとも一種以上の元素とＮｉとの合金膜であることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記ニッケル合金膜は、ニッケル白金合金膜であることを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｆ）工程の前記第１熱処理の熱処理温度は２００〜３００℃の範囲内で、熱処理時間は１０〜６０秒の範囲内であり、
    前記（ｈ）工程の前記第２熱処理の熱処理温度は４００〜６００℃の範囲内で、熱処理時間は３０秒以下であることを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｆ）工程の前記第１熱処理の熱処理温度は２４０〜２８０℃の範囲内であり、
    前記（ｈ）工程の前記第２熱処理の熱処理温度は５００〜５５０℃の範囲内であることを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記ニッケル合金膜における白金濃度は、３〜７原子％であることを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｈ）工程後、前記半導体基板上に引張応力膜または圧縮応力膜を形成する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｆ）工程で前記第１の熱処理を行った段階の前記金属シリサイド層および前記（ｈ）工程で前記第２の熱処理を行った段階の前記金属シリサイド層は、シリコンで構成された前記半導体基板との界面近傍にＰｔが偏析していることを特徴とする半導体装置の製造方法。
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