JP2011501450A - 半導体デバイス、半導体デバイスを形成する方法、および集積回路 - Google Patents
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Abstract
【解決手段】 一態様では、半導体デバイスは、第1および第2のnFET領域と第1および第2のpFET領域とを有する基板と、第1のnFET領域の上の基板上のロジックnFETと、第1のpFET領域の上の基板上のロジックpFETと、第2のnFET領域の上の基板上のSRAM nFETと、第2のpFET領域の上の基板上のSRAM pFETとを含み、そのそれぞれが、高K層の上の金属層を有するゲート・スタックを含む。ロジックnFETゲート・スタックは、高K層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックpFET、SRAM nFET、およびSRAM pFETのうちの1つまたは複数のしきい値電圧に対してロジックnFETのしきい値電圧をシフトするようにさらに構成される。
【選択図】 図7
Description
Claims (22)
- 少なくとも第1および第2のnFET領域と少なくとも第1および第2のpFET領域とを有する基板と、
前記第1のnFET領域の上の前記基板上の少なくとも1つのロジックnFETと、
前記第1のpFET領域の上の前記基板上の少なくとも1つのロジックpFETと、
前記第2のnFET領域の上の前記基板上の少なくとも1つのSRAM nFETと、
前記第2のpFET領域の上の前記基板上の少なくとも1つのSRAM pFETとを含み、
前記ロジックnFET、ロジックpFET、SRAM nFET、およびSRAM pFETのそれぞれが、高K層の上の金属層を有するゲート・スタックを含み、
前記ロジックnFETゲート・スタックが、前記高K層から前記金属層を分離するキャッピング層をさらに含み、前記キャッピング層が、前記ロジックpFET、SRAM nFET、およびSRAM pFETのうちの1つまたは複数のしきい値電圧に対して前記ロジックnFETのしきい値電圧をシフトするようにさらに構成される、半導体デバイス。 - 前記第1および第2のnFET領域と前記第1および第2のpFET領域がシリコンを含む、請求項1記載のデバイス。
- 前記第1および第2のpFET領域が結晶性シリコン・ゲルマニウムを含む、請求項1または請求項2記載のデバイス。
- 前記第1および第2のpFET領域が結晶性シリコン・ゲルマニウムを含み、前記第2のpFET領域内の前記結晶性シリコン・ゲルマニウムが低減したゲルマニウム比を有するように構成される、請求項1または請求項2記載のデバイス。
- 前記第1のpFET領域が結晶性シリコン・ゲルマニウムを含む、請求項1記載のデバイス。
- 前記基板が、シリコン・オン・インシュレータ基板およびバルク・シリコン基板のうちの1つまたは複数を含む、請求項1ないし5のいずれかに記載のデバイス。
- 前記SRAM pFETゲート・スタックが、前記高K層から前記金属層を分離するキャッピング層をさらに含み、前記キャッピング層が前記ロジックnFET、ロジックpFET、およびSRAM nFETのうちの1つまたは複数のしきい値電圧に対して前記SRAM pFETのしきい値電圧をシフトするようにさらに構成される、請求項1ないし6のいずれかに記載のデバイス。
- 前記金属層が、窒化チタン、窒化タンタル、窒化タンタルアルミニウム、窒化チタンアルミニウム、および炭化タンタルのうちの1つまたは複数を含む、請求項1ないし7のいずれかに記載のデバイス。
- 前記キャッピング層が、酸化ランタン、酸化マグネシウム、2A族および3B族元素の酸化物、ならびに2A族および3B族元素の窒化物のうちの1つまたは複数を含む、請求項1ないし8のいずれかに記載のデバイス。
- 前記高K層が、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、窒化ケイ酸ハフニウム、酸化タンタル、酸化チタン、酸化アルミニウム、および上記の高K物質のうちの少なくとも1つを含む混合物のうちの1つまたは複数を含む、請求項1ないし9のいずれかに記載のデバイス。
- 前記ロジックnFET、ロジックpFET、SRAM nFET、およびSRAM pFETゲート・スタックがそれぞれ、前記金属層の上のシリコン層をさらに含む、請求項1ないし10のいずれかに記載のデバイス。
- 前記シリコン層が、ポリシリコンおよびアモルファス・シリコンのうちの1つまたは複数を含む、請求項11記載のデバイス。
- 前記ロジックnFET、ロジックpFET、SRAM nFET、およびSRAM pFETゲート・スタックがそれぞれ、前記基板から前記高K層を分離する界面層誘電体をさらに含む、請求項1ないし12のいずれかに記載のデバイス。
- 前記基板が、前記第1のnFET領域、前記第2のnFET領域、前記第1のpFET領域、および前記第2のpFET領域のうちの少なくとも2つの間に存在する1つまたは複数の浅いトレンチ分離領域をさらに含む、請求項1ないし13のいずれかに記載のデバイス。
- 前記ロジックnFETおよびSRAM nFETのうちの1つまたは複数のしきい値電圧に対して前記ロジックpFETおよびSRAM pFETの前記しきい値電圧をシフトするように、前記ロジックpFETおよびSRAM pFETゲート・スタックを酸化させる、請求項1ないし14のいずれかに記載のデバイス。
- 前記ロジックnFETおよびSRAM nFETのうちの1つまたは複数の上の引っ張り窒化シリコン層と、前記ロジックpFETおよびSRAM pFETのうちの1つまたは複数の上の圧縮窒化シリコン層とをさらに含む、請求項1ないし15のいずれかに記載のデバイス。
- 半導体デバイスを形成する方法であって、
少なくとも1つのロジックnFET領域と、少なくとも1つのSRAM nFET領域と、少なくとも1つのロジックpFET領域と、少なくとも1つのSRAM pFET領域とを有する基板を用意するステップと、
前記ロジックpFET領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップと、
前記ロジックnFET領域、前記SRAM nFET領域、前記ロジックpFET領域、および前記SRAM pFET領域の上に界面層誘電体を成長させるステップと、
前記界面層誘電体の上に高K層を付着させるステップと、
前記界面層誘電体とは反対側の前記高K層の上の前記ロジックnFET領域内にキャッピング層を形成するステップと、
前記ロジックnFET領域内の前記キャッピング層の上ならびに前記SRAM nFET領域、前記ロジックpFET領域、および前記SRAM pFET領域内の前記高K層の上に金属層を付着させるステップと、
前記金属層の上にシリコン層を付着させるステップと、
前記界面層誘電体、前記高K層、前記キャッピング層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記ロジックnFET領域の上にロジックnFETゲート・スタックを形成し、前記界面層誘電体、前記高K層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記SRAM nFET領域の上にSRAM nFETゲート・スタック、前記ロジックpFET領域の上にロジックpFETゲート・スタック、および前記SRAM pFET領域の上にSRAM pFETゲート・スタックを形成するステップと、
を含む、方法。 - 前記SRAM pFET領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップ
をさらに含む、請求項17記載の方法。 - 半導体デバイスを形成する方法であって、
少なくとも1つのロジックnFET領域と、少なくとも1つのSRAM nFET領域と、少なくとも1つのロジックpFET領域と、少なくとも1つのSRAM pFET領域とを有する基板を用意するステップと、
前記ロジックnFET領域、前記SRAM nFET領域、前記ロジックpFET領域、および前記SRAM pFET領域の上に界面層誘電体を成長させるステップと、
前記界面層誘電体の上に高K層を付着させるステップと、
前記界面層誘電体とは反対側の前記高K層の上の前記ロジックnFET領域および前記SRAM pFET領域内にキャッピング層を形成するステップと、
前記ロジックnFET領域および前記SRAM pFET領域内の前記キャッピング層の上ならびに前記SRAM nFET領域および前記ロジックpFET領域内の前記高K層の上に金属層を付着させるステップと、
前記金属層の上にシリコン層を付着させるステップと、
前記界面層誘電体、前記高K層、前記キャッピング層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記ロジックnFET領域の上にロジックnFETゲート・スタックおよび前記SRAM pFET領域の上にSRAM pFETゲート・スタックを形成し、前記界面層誘電体、前記高K層、前記金属層、および前記シリコン層を貫通するエッチングを実行して、前記SRAM nFET領域の上にSRAM nFETゲート・スタックおよび前記ロジックpFET領域の上にロジックpFETゲート・スタックを形成するステップと、
を含む、方法。 - 前記ロジックpFETおよびSRAM pFET領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップ
をさらに含む、請求項19記載の方法。 - 前記ロジックnFET領域および前記SRAM nFET領域の上に引っ張り窒化シリコン層を付着させるステップと、
前記ロジックpFET領域および前記SRAM pFET領域を酸化させるステップと、
前記ロジックpFET領域および前記SRAM pFET領域の上に圧縮窒化シリコン層を付着させるステップと、
をさらに含む、請求項19または請求項20記載の方法。 - 少なくとも第1および第2のnFET領域と少なくとも第1および第2のpFET領域とを有する基板と、
前記第1のnFET領域の上の前記基板上の少なくとも1つのロジックnFETと、
前記第1のpFET領域の上の前記基板上の少なくとも1つのロジックpFETと、
前記第2のnFET領域の上の前記基板上の少なくとも1つのSRAM nFETと、
前記第2のpFET領域の上の前記基板上の少なくとも1つのSRAM pFETとを含み、
前記ロジックnFET、ロジックpFET、SRAM nFET、およびSRAM pFETのそれぞれが、高K層の上の金属層を有するゲート・スタックを含み、
前記ロジックnFETゲート・スタックが、前記高K層から前記金属層を分離するキャッピング層をさらに含み、前記キャッピング層が、前記ロジックpFET、SRAM nFET、およびSRAM pFETのうちの1つまたは複数のしきい値電圧に対して前記ロジックnFETのしきい値電圧をシフトするようにさらに構成される、集積回路。
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