KR20100082339A - 고 유전율 금속 게이트 스택을 사용하여 다중 Ｖｔ 소자를 사용 가능하게 하는 방법 - Google Patents

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Abstract

각기 다른 문턱 전압 요구 조건을 갖는 트랜지스터를 조합하는 기술이 제공된다. 일 양태에 있어서, 반도체 소자는 제 1 및 제 2 nFET 영역 및 제 1 및 제 2 pFET 영역을 갖는 기판; 제 1 nFET 영역 위의 기판 상의 로직 nFET; 제 1 pFET 영역 위의 기판 상의 로직 pFET; 제 2 nFET 영역 위의 기판 상의 SRAM nFET; 및 제 2 pFET 영역 위의 기판 상의 SRAM pFET을 포함하며, 각각은 고 유전율층 위에 금속층을 갖는 게이트 스택을 포함한다. 로직 nFET 게이트 스택은 금속층을 고 유전율층으로부터 분리하는 캐핑층을 더 포함하며, 캐핑층은 로직 pFET, SRAM nFET 및 SRAM pFET 중 하나 또는 그 이상의 문턱 전압에 대해 로직 nFET의 문턱 전압을 이동시키도록 더 구성된다.

Description

고 유전율 금속 게이트 스택을 사용하여 다중 Ｖｔ 소자를 사용 가능하게 하는 방법{METHOD FOR ENABLING MULTIPLE VT DEVICES USING HIGH-K METAL GATE STACKS}
본 발명은 집적 회로에 관한 것으로서, 특히, 각기 다른 문턱 전압 요구 조건을 갖는 집적 회로의 트랜지스터들을 조합하는 기술에 관한 것이다.
집적 회로는 통상 다양한 각기 다른 트랜지스터 타입의 조합을 포함한다. 예를 들면, SRAM(static random access memory) 또는 DRAM(dynamic random access memory) 트랜지스터와 같은 RAM(random access memory) 트랜지스터는 다양한 로직 트랜지스터와 조합하여 사용되는 다양한 구조로 제공된다. 그러나, 일체형의 각기 다른 트랜지스터와 관련되는 문제는 각각의 타입의 트랜지스터가 대체로 다른 타입의 트랜지스터가 요구하는 것과는 다른 문턱 전압을 필요로 한다는 것이다. 예를 들면, SRAM 및 로직 트랜지스터와 조합하는 집적 회로 구조에 따라, SRAM 트랜지스터는 그들의 로직 카운터파트(logic counterpart)보다 통상 더 높은 문턱전압(Vt)을 필요로 한다. 이러한 Vt 차이는 SRAM 트랜지스터, 즉, 로직 트랜지스터와 비교하여 상대적으로 더 낮은 전력 요구 조건 때문이다.
통상의 디자인에 있어서, 이들 각기 다른 Vt 요구 조건은 도핑을 통해 해결된다. 상세히 설명하면, 여분의 도핑 단계는 로직 트랜지스터에 대해 SRAM 트랜지스터의 Vt를 변경하거나 그 반대로 수행된다. 그러나, 이러한 접근 방식은 주목할 만한 결점을 갖는다. 트랜지스터의 Vt가 도핑을 통해 결정되므로, 도핑은 일정한 Vt값을 얻도록 하나의 소자에서 다른 소자까지 일정하여야 한다. 즉, 제조된 상당수의 소자에서 발생할 수 있는 도펀트(dopant) 변동은 트랜지스터 내의 편차(variability)를 유도한다. 트랜지스터 내의 편차는 소자 내의 편차를 유도하여 소자 성능에 영향을 미친다. 소자 특성 크기가 조정됨에 따라, 도펀트 변동 및 소자 편차의 효과는 더욱 확연하게 나타난다.
따라서, 각기 다른 Vt 요구 조건을 갖는 트랜지스터들을 조합하는 향상된 기술이 더욱 요구될 것이다.
본 발명은 각기 다른 문턱 전압(Vt)을 갖는 트랜지스터들을 조합하는 기술을 제공한다.
본 발명의 일 양태에 있어서, 반도체 소자가 제공된다. 반도체 소자는 적어도 제 1 및 제 2 n-채널 전계 효과 트랜지스터(nFET) 영역, 및 적어도 제 1 및 제 2 p-채널 전계 효과 트랜지스터(pFET) 영역을 갖는 기판; 상기 제 1 nFET 영역 위의 상기 기판상의 적어도 하나의 로직 nFET; 상기 제 1 pFET 영역 위의 상기 기판상의 적어도 하나의 로직 pFET; 상기 제 2 nFET 영역 위의 상기 기판상의 적어도 하나의 SRAM nFET; 및 상기 제 2 pFET 영역 위의 상기 기판상의 적어도 하나의 SRAM pFET를 포함한다. 각각의 상기 로직 nFET, 로직 pFET, SRAM nFET, 및 SRAM pFET는 고 유전율층 위에 금속층을 갖는 게이트 스택을 포함한다. 로직 nFET 게이트 스택은 상기 금속층을 상기 고 유전율층으로부터 분리하는 캐핑층을 더 포함하되, 상기 캐핑층은 상기 로직 pFET, SRAM nFET 및 SRAM pFET 중 하나 또는 그 이상의 Vt에 대해 로직 nFET의 Vt를 이동시키도록 더 구성된다.
본 발명의 다른 양태에 있어서, 반도체 소자를 제조하는 방법이 제공된다. 상기 방법은 다음 단계를 포함한다. 기판은 적어도 하나의 로직 nFET 영역, 적어도 하나의 SRAM nFET 영역, 적어도 하나의 로직 pFET 영역 및 적어도 하나의 SRAM pFET 영역을 가지고 제공된다. 결정질 실리콘 게르마늄은 상기 로직 pFET 영역 내에 선택적으로 형성된다. 계면층 유전체는 상기 로직 nFET 영역, SRAM nFET 영역, 로직 pFET 영역 및 SRAM pFET 영역 위에서 성장된다. 고 유전율층이 계면층 유전체 위에 증착된다. 캐핑층이 상기 계면층 유전체의 반대쪽에 있는 상기 고 유전율층의 일 측 위의 상기 로직 nFET 영역 내에 형성된다. 금속층이 상기 로직 nFET 영역 내의 상기 캐핑층 위 및 상기 SRAM nFET 영역, 로직 pFET 영역 및 SRAM pFET 영역 내의 상기 고 유전율층 위에 증착된다. 실리콘층이 상기 금속층 위에 증착된다. 에칭은 상기 계면층 유전체, 고 유전율층, 캐핑층, 금속층 및 실리콘층을 통해 수행되어 상기 로직 nFET 영역 위에 로직 nFET 게이트 스택을 형성하고, 상기 계면층 유전체, 고 유전율층, 금속층 및 실리콘층을 통해 상기 SRAM nFET 영역 위에 SRAM nFET 게이트 스택, 상기 로직 pFET 영역 위에 로직 pFET 게이트 스택, 및 상기 SRAM pFET 영역 위에 SRAM pFET 게이트 스택을 형성한다.
다른 양태에서 보면, 본 발명은 반도체 소자를 제조하는 다른 실시예를 제공한다. 상기 방법은 다음 단계를 포함한다. 기판은 적어도 하나의 로직 nFET 영역, 적어도 하나의 SRAM nFET 영역, 적어도 하나의 로직 pFET 영역 및 적어도 하나의 SRAM pFET 영역을 가지고 제공된다. 계면층 유전체는 상기 로직 nFET 영역, SRAM nFET 영역, 로직 pFET 영역 및 SRAM pFET 영역 위에서 성장된다. 고 유전율층이 상기 계면층 유전체 위에 증착된다. 캐핑층이 상기 계면층 유전체의 반대쪽인 고 유전율층의 일 측 위의 상기 로직 nFET 영역 및 SRAM pFET 영역 내에 형성된다. 금속층이 상기 로직 nFET 영역 및 SRAM pFET 영역 내의 캐핑층 및 상기 SRAM nFET 영역 및 로직 pFET 영역 내의 고 유전율층 위에 증착된다. 실리콘층이 금속층 위에 증착된다. 에칭은 상기 계면층 유전체, 고 유전율층, 캐핑층, 금속층 및 실리콘층을 통해 수행되어 상기 로직 nFET 영역 위에 로직 nFET 게이트 스택 및 상기 SRAM pFET 영역 위에 SRAM pFET 게이트 스택을 형성하고, 상기 계면층 유전체, 고 유전율층, 금속층 및 실리콘층을 통해 SRAM nFET 영역 위에 SRAM nFET 게이트 스택 및 상기 로직 pFET 영역 위에 로직 pFET 게이트 스택을 형성한다.
상기 방법은 다음 단계를 더 포함할 수 있다. 인장 질화 실리콘층이 상기 로직 nFET 영역 및 SRAM nFET 영역 위에 증착된다. 상기 로직 pFET 영역 및 SRAM pFET 영역은 산화된다. 압축 질화 실리콘층이 상기 로직 pFET 영역 및 SRAM pFET 영역 위에 증착된다.
본 발명의 추가의 특징 및 장점뿐만 아니라, 본 발명의 더욱 완전한 이해는 이하의 상세한 설명 및 도면을 참조로 달성될 수 있을 것이다.
본 발명에 따른 집적 SRAM-로직 소자를 제공함으로써, 로직 트랜지스터의 문턱전압(Vt)과 비교하여 SRAM 트랜지스터의 Vt를 정확하고 일정하게 변경할 수 있다.
본 발명의 실시예들은 첨부한 도면을 참조로 예시적 의미로만 설명될 것이다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 집적 SRAM 로직 반도체 소자를 형성하는 바람직한 방법을 설명하는 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 다른 집적 SRAM-로직 반도체 소자를 형성하는 다른 바람직한 방법을 설명하는 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 집적 SRAM-로직 반도체 소자를 형성하는 또 다른 바람직한 방법을 설명하는 단면도이다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 집적 SRAM-로직 반도체 소자를 형성하는 또 다른 바람직한 방법을 설명하는 단면도이다.
도 5는 본 발명에 따른 캐핑층을 구비하는 고 유전율/금속 게이트 스택을 갖는 nMOSCAP(n-채널 metal-oxide semiconductor capacitor) 내의 플랫 밴드 전압(Va)을 도시하는 그래프이다.
도 1a 내지 도 1g는 집적 SRAM 로직 반도체 소자를 형성하는 바람직한 방법을 설명하는 단면도이다. 소자는, 예를 들면, 복수의 SRAM 및 로직 트랜지스터를 갖는 집적 회로를 포함할 수 있다.
집적 SRAM-로직 소자에 있어서, 로직 트랜지스터의 문턱전압(Vt)과 비교하여 SRAM 트랜지스터의 Vt를 정확하고 일정하게 변경하는 것이 바람직할 것이다. 예를 들면, SRAM 트랜지스터는 로직 트랜지스터보다 더 높은 Vt를 필요로 할 것이다. 이하에서 상세히 설명되는 바와 같이, 본 발명의 기술은 고 유전율/금속 게이트 스택을 갖는 트랜지스터를 포함한다. 캐핑층은 하나 또는 그 이상의 게이트 스택 내에 선택적으로 채용될 수 있고/있거나 결정질 실리콘-게르마늄(cSiGe)은 대응 트랜지스터의 Vt를 변경하도록 선택적으로 성장될 수 있다.
도 1a에 도시된 바와 같이, 기판(104)이 제공된다. 기판(104)은 SOI(silicon-on-insulator) 기판 또는 벌크 실리콘(Si) 기판을 포함할 수 있다. 바람직한 실시예에 따라, 기판(104)은 (이산화 실리콘(SiO2)과 같은) 절연체 위에 Si 층을 갖는 SOI 기판을 포함하되, Si 층은 대략 5nm 내지 대략 100nm 사이의 두께를 갖는다.
기판(104)은 SRAM 및 로직 n-채널 전계 효과 트랜지스터(nFET) 및 그 안에 한정되는 p-채널 전계 효과 트랜지스터(pFET) 영역을 갖는다. 상세히 설명하면, 도 1a에 도시된 바람직한 실시예에 따라, 기판(104)은 로직 nFET 영역(106), SRAM nFET 영역(108), 로직 pFET 영역(110) 및 SRAM pFET 영역(112)을 포함한다. 각각의 로직 nFET 영역(106) 및 SRAM nFET 영역(108)은 Si를 포함하며, p-타입 도펀트로 도핑된다. 각각의 로직 pFET 영역(110) 및 SRAM pFET 영역(112) 또한 Si를 포함하며, n-타입 도펀트로 도핑된다. 이하에 설명되는 바와 같이, cSiGe가 각각의 로직 pFET 영역(110) 및 SRAM pFET 영역(112) 내에 형성될 것이다. SRAM pFET 영역(112) 내의 cSiGe는 감소한 게르마늄(Ge) 비율을 가질 것이다. 예를 들면, SRAM pFET 영역(112) 내의 cSiGe는 대략 30% 이하, 바람직하게는 대략 15% 내지 대략 25% 사이의 Ge 비율을 가질 수 있다. 그에 비해, 로직 PFET 영역(110) 내의 cSiGe는 대략 30% 내지 대략 40% 사이의 Ge 비율을 가질 수 있다. Ge의 양을 조정하는 과정, 즉, cSiGe의 성장 도중의 과정은 본 기술 분야에 통상의 지식을 가진 자에게 공지되어 있으며, 그 내용은 이하에서는 설명되지 않는다.
하드마스크층이 소자 위에 증착 및 패터닝되어 nFET 영역들, 즉, nFET 영역(106) 및 SRAM nFET 영역(108) 위에 하드마스크(114)를 형성한다. 하드마스크(114)가 로직 nFET 영역(106) 및 SRAM nFET 영역(108)을 차폐함에 따라, cSiGe(113 및 115)가 선택적으로 형성, 즉, 로직 pFET 영역(110) 및 SRAM pFET 영역(112) 내에서 각각 성장된다. 전술한 바와 같이, SRAM pFET 영역(112)은, 예를 들면, 로직 pFET 영역(110)과 비교하여, 감소한 Ge 비율을 갖는다. 바람직한 실시예에 따라, 두 개의 pFET 영역 사이의 이러한 변화는 2-단계 마스킹 공정을 사용하여 수행되는바, 마스크(도시하지 않음)가 먼저 로직 pFET 영역(110) 위에 위치되며 cSiGe가 감소된 Ge 비율을 갖는 SRAM pFET 영역(112) 내에 형성된다. 마스크가 제거되고, 제 2 마스크(도시하지 않음)가 SRAM pFET 영역(112) 위에 위치되며 cSiGe가 로직 pFET 영역(110) 내에 형성된다. 제 2 마스크가 그 후 제거된다. 이러한 2-단계 마스킹 공정은 하드마스크(114)를 가지고 제자리에서 수행된다. 이러한 2-단계 마스킹 공정의 순서는 중요하지 않으며, cSiGe가 먼저 로직 pFET 영역(110) 내에서 형성되고, 감소된 Ge 비율을 갖는 cSiGe가 SRAM pFET 영역(112) 내에 형성되는 경우에 수행될 수 있다.
도 1b에 도시된 바와 같이, 하드마스크(114)가 스트립된다. 바람직한 실시예에 따라, 하드마스크(114)는 습식 화학적 에칭을 사용하여 스트립된다.
도 1c에 도시된 바와 같이, 계면층(IL) 유전체(116)가 nFET/pFET 영역 위에서 성장된다. 바람직한 실시예에 따라, IL 유전체(116)는 SiO2를 포함한다. 질소가 그 후 (예를 들면, 질화, 열 질화 및/또는 플라즈마 산화에 이은 질화에 의해) IL 유전체(116) 내로 혼합된다. 고 유전율층(118)이 그 후 nFET/pFET 영역 반대쪽에 있는 IL 유전체(116)의 측면 위에 증착된다. 바람직한 실시예에 따라, 고 유전율층(118)은 하나 또는 그 이상의 산화 하프늄(HfO2), 산화 지르코늄(ZrO2), 규산 하프늄(HfSiO), 질화 규산 하프늄(HfSiON), 산화 탄탈륨(Ta2O3), 산화 티타늄(TiO2), 산화 알루미늄(Al2O3) 및 적어도 하나의 전술한 고 유전율 물질을 포함하는 혼합물 중 하나 또는 그 이상을 포함한다.
캐핑층(120)이 IL 유전체(116)의 반대쪽에 있는 고 유전율층(118)의 일 측 위에 증착된다. 바람직한 실시예에 따라, 캐핑층(120)은 산화 란타늄(La2O3), 산화 마그네슘(MgO), 그룹 IIA의 산화물 및 그룹 IIIB 원소 및 그룹 IIA의 질화물 및 그룹 IIIB 원소 중 하나 또는 그 이상을 포함한다. 캐핑층은, 예를 들면, Brown 외에 의해 출원된 미국특허출원번호제 2006/0289948 호, 발명의 명칭 "고 유전율 금속 게이트 스택 및 그 구조의 플랫 밴드/문턱 전압을 제어하는 방법“ 및 Bojarczuk 외에 의해 출원된 미국특허출원번호제 2006/0244035 호, 발명의 명칭 "CMOS용 산화 하프늄계 실리콘 트랜지스터의 플랫 밴드 전압 및 문턱 전압의 안정화"에 개시되어 있는바, 이들의 내용은 본 명세서에서 참조로 인용된다. 이하에 설명되는 바와 같이, 완성된 소자에 있어서, 캐핑층(120)은 대략 nFET 내에서 300 millivolt(mV) 및 대략 350mV 사이의 Vt 이동을 제공할 수 있다. 또한, 감소한 Ge 비율의 cSiGe는 pFET 내에서 대략 200mV 및 대략 350mV 사이의 Vt 이동을 제공할 수 있다.
도 1d에 도시된 바와 같이, 포토레지스트(124)가 로직 nFET 영역(106) 위에 패터닝된다. 마스크로서의 포토레지스트(124)에 있어서, 캐핑층(120)은 SRAM nFET 영역(108), 로직 pFET 영역(110) 및 SRAM pFET 영역(112) 위로부터 선택적으로 제거, 즉 스트립된다. 바람직한 실시예에 따라, 캐핑층(120)은 염산(HCl)을 사용하여 SRAM nFET 영역(108), 로직 pFET 영역(110) 및 SRAM pFET 영역(112)으로부터 선택적으로 제거된다. 예를 들면, 고 유전율층(118)이 HfO2(전술한 바와 같은)를 포함하고 캐핑층(120)이 La2O3(전술한 바와 같은)을 포함하면, HCl은 La2O3층을 HfO2층으로부터 선택적으로 제거할 것이다. 각기 다른 캐핑층 조성에 있어서, 다른 적절한 화학 물질이 캐핑층을 선택적으로 제거하도록 사용될 수 있다.
도 1e에 도시된 바와 같이, 포토레지스트(124)가 로직 nFET 영역 위에 형성되는 캐핑층, 즉, 로직 nFET 영역(106) 위의 캐핑층(121)의 나머지 부분을 드러내도록 제거된다. 도 1f에 도시된 바와 같이, 금속층(126)이 캐핑층(121)/고 유전율층(118) 위에 증착된다. 바람직한 실시예에 따라, 금속층(126)은 질화 티냐늄(TiN), 질화 탄탈륨(TaN), 질화 탄탈륨 알루미늄(TaAlN), 질화 티타늄 알루미늄(TiAlN), 및 탄탈륨 카바이드(TaC or Ta2C) 중 하나 또는 그 이상을 포함한다.
Si 층(128)이 그 후 캐핑층(121)/고 유전율층(118)의 반대쪽에 있는 금속층(126)의 일 측 위에 증착된다. 바람직한 실시예에 따라, Si 층(128)은 폴리실리콘(poly-Si) 및/또는 비정질 Si를 포함하고 그의 가장 두꺼운 지점에서 대략 1,000 옹스트롬(Å)의 두께까지 증착된다. 그러나, 기술에 따라, Si 층(128)의 두께는 그의 가장 두꺼운 지점에서 대략 500Å 내지 대략 1,000Å 사이에서 변화할 수 있다.
도 1g에 도시된 바와 같이, 반응성 이온 에칭(RIE)은 그 후 다양한 층을 통해 수행되어 각각의 nFET 및 pFET 영역 위에 개별 게이트 스택을 한정한다. 즉, 게이트 스택(130)은 로직 nFET 영역(106) 위에 한정된다. 게이트 스택(130)은 IL 유전체(116a) 위의 IL 유전체(116a, IL 유전체(116)로부터 형성), 고 유전율층(118a, 고 유전율층(118)으로부터 형성), IL 유전체(116a)의 반대쪽에 있는 고 유전율층(118a)의 일 측 위의 캐핑층(121a, 캐핑층(121)으로부터 형성), 고 유전율층(118a)의 반대쪽에 있는 캐핑층(121a)의 일 측 위의 금속층(126a, 금속층(126)으로부터 형성) 및 캐핑층(121a)의 반대쪽에 있는 금속층(126a)의 일 측 위의 Si 층(128a, Si 층(128)으로부터 형성)을 포함한다.
게이트 스택(132)은 SRAM nFET 영역(108) 위에 한정된다. 게이트 스택(132)은 IL 유전체(116b, IL 유전체(116)로부터 형성), IL 유전체(116b) 위의 고 유전율층(118b, 고 유전율층(118)으로부터 형성), IL 유전체(116b)의 반대쪽에 있는 고 유전율층(118b)의 일 측 위의 금속층(126b, 금속층(126)으로부터 형성) 및 고 유전율층(118b)의 반대쪽에 있는 금속층(126b)의 일 측 위의 Si 층(128b, Si 층(128)으로부터 형성)을 포함한다.
게이트 스택(134)은 로직 pFET 영역(110) 위에 한정된다. 게이트 스택(134)은 IL 유전체(116c, IL 유전체(116)로부터 형성), IL 유전체(116c) 위의 고 유전율층(118c, 고 유전율층(118)으로부터 형성), IL 유전체(116c)의 반대쪽에 있는 고 유전율층(118c)의 일 측 위의 금속층(126c, 금속층(126)으로부터 형성) 및 고 유전율층(118c)의 반대쪽에 있는 금속층(126c)의 일 측 위의 Si 층(128c, Si 층(128)으로부터 형성)을 포함한다.
게이트 스택(136)은 SRAM pFET 영역(112) 위에 한정된다. 게이트 스택(136)은 IL 유전체(116d, IL 유전체(116)로부터 형성), IL 유전체(116d) 위의 고 유전율층(118d, 고 유전율층(118)으로부터 형성), IL 유전체(116d)의 반대쪽에 있는 고 유전율층(118d)의 일 측 위의 금속층(126d, 금속층(126)으로부터 형성) 및 고 유전율층(118d)의 반대쪽에 있는 금속층(126d)의 일 측 위의 Si 층(128d, Si 층(128)으로부터 형성)을 포함한다.
그 후, 표준 공정들은 게이트 스택의 양 측 위에 소스 및 드레인 영역을 형성하도록 수행될 수 있다. 산화물 및/또는 질화물 스페이서는 또한, 필요에 따라, 게이트 스택 둘레에 형성될 수 있다.
도 1a 내지 도 1g에 도시되고 전술한 바와 같은 단계를 수행한 결과, 캐핑층은 게이트 스택(130) 내에만 존재할 것이다. 그에 따라, 대응하는 로직 nFET는 밴드 에지에서 Vt를 가질 것이다. 캐핑층은 각기 다른 공정의 조합에 의해 로직 nFET Vt를 이동시킨다. 예를 들면, a) Vt 내의 음의 이동은 더 낮은 원자가 란타늄 양이온(La3+) 또는 마그네슘 양이온(Mg2+)을 갖는 HfO2 내의 Hf4+의 각기 다른 원자가의 대체 시에 형성하는 양 전하 대전된 모바일 산소 공공(vacancy) 때문이며, 란타늄 하프늄(LaHf)의 음의 유효 대전을 보상하도록 요구되며; b) HfO2 내의 란타늄(La) 또는 마그네슘(Mg)과 같은 양전기 불순물의 존재는 쌍극자를 유발할 수 있는바, 이는 (쌍극자가 게이트 스택을 가로지르는 La 조성물 내의 비-대칭 분포가 있는 한 형성하는) Vt를 더 음의 방향으로 이동시킬 것이며; c) La 또는 Mg의 IL 유전체(예를 들면, SiO2)와의 상호 작용은 a) 및 b)의 메커니즘의 조합에 의해 음의 Vt 이동을 초래할 수 있다.
그에 비해, 그의 게이트 스택, 즉, 게이트 스택(132) 내에 캐핑층을 갖지 않는 SRAM nFET은 로직 nFET의 Vt보다 대략 200mV 더 큰 Vt를 가질 것이다. 그들의 게이트 스택 내에 캐핑층을 갖지 않는 pFETs의 경우 또한, Vt는 타겟 (즉, pFET 밴드에지에서 또는 그에 인접하여) 위에 있게 된다. 또한, SRAM pFET (전술한 바와 같은) 내의 감소한 Ge 비율의 cSiGe의 존재는, 로직 pFET의 Vt와 비교하여, SRAM pFET 내에서 대략 200mV 및 대략 350mV 사이의 양의 Vt 이동을 제공할 것이다. 그에 따라, Vt를 이동시키기 위한 감소한 Ge 비율의 cSiGe의 사용은 Vt를 이동시키기 위한 캐핑층의 사용과 별개로 작용한다. 일반적으로, 감소한 Ge 비율의 cSiGe의 사용은 양의 Vt 이동을 제공하고, 캐핑층의 사용은 음의 Vt 이동을 제공한다.
전술한 기술은 이들이 제조 시간 및 비용을 감소시키는 것이 바람직한 마스킹 단계의 수를 최소화하므로 유익하다. 그러나 다른 기술이 채용될 수도 있다. 예를 들면, 동일한 게이트 스택 구조는 각기 다른 마스킹 공정을 사용하여 획득될 수 있다. 도 1c에 도시된 단계를 참조하여 상세히 설명하면, 금속층, 예를 들면, 캐핑층 보다는 TiN 층이 고 유전율층 위에 증착된다. 마스크가 그 후 SRAM nFET, 로직 pFET 및 SRAM pFET 영역 위의 금속층을 커버하도록 패터닝되어, 금속층을 로직 nFET 영역 위로부터 선택적으로 제거할 수 있도록 한다. 금속층을 로직 nFET 영역 위로부터 제거함에 따라, 마스크 또한 제거된다.
캐핑층이 그 후 금속층/고 유전율층 위에 증착되고, 제 2 금속층, 예를 들면, 제 2 TiN 층이 캐핑층 위에 증착된다. 제 2 마스크가 그 후 로직 nFET 영역 위의 제 2 TiN 층을 커버하도록 패터닝되어, 제 2 TiN 및 캐핑층을 SRAM nFET, 로직 pFET 및 SRAM pFET 영역 위로부터 선택적으로 제거할 수 있도록 한다. 제 2 TiN 및 캐핑층을 SRAM nFET, 로직 pFET 및 SRAM pFET 영역 위로부터 제거함에 따라, 마스크 또한 제거된다. 여기서, 공정의 나머지는 도 1f 및 도 1g(전술한 바와 같은)에 도시된 바와 동일하다.
도 2a 내지 도 2g는 집적 SRAM-로직 반도체 소자를 형성하는 다른 바람직한 방법을 설명하는 단면도이다. 소자는, 예를 들면, 복수의 SRAM 및 로직 트랜지스터를 갖는 집적 회로를 포함할 수 있다. 도 2a에 도시된 바와 같이, 기판(204)이 제공된다. 기판(204)은 SOI 기판 또는 벌크 Si 기판을 포함할 수 있다. 바람직한 실시예에 따라, 기판(204)은 (SiO2와 같은) 절연체 위에 Si 층을 갖는 SOI 기판을 포함하되, Si 층은 대략 5nm 내지 대략 100nm 사이의 두께를 갖는다.
기판(204)은 SRAM 및 로직 nFET과 그 안에 한정되는 pFET 영역들을 갖는다. 상세히 설명하면, 도 2a에 도시된 바람직한 실시예에 따라, 기판(204)은 로직 nFET 영역(206), SRAM nFET 영역(208), 로직 pFET 영역(210) 및 SRAM pFET 영역(212)을 포함한다. 각각의 로직 nFET 영역(206) 및 SRAM nFET 영역(208)은 Si를 포함하며 p-타입 도펀트로 도핑된다. 각각의 로직 pFET 영역(210) 및 SRAM pFET 영역(212) 또한 Si를 포함하며 n-타입 도펀트로 도핑된다. 이하에 설명되는 바와 같이, cSiGe가 각각의 로직 pFET 영역(210) 및 SRAM pFET 영역(212) 내에 형성될 것이다.
하드마스크층이 소자 위에 증착되며 nFET 영역 위, 즉, 로직 nFET 영역(206) 및 SRAM nFET 영역(208) 위에 하드마스크(214)를 형성하도록 패터닝된다. 하드마스크(214)가 로직 nFET 영역(206) 및 SRAM nFET 영역(208)을 차폐함에 따라, cSiGe(213 및 215)가 그 후 로직 pFET 영역(210) 및 SRAM pFET 영역(212) 내에서 각각 선택적으로 형성, 즉, 성장된다. 도 2b에 도시된 바와 같이, 하드마스크(214)는 스트립된다. 바람직한 실시예에 따라, 하드마스크(214)는 습식 화학적 에칭을 사용하여 스트립된다.
도 2c에 도시된 바와 같이, IL 유전체(216)가 nFET/pFET 영역 위에서 성장된다. 바람직한 실시예에 따라, IL 유전체(216)는 SiO2를 포함한다. 질소가 그 후 (예를 들면, 질화, 열 질화 및/또는 플라즈마 산화에 이은 질화에 의해) IL 유전체(216) 내로 혼합된다. 고 유전율층(218)이 그 후 nFET/pFET 영역의 반대쪽에 있는 IL 유전체(216)의 일 측 위에 증착된다. 바람직한 실시예에 따라, 고 유전율층(218)은 HfO2, ZrO2, HfSiO, HfSiON, Ta2O5, TiO2, Al2O3 및 적어도 하나의 전술한 고 유전율 물질을 포함하는 혼합물 중 하나 또는 그 이상을 포함한다. 캐핑층(220)이 IL 유전체(216)의 반대쪽에 있는 고 유전율층(218)의 일 측 위에 증착된다. 바람직한 실시예에 따라, 캐핑층(220)은 La2O3, MgO, 그룹 IIA의 산화물 및 그룹 IIIB 원소 및 그룹 IIA의 질화물 및 그룹 IIIB 원소를 포함한다.
도 2d에 도시된 바와 같이, 포토레지스트(224 및 225)가 로직 nFET 영역(206) 및 SRAM pFET 영역(212) 위에 패터닝된다. 마스크로서의 포토레지스트(224 및 225)에 있어서, 캐핑층(220)은 SRAM nFET 영역(208) 및 로직 pFET 영역(210) 위로부터 선택적으로 제거, 즉, 스트립된다. 바람직한 실시예에 따라, 캐핑층(220)은 염산을 사용하여 SRAM nFET 영역(208) 및 로직 pFET 영역(210)으로부터 선택적으로 제거된다.
도 2e에 도시된 바와 같이, 포토레지스트(224 및 225)가 제거되어, 로직 nFET 및 the SRAM pFET 영역 위에, 즉, 로직 nFET 영역(206) 및 SRAM pFET 영역(212) 위의 각각의 캐핑층(221 및 222) 위에 형성되는 캐핑층의 나머지 부분을 드러낸다. 도 2f에 도시된 바와 같이, 금속층(226)이 고 유전율층(218)/캐핑층(221)/캐핑층(222) 위에 증착된다. 바람직한 실시예에 따라, 금속층(226)은 TiN, TaN, TaAlN, TiAlN, TaC 및 Ta2C 중 하나 또는 그 이상을 포함한다.
Si 층(228)이 그 후 고 유전율층(218)/캐핑층(221)/캐핑층(222)의 반대쪽에 있는 금속층(226)의 일 측 위에 증착된다. 바람직한 실시예에 따라, Si 층(228)은 poly-Si 및/또는 비정질 Si를 포함하며 그의 가장 두꺼운 지점에서 대략 1,000Å의 두께까지 증착된다. 그러나, 기술에 따라, Si 층(228)의 두께는 그의 가장 두꺼운 지점에서 대략 500Å 내지 1,000Å사이에서 변화할 수 있다.
도 2g에 도시된 바와 같이, RIE는 그 후 다양한 층을 통해 수행되어 각각의 nFET 및 pFET 영역 위에 개별 게이트 스택을 한정한다. 즉, 게이트 스택(230)은 로직 nFET 영역(206) 위에 한정된다. 게이트 스택(230)은 IL 유전체(216a, IL 유전체(216)로부터 형성), IL 유전체(216a) 위의 고 유전율층(218a, 고 유전율층(218)으로부터 형성), IL 유전체(216a)의 반대쪽에 있는 고 유전율층(218a)의 일 측 위의 캐핑층(221a, 캐핑층(221)으로부터 형성), 고 유전율층(218a)의 반대쪽에 있는 캐핑층(221a)의 일 측 위의 금속층(226a, 금속층(226)으로부터 형성) 및 캐핑층(221a)의 반대쪽에 있는 금속층(226a)의 일 측 위의 Si 층(228a, Si 층(228)으로부터 형성)을 포함한다.
게이트 스택(232)은 SRAM nFET 영역(208) 위에 한정된다. 게이트 스택(232)은 IL 유전체(216b, IL 유전체(216)로부터 형성), IL 유전체(216b) 위의 고 유전율층(218b, 고 유전율층(218)으로부터 형성), IL 유전체(216b)의 반대쪽에 있는 고 유전율층(218b)의 일 측 위의 금속층(226b, 금속층(226)으로부터 형성) 및 고 유전율층(218b)의 반대쪽에 있는 금속층(226b)의 일 측 위의 Si 층(228, Si 층(228)으로부터 형성)을 포함한다.
게이트 스택(234)은 로직 pFET 영역(210) 위에 한정된다. 게이트 스택(234)은 IL 유전체(216c, IL 유전체(216)로부터 형성), IL 유전체(216c) 위의 고 유전율층(218c, 고 유전율층(218)으로부터 형성), IL 유전체(216c)의 반대쪽에 있는 고 유전율층(218c)의 일 측 위의 금속층(226c, 금속층(226)으로부터 형성) 및 고 유전율층(218c)의 반대쪽에 있는 금속층(226c)의 일 측 위의 Si 층(228c, Si 층(228)으로부터 형성)을 포함한다.
게이트 스택(236)은 SRAM pFET 영역(212) 위에 한정된다. 게이트 스택(236)은 IL 유전체(216d, IL 유전체(216)로부터 형성), IL 유전체(216d) 위의 고 유전율층(218d, 고 유전율층(218)으로부터 형성), IL 유전체(216d)의 반대쪽에 있는 고 유전율층(218d)의 일 측 위의 캐핑층(222d, 캐핑층(222)으로부터 형성), 고 유전율층(218d)의 반대쪽에 있는 캐핑층(222d)의 일 측 위의 금속층(226d, 금속층(226)으로부터 형성) 및 캐핑층(222d)의 반대쪽에 있는 금속층(226d)의 일 측 위의 Si 층(228d, Si 층(228)으로부터 형성)을 포함한다.
표준 공정들은 그 후 게이트 스택의 양 측에 소스 및 드레인 영역을 형성하도록 수행될 수 있다. 산화물 및/또는 질화물 스페이서 또한, 필요에 따라, 게이트 스택 주변에 형성될 수 있다.
도 2a 내지 도 2g에 도시되고 전술한 바와 같은 단계를 수행한 결과, 캐핑층은 게이트 스택(230 및 236) 내에 존재할 것이다. 게이트 스택(230) 내에 캐핑층을 포함함으로써, 대응하는 로직 nFET는 밴드 에지에서 Vt를 가질 것이다. 반대로, 캐핑층을 게이트 스택(234)으로부터 배제함에 따라, 대응하는 로직 pFET 또한 밴드 에지에서 Vt를 가질 것이다. 게이트 스택, 즉, 게이트 스택(232) 내에 캐핑층을 갖지 않는, SRAM nFET는 로직 nFET의 Vt보다 큰 대략 200mV의 Vt를 가질 것이다. 게이트 스택, 즉, 게이트 스택(236) 내에 캐핑층을 갖는 SRAM pFET는 로직 pFET의 Vt보다 큰 대략 250mV의 Vt를 가질 것이다.
전술한 기술은 제조 시간 및 비용을 바람직하게 줄이는 단일 마스킹 단계만을 포함하므로 유리하다. 그러나, 다른 기술이 채용될 수도 있다. 예를 들면, 동일한 게이트 스택 구조는 2-단계 마스킹 공정을 사용하여 얻어질 수 있다. 도 2c에 도시된 단계를 참조하여 상세히 설명하면, 캐핑층이 아닌, 금속층, 예를 들면, TiN 층이 고 유전율층 위에 증착된다. 마스크가 그 후 SRAM nFET 및 로직 pFET 영역 위에 금속층을 커버하도록 패터닝되어, 금속층을 로직 nFET 및 SRAM pFET 영역 위로부터 선택적으로 제거하도록 한다. 금속층을 로직 nFET 및 SRAM pFET 영역 위로부터 제거함에 따라, 마스크 또한 제거된다.
캐핑층이 그 후 금속층/고 유전율층 위에 증착되고, 제 2 금속층, 예를 들면, 제 2 TiN 층이 캐핑층 위에 증착된다. 제 2 마스크가 그 후 로직 nFET 및 SRAM pFET 영역 위에 제 2 TiN 층을 커버하도록 패터닝되어, 제 2 TiN 및 캐핑층을 로직 pFET 및 SRAM nFET 영역 위로부터 선택적으로 제거하도록 한다. 2 TiN 및 캐핑층을 로직 pFET 및 SRAM nFET 영역 위로부터 제거함에 따라, 마스크 또한 제거된다. 여기서, 공정의 나머지는 도 2f 및 도 2g에 도시된 것과 동일하다. .
도 3a 내지 도 3g는 집적 SRAM-로직 반도체 소자를 형성하는 또 다른 바람직한 방법을 설명하는 단면도이다. 소자는, 예를 들면, 복수의 SRAM 및 로직 트랜지스터를 갖는 집적 회로를 포함할 수 있다. 도 3a에 도시된 바와 같이, 기판(304)이 제공된다. 기판(304)은 SOI 기판 또는 벌크 Si 기판을 포함할 수 있다. 바람직한 실시예에 따라, 기판(304)은 (SiO2와 같은) 절연체 위에 Si 층을 갖는 SOI 기판을 포함하되, Si 층은 대략 5nm 및 대략 100nm 사이의 두께를 갖는다.
기판(304)은 SRAM 및 로직 nFET 및 그 안에 한정되는 pFET 영역들을 갖는다. 상세히 설명하면, 도 3a에 도시된 바람직한 실시예에 따라, 기판(304)은 로직 nFET 영역(306), SRAM nFET 영역(308), 로직 pFET 영역(310) 및 SRAM pFET 영역(312)을 포함한다. 각각의 로직 nFET 영역(306) 및 SRAM nFET 영역(308)은 Si를 포함하며 p-타입 도펀트로 도핑된다. 각각의 로직 pFET 영역(310) 및 SRAM pFET 영역(312) 또한 Si를 포함하며 n-타입 도펀트로 도핑된다. 이하에 설명되는 바와 같이, cSiGe가 로직 pFET 영역(310) 내에 형성될 것이다.
하드마스크층이 소자 위에 증착되고 로직 nFET 영역(306)/SRAM nFET 영역(308) 및 SRAM pFET 영역(312) 위에 각각 하드마스크(313 및 314)를 형성하도록 패터닝된다. 하드마스크(313)가 로직 nFET 영역(306)/SRAM nFET 영역(308)을 차폐하고 하드마스크(314)가 SRAM pFET 영역(312)을 차폐함에 따라, cSiGe(315)가 그 후 로직 pFET 영역(310) 내에서 선택적으로 형성, 즉, 성장된다. 도 3b에 도시된 바와 같이, 하드마스크(313 및 314)가 스트립된다. 바람직한 실시예에 따라, 하드마스크(313 및 314)는 습식 화학 에칭을 사용하여 스트립된다.
도 3c에 도시된 바와 같이, IL 유전체(316)가 nFET/pFET 영역 위에서 성장된다. 바람직한 실시예에 따라, IL 유전체(316)는 SiO2를 포함한다. 질소가 그 후 (예를 들면, 질화, 열 질화 및/또는 플라즈마 산화에 이은 질화에 의해) IL 유전체(316) 안으로 혼합된다. 고 유전율층(318)이 그 후 nFET/pFET 영역의 반대쪽에 있는 IL 유전체(316)의 일 측 위에 증착된다. 바람직한 실시예에 따라, 고 유전율층(318)은 HfO2, ZrO2, HfSiO, HfSiON, Ta2O5, TiO2, Al2O3 및 적어도 하나의 전술한 고 유전율 물질을 포함하는 혼합물 중 하나 또는 그 이상을 포함한다.
캐핑층(320)이 IL 유전체(316)의 반대쪽에 있는 고 유전율층(318)의 일 측 위에 증착된다. 바람직한 실시예에 따라, 캐핑층(320)은 La2O3, MgO, 그룹 IIA의 산화물 및 그룹 IIIB 원소 및 그룹 IIA의 질화물 및 그룹 IIIB 원소 중 하나 또는 그 이상을 포함한다.
도 3d에 도시된 바와 같이, 포토레지스트(324)가 로직 nFET 영역(306) 위에 패터닝된다. 마스크로서의 포토레지스트(324)에 있어서, 캐핑층(320)은 SRAM nFET 영역(308), 로직 pFET 영역(310) 및 SRAM pFET 영역(312) 위로부터 선택적으로 제거, 즉, 스트립된다. 바람직한 실시예에 따라, 캐핑층(320)은 염산을 사용하여 SRAM nFET 영역(308), 로직 pFET 영역(310) 및 SRAM pFET 영역(312) 위로부터 선택적으로 제거된다.
도 3e에 도시된 바와 같이, 포토레지스트(324)가 제거되어, 로직 nFET 영역 위에 형성되는 캐핑층, 즉, 로직 nFET 영역(306) 위의 캐핑층(321)의 나머지를 드러낸다. 도 3f에 도시된 바와 같이, 금속층(326)이 캐핑층(321)/고 유전율층(318) 위에 증착된다. 바람직한 실시예에 따라, 금속층(326)은 TiN, TaN, TaAlN, TiAlN, TaC 및 Ta2C 중 하나 또는 그 이상을 포함한다.
Si 층(328)이 그 후 캐핑층(321)/고 유전율층(318)의 반대쪽에 있는 금속층(326)의 일 측 위에 증착된다. 바람직한 실시예에 따라, Si 층(328)은 poly-Si 및/또는 비정질 Si를 포함하며 그의 가장 두꺼운 지점에서 대략 1,000Å의 두께까지 증착된다. 그러나, 기술에 따라, Si 층(328)의 두께는 그의 가장 두꺼운 지점에서 대략 500Å 내지 대략 1,000Å 사이에서 변화할 수 있다.
도 3g에 도시된 바와 같이, RIE는 그 후 다양한 층을 통해 수행되어 각각의 nFET 및 pFET 영역 위에 개별 게이트 스택을 한정한다. 즉, 게이트 스택(330)은 로직 nFET 영역(306) 위에 한정된다. 게이트 스택(330)은 IL 유전체(316a, IL 유전체(316)로부터 형성됨), IL 유전체(316a) 위의 고 유전율층(318a, 고 유전율층(318)으로부터 형성됨), IL 유전체(316a)의 반대쪽에 있는 고 유전율층(318a)의 일 측 위의 캐핑층(321a, 캐핑층(321)으로부터 형성), 고 유전율층(318a)의 반대쪽에 있는 캐핑층(321a)의 일 측 위의 금속층(326a, 금속층(326)으로부터 형성) 및 캐핑층(321a)의 반대쪽에 있는 금속층(326a)의 일 측 위의 Si 층(328a, Si 층(328)으로부터 형성)을 포함한다.
게이트 스택(332)은 SRAM nFET 영역(308) 위에 한정된다. 게이트 스택(332)은 IL 유전체(316b, IL 유전체(316)로부터 형성), IL 유전체(316b) 위의 고 유전율층(318b, 고 유전율층(318)으로부터 형성), IL 유전체(316b)의 반대쪽에 있는 고 유전율층(318b)의 일 측 위의 금속층(326b, 금속층(326)으로부터 형성) 및 고 유전율층(318b)의 반대쪽에 있는 금속층(326b)의 일 측 위의 Si 층(328b, Si 층(328)으로부터 형성)을 포함한다.
게이트 스택(334)은 로직 pFET 영역(310) 위에 한정된다. 게이트 스택(334)은 IL 유전체(316c, IL 유전체(316)로부터 형성), IL 유전체(316c) 위의 고 유전율층(318c, 고 유전율층(318)으로부터 형성), IL 유전체(316c)의 반대쪽에 있는 고 유전율층(318c)의 일 측 위의 금속층(326c, 금속층(326)으로부터 형성) 및 고 유전율층(318c)의 반대쪽에 있는 금속층(326c)의 일 측 위의 Si 층(328c, Si 층(328)으로부터 형성)을 포함한다.
게이트 스택(336)은 SRAM pFET 영역(312) 위에 한정된다. 게이트 스택(336)은 IL 유전체(316d, IL 유전체(316)로부터 형성), IL 유전체(316d) 위의 고 유전율층(318d, 고 유전율층(318)으로부터 형성), IL 유전체(316d)의 반대쪽에 있는 고 유전율층(318d)의 일 측 위의 금속층(326d, 금속층(326)으로부터 형성) 및 고 유전율층(318d)의 반대쪽에 있는 금속층(326d)의 일 측 위의 Si 층(328d, Si 층(328)으로부터 형성)을 포함한다.
표준 공정은 그 후 게이트 스택의 양 측에 소스 및 드레인 영역을 형성하도록 수행된다. 산화물 및/또는 질화물 스페이서 또한, 필요에 따라, 게이트 스택 주변에 형성될 수 있다.
도 3a 내지 도 3g에 도시되고 전술한 바와 같은 단계를 수행한 결과, 캐핑층은 게이트 스택(330) 내에서만 보일 것이다. 캐핑층을 게이트 스택(330) 내에 포함함으로써, 대응하는 로직 nFET 트랜지스터는 밴드 에지에서 Vt를 가질 것이다. 역으로, 캐핑층을 게이트 스택(334)으로부터 배제함으로써, 대응하는 로직 pFET 트랜지스터 또한 밴드 에지에서 Vt를 가질 것이다. 그의 게이트 스택, 즉, 게이트 스택(332) 내에 캐핑층을 갖지 않는 SRAM nFET 트랜지스터는 로직 nFET 트랜지스터의 Vt보다 큰 대략 200mV의 Vt를 가질 것이다. 그의 게이트 스택, 즉, 게이트 스택(336) 내에 캐핑층을 갖지 않는 SRAM pFET 트랜지스터는 로직 pFET 트랜지스터의 Vt보다 큰 대략 500mV의 Vt를 가질 것이다.
전술한 기술은 제조 시간 및 비용을 바람직하게 줄이는 단일 마스킹 단계만을 포함하므로 유리하다. 그러나, 다른 기술이 사용될 수도 있다. 예를 들면, 동일한 게이트 스택 구조는 2-단계 마스킹 공정을 사용하여 얻어질 수 있다. 도 3c에 도시된 단계를 참조하여 상세히 설명하면, 캐핑층이 아닌, 금속층, 예를 들면, TiN 층이 고 유전율층 위에 증착된다. 그 후, 마스크가 SRAM nFET, 로직 pFET 및 SRAM pFET 영역 위에 금속층을 커버하도록 패터닝되어, 금속층을 로직 nFET 영역 위로부터 선택적으로 제거하도록 한다. 금속층을 로직 nFET 영역으로부터 제거함에 따라, 마스크 또한 제거된다.
캐핑층이 금속층/고 유전율층 위에 증착되고, 제 2 금속층, 예를 들면, 제 2 TiN 층이 캐핑층 위에 증착된다. 제 2 마스크가 그 후 로직 nFET 영역 위에 제 2 TiN 층을 커버하도록 패터닝되어, 제 2 TiN 및 캐핑층을 SRAM nFET, 로직 pFET 및 SRAM pFET 영역 위로부터 선택적으로 제거하도록 한다. 제 2 TiN 및 캐핑층을 SRAM nFET, 로직 pFET 및 SRAM pFET 영역 위로부터 제거함에 따라, 마스크 또한 제거된다. 여기서, 공정의 나머지는 도 3f 및 도 3g(전술한 바와 같은)에 도시된 바와 동일하다.
도 4a 내지 도 4l은 집적 SRAM-로직 반도체 소자를 형성하는 또 다른 바람직한 방법을 설명하는 단면도이다. 소자는, 예를 들면, 복수의 SRAM 및 로직 트랜지스터를 갖는 집적 회로를 포함할 수 있다. 도 4a에 도시된 바와 같이, 기판(402)이 제공된다. 기판(402)은 SOI 기판 또는 벌크 Si 기판을 포함할 수 있다. 바람직한 실시예에 따라, 기판(402)은 (SiO2와 같은) 절연체 위에 Si 층을 갖는 SOI 기판을 포함하되, Si 층은 대략 5nm 내지 대략 100nm 사이의 두께를 갖는다. 기판(402)은 그 안에 한정되는 STI(shallow trench isolation, 얕은 트렌치 소자분리) 영역(403, 404 및 405)을 갖는다. 이하에서 상세히 설명되는 바와 같이, STI 영역(403, 404 및 405)은 소자의 nFET 및 pFET 영역을 분할 및 한정하도록 작용할 것이다. 즉, STI 영역(403)의 왼쪽에 도시된 소자의 영역은 소자의 로직 nFET 영역이 될 것이며, STI 영역(403)의 오른쪽에 도시된 소자의 영역은 소자의 SRAM pFET 영역이 될 것이다. STI 영역(404)의 왼쪽에 도시된 소자의 영역은 소자의 SRAM nFET 영역이 될 것이며, STI 영역(404)의 오른쪽에 도시된 소자의 영역은 소자의 로직 pFET 영역이 될 것이다. STI 영역(405)은 소자의 SRAM pFET 영역을 소자의 SRAM nFET 영역으로부터 분리한다.
도 4b에 도시된 바와 같이, IL 유전체(406)가 nFET 및 pFET 영역 위에서 성장된다. IL 유전체(406)가 STI 영역(403, 404 및 405)에 의해 분리된다. 도 4c에 도시된 바와 같이, 고 유전율층(408)이 IL 유전체(406)/STI 영역(403)/STI 영역(404)/STI 영역(405) 위에 증착된다. 바람직한 실시예에 따라, 고 유전율층(408)은 HfO2, ZrO2, HfSiO, HfSiON, Ta2O3, TiO2, Al2O3 및 적어도 하나의 전술한 고 유전율 물질을 포함하는 혼합물 중 하나 또는 그 이상을 포함한다.
캐핑층이 IL 유전체(406)/STI 영역(403)/STI 영역(404)/STI 영역(405)의 반대쪽에 있는 고 유전율층(408)의 일 측 위에 증착된다. 캐핑층은 La2O3, MgO, 그룹 IIA의 산화물 및 그룹 IIIB 원소 및 그룹 IIA의 질화물 및 group IIIB 원소 중 하나 또는 그 이상을 포함할 수 있다. 캐핑층이 그 후 SRAM nFET/로직 pFET 영역 위로부터 선택적으로 제거되어, 도 4d에 도시된 바와 같이, 로직 nFET/SRAM pFET 영역 위에 캐핑층(410)을 형성한다. 바람직한 실시예에 따라, 캐핑층은 염산을 사용하여 SRAM nFET/로직 pFET 영역 위로부터 선택적으로 제거된다.
도 4e에 도시된 바와 같이, 금속층(412)이 캐핑층(410)/고 유전율층(408) 위에 증착된다. 바람직한 실시예에 따라, 금속층(412)은 TiN, TaN, TaAlN, TiAlN, TaC 및 Ta2C 중 하나 또는 그 이상을 포함한다. 도 4f에 도시된 바와 같이, Si 층, 즉, Si 층(414)이 금속층(412) 위에 증착된다. 바람직한 실시예에 따라, Si 층(414)은 poly-Si or 비정질 Si를 포함한다.
도 4g에 도시된 바와 같이, RIE는 그 후 다양한 층을 통해 수행되어 각각의 nFET 및 pFET 영역 위에 개별 게이트 스택을 한정한다. 즉, 게이트 스택(430)은 로직 nFET 영역 위에 한정된다. 게이트 스택(430)은 IL 유전체(406a, IL 유전체(406)로부터 형성됨), IL 유전체(406a)위의 고 유전율층(408a, 고 유전율층(408)으로부터 형성), IL 유전체(406a)의 반대쪽에 있는 고 유전율층(408a)의 일 측 위의 캐핑층(410a, 캐핑층(410)으로부터 형성), 고 유전율층(408a)의 반대쪽에 있는 캐핑층(410a)의 일 측 위의 금속층(412a, 금속층(412)으로부터 형성) 및 캐핑층(410a)의 반대쪽에 있는 금속층(412a)의 일 측 위의 Si 층(414a, Si 층(414)으로부터 형성)을 포함한다.
게이트 스택(432)은 SRAM pFET 영역 위에 한정된다. 게이트 스택(432)은 IL 유전체(406b, IL 유전체(406)로부터 형성), IL 유전체(406b) 위의 고 유전율층(408b, 고 유전율층(408)으로부터 형성), IL 유전체(406)의 반대쪽에 있는 고 유전율층(408b)의 일 측 위의 캐핑층(410b, 캐핑층(410)으로부터 형성), 고 유전율층(408b)의 반대쪽에 있는 캐핑층(410b)의 일 측 위의 금속층(412b, 금속층(412)으로부터 형성) 및 캐핑층(410b)의 반대쪽에 있는 금속층(412b)의 일 측 위의 Si 층(414b, Si 층(414)으로부터 형성)을 포함한다.
게이트 스택(434)은 SRAM nFET 영역 위에 한정된다. 게이트 스택(434)은 IL 유전체(406c, IL 유전체(406)로부터 형성), IL 유전체(406c) 위의 고 유전율층(408c, 고 유전율층(408)으로부터 형성), IL 유전체(406c)의 반대쪽에 있는 고 유전율층(408c)의 일 측 위의 금속층(412c, 금속층(412)으로부터 형성) 및 고 유전율층(408c)의 반대쪽에 있는 금속층(412c)의 일 측 위의 Si 층(414c, Si 층(414)으로부터 형성)을 포함한다.
게이트 스택(436)은 로직 pFET 영역 위에 한정된다. 게이트 스택(436)은 IL 유전체(406d, IL 유전체(406)로부터 형성), IL 유전체(406d) 위의 고 유전율층(408d, 고 유전율층(408)으로부터 형성), IL 유전체(406d)의 반대쪽에 있는 고 유전율층(408d)의 일 측 위의 금속층(412d, 금속층(412)으로부터 형성) 및 고 유전율층(408d)의 반대쪽에 있는 금속층(412d)의 일 측 위의 Si 층(414d, Si 층(414)으로부터 형성)을 포함한다.
도 4h에 도시된 바와 같이, 일 조합의 스페이서는 각각의 게이트 스택에 인접하여 형성된다. 즉, 로직 nFET 영역에 대하여, 질화물 스페이서(440a)가 게이트 스택(430)에 인접하여 형성되고, 산화물 스페이서(442a)가 질화물 스페이서(440a)에 인접하여 형성되고, 질화물 스페이서(444a)가 산화물 스페이서(442a)에 인접하여 형성된다. SRAM pFET 영역에 대하여, 질화물 스페이서(440b)가 게이트 스택(432)에 인접하여 형성되며, 산화물 스페이서(442b)가 질화물 스페이서(440b)에 인접하여 형성되고, 질화물 스페이서(444b)가 산화물 스페이서(442b)에 인접하여 형성된다. SRAM nFET 영역에 대하여, 질화물 스페이서(440c)가 게이트 스택(434)에 인접하여 형성되고, 산화물 스페이서(442c)가 질화물 스페이서(440c)에 인접하여 형성되며, 질화물 스페이서(444c)가 산화물 스페이서(442c)에 인접하여 형성된다. 로직 pFET 영역에 대하여, 질화물 스페이서(44Od)가 게이트 스택(436)에 인접하여 형성되며, 산화물 스페이서(442d)가 질화물 스페이서(44Od)에 인접하여 형성되며, 질화물 스페이서(444d)가 산화물 스페이서(442d)에 인접하여 형성된다.
소스/드레인 확산부는 각각의 nFET 및 pFET 영역 내에 형성된다. 즉, 소스/드레인 확산부(446a 및 448a)가 로직 nFET 영역 내에 형성되며, 소스/드레인 확산부(446b 및 448b)가 SRAM pFET 영역 내에 형성되며, 소스/드레인 확산부(446c 및 448c)가 SRAM nFET 영역 내에 형성되며, 소스/드레인 확산부(446d 및448d)가 로직 pFET 영역 내에 형성된다.
각각의 nFET 및 pFET 영역 내의 노출된 Si 구역은 그 후 규화물(silicide)이 된다. 그 결과, 규화물 영역(450a)이 로직 nFET 영역, 즉, 게이트 스택(430) 및 소스/드레인 확장부(446a 및 448a)의 노출된 Si 구역 내에 형성된다. 규화물 영역(450b)이 SRAM pFET 영역, 즉, 게이트 스택(432) 및 소스/드레인 확산부(446b 및 448b)에서의 노출된 Si 구역 내에서 형성된다. 규화물 영역(450c)이 SRAM nFET 영역, 즉, 게이트 스택(434) 및 소스/드레인 확산부(446c 및 448c)에서의 노출된 Si 구역 내에서 형성된다. 규화물 영역(45Od)이 로직 pFET 영역, 즉, 게이트 스택(436) 및 소스/드레인 확산부(446d 및 448d)에서의 노출된 Si 구역 내에서 형성된다.
규화물화(silicidation)에 이어, 질화물 스페이서는, 도 4i에 도시된 바와 같이, 각각의 nFET 및 pFET 영역으로부터 제거된다. 도 4j에 도시된 바와 같이, 인장 질화 실리콘(SiN) 층이 nFET 영역 위에 증착된다. 즉, SiN 층(452)이 로직 nFET 영역 위에 증착되며, SiN 층(454)이 SRAM nFET 영역 위에 증착된다. 인장 SiN 층이, 압축 SiN 층(이하에서 설명됨)과 조합하여, 소자 위에 이중 스트레스 라이너를 형성한다. 인장 SiN 층은 pFET 영역(아래 참조)의 차후 산화 과정 중에 nFET 영역을 더 차폐한다.
도 4k에 도시된 바와 같이, 산화는 pFET 영역 내의 밴드 에지 이동(band edge shift)을 얻도록 사용된다. 본 명세서에서 사용되는 "밴드 에지 이동"이라는 용어는, 이상에서 설명된 바와 같이, 하프늄(Hf)-계일 수 있는 고 유전율층을 산소(O2)에 대해 (예를 들면, 화살표(455)로 도시된 바와 같이) 노출함으로써 양전하 대전된 산소 공공을 중화하는 것을 의미한다. 이러한 양 전하의 제거는 Vt 내의 양의 이동을 제공하여 Vt가, 원하는, 이상적인 pFET 밴드 에지 위치에 더 가깝도록 한다.
도 4l에 도시된 바와 같이, 압축 SiN 층이 pFET 영역 위에 증착된다. 즉, SiN 층(456)이 SRAM pFET 영역 위에 증착되고, SiN 층(458)이 로직 pFET 영역 위에 증착된다. 전술한 바와 같이, 인장 SiN 층은, 압축 SiN 층과 조합하여, 소자 위에 이중 스트레스 라이너를 형성한다.
도 5는 La2O3 캐핑층이 있는 고 유전율/금속 게이트 스택을 갖는 n-채널 금속-산화물 반도체 커패시터(nMOSCAP) 대 캐핑층이 없는 고 유전율/금속 게이트 스택을 갖는 nMOSCAP 내의 플랫 밴드 전압(Va) 이동을 보여주는 그래프(500)이다. nMOSCAP 게이트 스택은 5초 활성 어닐링(five second activation anneal)을 통해 섭씨 1,000 도에 노출되었다. 그래프(500)는 게이트 바이어스(볼트(V)로 측정) 대 커패시턴스 밀도(평방 센티미터 당 마이크로패럿(μF/cm2)로 측정)를 보여준다. 커패시터의 면적(A)은 10 x 10 평방 마이크로미터(μm2)이다.
본 발명의 예시적인 실시예가 본 명세서에서 설명되었다 하더라도, 본 발명이 전술한 실시예에 제한되지 않으며 다양한 변형예 및 변경예가 본 발명의 범주를 이탈하기 않고도 본 기술 분야에 통상의 지식을 가진 자에 의해 이루어질 수 있음을 알 수 있을 것이다.
130, 132, 230, 232, 234, 236: 게이트 스택
204, 304: 기판
206, 306: 로직 nFET 영역
208, 308: SRAM nFET 영역
210, 310: 로직 pFET 영역
212, 312: SRAM pFET 영역
214, 313, 314: 하드마스크
216, 216a, 216b, 216c, 216d: IL 유전체
218, 218a, 218b, 218c, 218d: 고 유전율층
120, 121, 220, 221, 222: 캐핑층
126, 226: 금속층

Claims (10)

  1. 제 1 및 제 2 nFET 영역 및 적어도 제 1 및 제 2 pFET 영역을 갖는 기판;
    상기 제 1 nFET 영역 위의 상기 기판 상의 적어도 하나의 로직 nFET;
    상기 제 1 pFET 영역 위의 상기 기판 상의 적어도 하나의 로직 pFET;
    상기 제 2 nFET 영역 위의 상기 기판 상의 적어도 하나의 SRAM nFET; 및
    상기 제 2 pFET 영역 위의 상기 기판 상의 적어도 하나의 SRAM pFET을 포함하되,
    각각의 상기 로직 nFET, 로직 pFET, SRAM nFET 및 SRAM pFET는 고 유전율층 위에 금속층을 갖는 게이트 스택을 포함하며,
    상기 로직 nFET 게이트 스택은 상기 금속층을 상기 고 유전율층으로부터 분리하는 캐핑층을 더 포함하며, 상기 캐핑층은 상기 로직 pFET, SRAM nFET 및 SRAM pFET 중 하나 또는 그 이상의 문턱 전압에 대해 상기 로직 nFET의 문턱 전압을 변경하도록 더 구성되는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 nFET 영역 및 상기 제 1 및 제 2 pFET 영역은 실리콘을 포함하는 소자.
  3. 전술한 항 중 어느 한 항에 있어서, 상기 SRAM pFET 게이트 스택은 상기 금속층을 상기 고 유전율층으로부터 분리하는 캐핑층을 더 포함하며, 상기 캐핑층은 상기 로직 nFET, 로직 pFET 및 SRAM nFET 중 하나 또는 그 이상의 문턱 전압에 대해 상기 SRAM pFET의 문턱 전압을 변경하도록 구성되는 소자.
  4. 전술한 항 중 어느 한 항에 있어서, 상기 로직 nFET, 로직 pFET, SRAM nFET 및 SRAM pFET 게이트 스택 각각은 상기 금속층 위에 실리콘층을 더 포함하는 소자.
  5. 전술한 항 중 어느 한 항에 있어서, 상기 로직 nFET, 로직 pFET, SRAM nFET 및 SRAM pFET 게이트 스택은 각각 상기 고 유전율층을 상기 기판으로부터 분리하는 계면층 유전체를 더 포함하는 소자.
  6. 전술한 항 중 어느 한 항에 있어서, 상기 기판은 상기 제 1 nFET 영역, 상기 제 2 nFET 영역, 상기 제 1 pFET 영역 및 상기 제 2 pFET 영역 중 적어도 둘 사이에 그 안에 존재하는 하나 또는 그 이상의 얕은 트렌치 소자분리 영역을 더 포함하는 소자.
  7. 전술한 항 중 어느 한 항에 있어서, 상기 로직 nFET 및 SRAM nFET 중 하나 또는 그 이상 위에 인장 질화 실리콘층 및 상기 로직 pFET 및 SRAM pFET 중 하나 또는 그 이상 위에 압축 질화 실리콘을 더 포함하는 소자.
  8. 반도체 소자를 제조하는 방법에 있어서,
    적어도 하나의 로직 nFET 영역, 적어도 하나의 SRAM nFET 영역, 적어도 하나의 로직 pFET 영역 및 적어도 하나의 SRAM pFET 영역을 갖는 기판을 제공하는 단계;
    상기 로직 pFET 영역 내에 결정질 실리콘 게르마늄을 선택적으로 형성하는 단계;
    상기 로직 nFET 영역, 상기 SRAM nFET 영역, 상기 로직 pFET 영역 및 상기 SRAM pFET 영역 위에 계면층 유전체를 성장시키는 단계;
    상기 계면층 유전체 위에 고 유전율층을 증착하는 단계;
    상기 계면층 유전체의 반대쪽에 있는 상기 고 유전율층의 일 측 위의 상기 로직 nFET 영역 내에 캐핑층을 형성하는 단계;
    상기 로직 nFET 영역 내의 상기 캐핑층 위에 및 상기 SRAM nFET 영역, 상기 로직 pFET 영역 및 상기 SRAM pFET 영역 내의 상기 고 유전율층 위에 금속층을 증착하는 단계;
    상기 금속층 위에 실리콘층을 증착하는 단계;
    상기 계면층 유전체, 상기 고 유전율층, 상기 캐핑층, 상기 금속층 및 상기 실리콘층을 통해 상기 로직 nFET 영역 위에 로직 nFET 게이트 스택을 형성하고, 상기 계면층 유전체, 상기 고 유전율층, 상기 금속층 및 상기 실리콘층을 통해 상기 SRAM nFET 영역 위에 SRAM nFET 게이트 스택을, 상기 로직 pFET 영역 위에 로직 pFET 게이트 스택을 및 상기 SRAM pFET 영역 위에 SRAM pFET 게이트 스택을 형성하도록 에칭을 수행하는 단계를 포함하는 방법.
  9. 반도체 소자를 제조하는 방법에 있어서,
    적어도 하나의 로직 nFET 영역, 적어도 하나의 SRAM nFET 영역, 적어도 하나의 로직 pFET 영역 및 적어도 하나의 SRAM pFET 영역을 갖는 기판을 제공하는 단계;
    상기 로직 nFET 영역, 상기 SRAM nFET 영역, 상기 로직 pFET 영역 및 상기 SRAM pFET 영역 위에 계면층 유전체를 성장시키는 단계;
    상기 계면층 유전체 위에 고 유전율층을 증착하는 단계;
    상기 계면층 유전체의 반대쪽에 있는 상기 고 유전율층 위의 상기 로직 nFET 영역 및 상기 SRAM pFET 영역 내에 캐핑층을 형성하는 단계;
    상기 로직 nFET 영역 및 상기 SRAM pFET 영역 내의 상기 캐핑층 위 및 상기 SRAM nFET 영역 및 상기 로직 pFET 영역 내의 상기 고 유전율층 위에 금속층을 증착하는 단계;
    상기 금속층 위에 실리콘층을 증착하는 단계;
    상기 계면층 유전체, 상기 고 유전율층, 상기 캐핑층, 상기 금속층 및 상기 실리콘층을 통해 상기 로직 nFET 영역 위에 로직 nFET 게이트 스택 및 상기 SRAM pFET 영역 위에 SRAM pFET 게이트 스택을 형성하고, 상기 계면층 유전체, 상기 고 유전율층, 상기 금속층 및 상기 실리콘층을 통해 상기 SRAM nFET 영역 위에 SRAM nFET 게이트 스택 및 상기 로직 pFET 영역 위에 로직 pFET 게이트 스택을 형성하도록 에칭을 수행하는 단계를 포함하는 방법.
  10. 적어도 제 1 및 제 2 nFET 영역, 및 적어도 제 1 및 제 2 pFET 영역을 갖는 기판;
    상기 제 1 nFET 영역 위의 상기 기판 상의 적어도 하나의 로직 nFET;
    상기 제 1 pFET 영역 위의 상기 기판 상의 적어도 하나의 로직 pFET;
    상기 제 2 nFET 영역 위의 상기 기판 상의 적어도 하나의 SRAM nFET; 및
    상기 제 2 pFET 영역 위의 상기 기판 상의 적어도 하나의 SRAM pFET을 포함하되,
    각각의 상기 로직 nFET, 로직 pFET, SRAM nFET 및 SRAM pFET는 고 유전율층 위에 금속층을 갖는 게이트 스택을 포함하며,
    상기 로직 nFET 게이트 스택은 상기 금속층을 상기 고 유전율층으로부터 분리하는 캐핑층을 더 포함하며, 상기 캐핑층은 상기 로직 pFET, SRAM nFET 및 SRAM pFET 중 하나 또는 그 이상의 문턱 전압에 대해 상기 로직 nFET의 문턱 전압을 이동시키도록 더 구성되는 집적 회로.
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