JP4177775B2 - 半導体基板及びその製造方法並びに半導体装置 - Google Patents

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Description

本発明は、半導体基板及びその製造方法並びに半導体装置に係わり、例えば、表面層の歪みの状態が異なる領域、すなわち、歪み半導体領域と歪みのない半導体領域とを有する半導体基板及びその製造方法並びにこの半導体基板を用いる半導体装置に関する。
引っ張り応力を受けている歪んだシリコン（歪みＳｉ）では、歪みＳｉ層中の内部応力の効果によって、Ｓｉ中の電子の移動度が増加することが知られている。ここで、歪みＳｉ層とは、Ｓｉ層の格子定数が、歪みによって本来のＳｉの格子定数からずれているＳｉ層である。また、本来のＳｉの格子定数を有する歪みのないＳｉ層を歪みＳｉ層と対比して、ここでは緩和Ｓｉ層と呼ぶ。後で述べるシリコン・ゲルマニウム（ＳｉＧｅ）についても同様に、ここでは、歪みを有するＳｉＧｅ層を歪みＳｉＧｅ層と、歪みのないＳｉＧｅ層を緩和ＳｉＧｅ層と呼ぶ。
ｎチャネルＭＯＳＦＥＴ(Metal-Oxide Semiconductor Field Effect Transistor)（ｎＭＯＳ）のチャネル部に、例えば、引っ張り歪みを有する歪みＳｉ層を利用して半導体装置を形成すると、この装置の動作速度を向上させることができる。さらに、歪みＳｉ層を有する歪みＳｉ基板上に、種々の機能を持つ半導体装置を混載することによって、高性能、高機能の半導体装置を製造することができる。
しかしながら、引っ張り歪みＳｉ中では、電子の移動度は増加するものの、正孔の移動度は、バルクＳｉ中と同等か若しくはむしろ低下する。したがって、半導体素子の特性から、歪みＳｉは、ｎＭＯＳに適している。しかし、ｐＭＯＳには、正孔の移動度がＳｉより大きい歪みＳｉＧｅが好ましい。そこで、歪みの状態の異なる２つの半導体領域を有する半導体基板が提案されている。その一例を図１８に示す。
この例は、Ｓｉ基板１とこの上方に形成した薄い歪みＳｉ層２１との間に挟まれた埋め込み酸化膜（ＢＯＸ：Buried Oxide）層１１及び歪みのない緩和ＳｉＧｅ層１２を有する歪みＳＯＩ(Silicon On Insulator)基板３（図１８（ａ））を使用している。この基板の表面の一部に歪みＳｉ層２１を有する歪みＳｉ領域Ａを残したままで、歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂを形成した半導体基板の例である。
この緩和Ｓｉ領域Ｂは、以下のようにして形成できる。まず、全面を熱酸化して酸化膜（ＳｉＯ２膜）を形成し、パターニングにより領域Ｂの歪みＳｉ層２１を露出する。そして、露出した領域Ｂの歪みＳｉ層２１、緩和ＳｉＧｅ層１２及びＢＯＸ層１１を選択的に除去してＳｉ基板１を露出させる。その後、選択エピタキシャル成長により歪みのない緩和Ｓｉ層２２をＳｉ基板１上に形成し、次に、歪みＳｉ層２１上のＳｉＯ２膜を除去する。このようにして、図１８（ｂ）に示したように、表面が歪みＳｉ層２１である歪みＳｉ領域Ａと、歪みのない緩和Ｓｉ層２２である緩和Ｓｉ領域Ｂを有する半導体基板を形成する。
例えば、図１８（ｂ）に示した構造の歪みＳｉ領域Ａと緩和Ｓｉ領域Ｂとを有する半導体基板を選択エピタキシャル成長によって製造する工程では、選択エピタキシャル成長の前に、例えば、熱酸化、水素アニールのような比較的高温の熱処理が一般に行われる。この熱処理によって、歪みＳｉ層２１と緩和ＳｉＧｅ層１２との界面付近に両者の格子定数の違いによりミスフィット転位が発生し、歪みＳｉ層２１の歪みが緩和するという問題を生じることがある。また、薄い歪みＳｉ層２１を熱酸化すると、さらに薄くなるばかりでなく、歪みＳｉ層２１の厚さ制御が困難になるという問題もある。
また、この熱処理中に、高濃度のＧｅを含む緩和ＳｉＧｅ層からその上に形成した歪みＳｉ層２１にＧｅが拡散するという問題がある。その結果、歪みＳｉ層２１の歪みが小さくなり、電子の移動度が十分に向上できなくなる。
他の一例は、図１９（ａ）に示したように、Ｓｉ基板１上にＳｉＧｅバッファ層３１を介して歪みＳｉ層２１を形成した歪みＳｉ基板２を出発材料として歪みＳｉ領域Ａと緩和Ｓｉ領域Ｂを表面に形成した半導体基板の例である。ＳｉＧｅバッファ層３１は、上記のようなミスフィット転位の発生を抑制するために、ＳｉＧｅ層３１のＧｅ濃度をＳｉ基板１に接する部分では低濃度にし、表面に向かって徐々に高濃度にしたものである。緩和Ｓｉ領域Ｂの形成は、この例では、次のように行う。まず、歪みＳｉ層２１の一部をマスクで覆い歪みのないＳｉ層となる緩和Ｓｉ領域Ｂを露出する。その後、この領域Ｂの歪みＳｉ層２１及びＳｉＧｅバッファ層３１を選択エッチングにより除去して、歪みのないＳｉ基板表面を露出させて、図１９（ｂ）に示したように、緩和Ｓｉ領域Ｂとしたものである。したがって、このような構造では、ＳｉＧｅバッファ層３１上の歪みＳｉ領域ＡとＳｉＧｅバッファ層３１を除去した緩和Ｓｉ領域Ｂとに段差が生じるという問題がある。
さらに、ＳｉＧｅバッファ層３１は、上記のように、その厚み方向でＳｉ中のＧｅ濃度が一定ではなく、Ｓｉ基板１側では低濃度であるが、表面に向かって次第に高濃度になる、いわゆるグレーデッドＳｉＧｅ層である。図１９（ｂ）に示した構造の半導体基板を製造する際に、前述のようにこのＳｉＧｅバッファ層３１をエッチングによって除去する。しかし、Ｓｉ基板１に近い部分のＳｉＧｅバッファ層３１中のＧｅ濃度が低いため、ＳｉＧｅバッファ層３１とＳｉ基板１とのエッチングにおける選択性が小さくなり、エッチング量の制御が困難になる。その結果、エッチング量のウェーハ面内均一性やロット間均一性が悪くなり、緩和Ｓｉ領域Ｂの高さが不均一になるという問題がある。
上述したような問題点を有する半導体基板を使用して半導体装置を製造する場合、例えば、基板の持つ段差によって製造プロセス中で平坦化が困難になり、例えば、所望のパターニングが困難になる。また、表面の歪みＳｉ層２１の厚みバラツキ、あるいは歪みＳｉ層２１に接するＳｉＧｅ層１２のＧｅ濃度のバラツキ等によって、そこに製造した半導体装置の特性にバラツキを生じたり、所望の特性が得られなくなる。
さらに、ＳｉＧｅバッファ層３１中には、Ｓｉ基板１とＳｉＧｅバッファ層３１との格子定数の違いを緩和するために、ミスフィット転位が多数存在する。このようなミスフィット転位を有する歪みＳｉ領域Ａに、深さの深い半導体素子、例えば、トレンチメモリセルを形成すると、トレンチがミスフィット転位を切断することがある。この転位は、電流のリークパスとして働くため、リーク電流の増加により素子特性が劣化するという問題がある。
したがって、優れた所望の特性を有する半導体装置を製造するためには、例えば、（１）歪みＳｉ領域と緩和Ｓｉ領域との段差がなく、基板全体が平坦であること、（２）半導体素子を形成する歪みＳｉ層及び緩和Ｓｉ層の、例えば、厚み、不純物濃度が均一であること、（３）例えば、トレンチを形成する基板内部の領域にミスフィット転位等の結晶欠陥を含まない半導体基板を得ることが課題である。
特開平１１−３４０３３７公報 特開２００３−３０３９７１公報
本発明の目的は、上記の課題を解決した、ほぼ同一の高さを有する歪みＳｉ領域及び緩和Ｓｉ領域を具備する半導体基板及びその製造方法並びにこの半導体基板を使用する半導体装置を提供することである。
上述した課題は、以下の本発明に係る半導体基板及びその製造方法並びにこの半導体基板を使用する半導体装置によって解決される。
本発明の１態様による半導体基板は、支持基板と、前記支持基板上に形成された第３のシリコン層と、前記第３のシリコン層の上方に形成された第１のシリコン層とを含む第１の半導体領域と、前記支持基板上に第１の絶縁膜、第１のシリコン・ゲルマニウム層を介して形成され、その表面が前記第１のシリコン層表面と同じ高さに形成された歪みを有する第２のシリコン層を含む第２の半導体領域と、前記第１の半導体領域と第２の半導体領域との境界面に設けられた第２の絶縁膜とを具備する。
本発明の１態様による半導体装置は、支持基板と、前記支持基板の上方に第１のシリコン層を介して形成された第２のシリコン層を含む第１の半導体領域と、前記支持基板の上方に絶縁層及びシリコン・ゲルマニウム層を介してその表面が前記第２のシリコン層表面と同じ高さに形成された歪みを有する第３のシリコン層を含む第２の半導体領域と、前記第１の半導体領域と第２の半導体領域との間に形成された素子分離絶縁膜の下の前記第１の半導体領域と第２の半導体領域との境界面に形成された絶縁膜と、前記第１の半導体領域に形成されたトレンチ型メモリセルと、前記第２の半導体領域に形成された電界効果型トランジスタとを具備する。
本発明の１態様による半導体基板の製造方法は、第１の絶縁膜を介して形成されたシリコン・ゲルマニウム層を含む半導体基板上に第２の絶縁膜を形成し、前記第２の絶縁膜をパターニングし、前記半導体基板の一部の領域の前記シリコン・ゲルマニウム層と前記第１の絶縁膜の一部を除去して凹部を形成し、全面に第３の絶縁膜を堆積し、前記凹部の底面の前記第３の絶縁膜と前記第１の絶縁膜を除去し、前記凹部にシリコン層を形成し、前記シリコン・ゲルマニウム層表面の前記第２及び第３の絶縁膜を除去し、前記シリコン・ゲルマニウム層上に歪を有する第１のシリコン層を、及び前記シリコン層上に前記第１のシリコン層表面とその表面が同じ高さに第２のシリコン層を同時に形成することを具備する。
本発明によれば、ほぼ同一の高さを有する歪みＳｉ領域及び緩和Ｓｉ領域を具備する半導体基板及びその製造方法並びにこの半導体基板を使用する半導体装置を提供することができる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。
（第１の実施形態）
第１の実施形態は、図１に示したように、支持基板であるＳｉ基板１上に絶縁層であるＢＯＸ層１１を介して緩和ＳｉＧｅ層１２を形成した基板４（以降、ＳＧＯＩ(Silicon Germanium On Insulator)基板と呼ぶ）を出発材料として使用する。本実施形態による半導体基板は、Ｓｉのエピタキシャル成長によって緩和ＳｉＧｅ層１２上に形成した歪みＳｉ層２１を含む歪みＳｉ領域Ａ１と、選択エピタキシャルＳｉ層１５上に歪みＳｉ層２１とほぼ同じ高さに形成した歪みのない緩和Ｓｉ層２２を含む緩和Ｓｉ領域Ｂ１とを有する半導体基板である。この半導体基板の特徴は、歪みＳｉ層２１の膜厚制御が容易であり、高品質な点である。
図２（ａ）から図２（ｆ）を用いてこの製造工程を説明する。
（１）まず、図２（ａ）に示したように、ＳＧＯＩ基板４の全面に酸化膜（ＳｉＯ２膜）１６を形成する。ＳＧＯＩ基板４は、例えば、Ｓｉ基板１に厚さ１００ｎｍ，Ｇｅ濃度１５％の緩和ＳｉＧｅ層１２を厚さ１００ｎｍのＢＯＸ酸化膜層１１を介して形成したものである。ＳｉＯ２膜１６は、例えば、厚さ１００ｎｍであり、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法により形成することができる。
（２）次に、図２（ｂ）に示したように、緩和Ｓｉ層を形成する領域Ｂ１のＳｉＯ２膜１６を除去し、この領域Ｂ１の緩和ＳｉＧｅ層１２及びＢＯＸ層１１の一部をエッチングにより除去する。エッチングは、異方性エッチングあるいは等方性エッチングのいずれも使用できるが、微細加工をするためには、例えば、ＲＩＥ(Reactive Ion Etching)のような異方性エッチングが好ましい。
（３）その後、図２（ｃ）に示したように、熱酸化によって第２のＳｉＯ２膜１７を形成する。引き続き、全面にシリコン窒化膜（ＳｉＮ膜）１８を、例えば、ＬＰＣＶＤ法により堆積する。本実施形態では、ＳｉＮ膜１８を使用したが、他の膜、例えば、ＳｉＯ２膜を使用することができる。
（４）そして、図２（ｄ）に示したように、ＢＯＸ層１１上に堆積したＳｉＮ膜１８を、例えば、ＲＩＥによりエッチングして、さらに、露出したＢＯＸ層１１をウェットエッチングにより除去してＳｉ基板１を露出させる。ＢＯＸ層１１のエッチングは、ＲＩＥなどの反応性エッチングによって行うことができるが、Ｓｉ基板１表面にダメージを与えないために、例えば、ウェットエッチングが好ましい。
（５）次に、図２（ｅ）に示したように、露出したＳｉ基板１表面にＳｉ層１５を選択的にエピタキシャル成長させる。選択エピタキシャル成長の条件は、例えば、ジクロルシラン（ＳｉＨ２Ｃｌ２），０．２５ｓｌｍ及び塩化水素（ＨＣｌ），０．１ｓｌｍを水素（Ｈ２）をキャリアガスとして供給し、成膜圧力は１０Ｔｏｒｒ、基板温度は８００℃である。エピタキシャルＳｉ層１５の成長厚さは、例えば、緩和ＳｉＧｅ層１２の厚さとＢＯＸ層１１の厚さの和と同じ厚さに設定することができる。ここで、前記の（４）の工程でＳｉ基板１表面にダメージが存在すると、選択エピタキシャル成長したＳｉ層１５の結晶性が劣化する。
また、エピタキシャルＳｉ層１５を、選択エピタキシャル成長に代えて固相エピタキシャル成長によって成長させることができる。固相エピタキシャル成長は、以下のように行う。全面に非晶質Ｓｉ膜をＳｉＧｅ層１２より厚く堆積する。次に、高温でアニールすることにより領域Ｂ１のＳｉ基板１上の非晶質Ｓｉ膜を固相エピタキシャル成長により単結晶エピタキシャルＳｉ層１５にする。このとき領域Ａ１のＳｉＮ膜１８上の非晶質Ｓｉは、多結晶Ｓｉになる。この多結晶Ｓｉを除去すると同時に平坦化するために、ＣＭＰ(Chemical-Mechanical Polishing)を行い、図２（ｅ）に示した構造を形成できる。
（６）その後、緩和ＳｉＧｅ層１２を覆っている、ＳｉＮ膜１８及びＳｉＯ２膜１６，１７を燐酸を含む溶液及び希フッ酸によるウェットエッチングにより順次除去する。そして、全面にＳｉ層２１，２２をエピタキシャル成長させる。エピタキシャル成長は、例えば、３００ｓｌｍのＳｉＨ２Ｃｌ２を原料ガスとし、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃とし、厚さ２０ｎｍとして行う。これにより、図２（ｆ）に示したように、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１を、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２をほぼ同じ高さに同時に形成できる。
本実施形態に基づいて製造した半導体基板表面の歪みの状態を、ラマン分光分析法により評価を行った。その結果、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１が、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２が形成されていることを確認した。
図３に示したように、この半導体基板上に素子分離領域ＩＳを形成し、歪みＳｉ領域Ａ１に、例えば、ソース／ドレインＳＤａ、ゲート絶縁膜ＧＩａ及びゲート電極ＧＥａを有するｎチャネルＭＯＳ（ｎＭＯＳ）を、緩和Ｓｉ領域Ｂ１に、例えば、ソース／ドレインＳＤｂ、ゲート絶縁膜ＧＩｂ、ゲート電極ＧＥｂ、及びトレンチキャパシタＴＣを有するトレンチＤＲＡＭ(Dynamic Random Access Memory)セルを形成する。この半導体装置では、歪みＳｉ領域Ａ１と緩和Ｓｉ領域Ｂ１との境界の素子分離領域ＩＳの下には、ＳｉＮ膜１８の一部が残されている。このＳｉＮ膜１８は、素子分離をより完全にする効果を有する。この半導体装置の動作を評価した結果、従来技術により製造した半導体装置と比較して動作速度が早く、メモリセルのリーク電流が低いことを確認した。
このようにして、表面に歪みＳｉ層２１を有する歪みＳｉ領域Ａ１と歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂ１の両者を、ほぼ同じ高さに形成した半導体基板を製造できる。さらに、この半導体基板を使用することによって、従来法で製造した半導体装置より高速かつ高性能な半導体装置を製造することができる。
（第２の実施形態）
第２の実施形態は、第１の実施形態を基にした、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)装置の製造に好ましい構造を有する半導体基板である。本実施形態は、図４に示したように、第１の実施形態と同様に、Ｓｉ基板１上にＢＯＸ層１１を介して緩和ＳｉＧｅ層１２を形成したＳＧＯＩ基板４を出発材料として使用している。本実施形態による半導体基板は、ＢＯＸ層１１上に設けた緩和ＳｉＧｅ層１２上にＳｉのエピタキシャル成長によって形成した歪みＳｉ層２１を含む歪みＳｉ領域Ａ１と、選択エピタキシャルＳｉ層１５上に設けた歪みＳｉＧｅ層１３上に歪みＳｉ層２１とほぼ同じ高さに形成した歪みのない緩和Ｓｉ層２２を含む緩和Ｓｉ領域Ｂ２とを有する半導体基板である。この半導体基板の特徴は、歪みＳｉ層２１及び緩和Ｓｉ層２２の膜厚制御が容易であり、高品質な点である。
図５（ａ）から図５（ｃ）を用いてこの製造工程を説明する。
図５（ａ）は、図２（ｄ）と同じ図であり、ここまでの製造工程は、第１の実施形態の（１）から（４）までと同じであるため、以下に簡単に説明する。
（１）ＳＧＯＩ基板４に、例えば、厚さ１００ｎｍのＳｉＯ２膜１６を形成する。
（２）緩和Ｓｉ領域Ｂ２を形成する領域のＳｉＯ２膜１６、緩和ＳｉＧｅ層１２、及びＢＯＸ層１１の一部を除去する。
（３）熱酸化膜１７を形成し、全面にＳｉＮ膜１８を堆積する。
（４）ＢＯＸ膜１１上のＳｉＮ膜１８及び残りのＢＯＸ膜１１をＳｉ基板１にダメージが残らないように除去して、図５（ａ）に示した構造を形成できる。
（５）次に、図５（ｂ）に示したように、領域Ｂ２の露出したＳｉ基板１上にだけ選択的にＳｉ膜１５及び歪みＳｉＧｅ膜１３を連続して選択エピタキシャル成長する。Ｓｉの選択エピタキシャル成長の条件は、例えば、ＳｉＨ２Ｃｌ２，０．２５ｓｌｍ及びＨＣｌ，０．１ｓｌｍをＨ２をキャリアガスとして供給し、成膜圧力は１０Ｔｏｒｒ、基板温度は８００℃である。引き続き同じ装置の中で歪みＳｉＧｅ層１３を、ＳｉＨ２Ｃｌ２を０．４ｓｌｍ、ＧｅＨ４を０．２ｓｌｍ、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃としてエピタキシャル成長する。歪みＳｉＧｅ層１３の厚さは、１０から３０ｎｍが好ましく、エピタキシャルＳｉ層１５及び歪みＳｉＧｅ層１３の合計厚さは、緩和ＳｉＧｅ層１２とＢＯＸ層１１の合計の厚さに等しくなるように設定することができる。
（６）その後、緩和ＳｉＧｅ層１２を覆っている、ＳｉＮ膜１８及びＳｉＯ２膜１６，１７を燐酸を含む溶液及び希フッ酸によるウェットエッチングにより順次除去する。そして、全面にＳｉ層２１，２２をエピタキシャル成長させる。エピタキシャル成長は、例えば、３００ｓｌｍのＳｉＨ２Ｃｌ２を原料ガスとし、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃とし、厚さ２０ｎｍとして行う。これにより、図５（ｃ）に示したように、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１を、エピタキシャルＳｉ層１５上に設けた歪みＳｉＧｅ１３上には歪みのない緩和Ｓｉ層２２を、ほぼ同じ高さに同時に形成できる。
また、歪みＳｉＧｅ層１３を、例えば、ＳｉＯ２膜で覆ってエピタキシャル成長することによって、歪みＳｉＧｅ層１３上にエピタキシャルＳｉ層２２を形成させないこともできる。
本実施形態に基づいて製造した半導体基板表面の歪みの状態を、ラマン分光分析法により評価を行った。その結果、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１が、エピタキシャルＳｉ層１５上に設けた歪みＳｉＧｅ１３上には歪みのない緩和Ｓｉ層２２が形成されていることを確認した。
図６に示したように、この半導体基板上に素子分離領域ＩＳを形成し、歪みＳｉ領域Ａ１に、例えば、ソース／ドレインＳＤａ、ゲート絶縁膜ＧＩａ及びゲート電極ＧＥａを有するｎＭＯＳを、緩和Ｓｉ領域Ｂ２に、例えば、ソース／ドレインＳＤｂ、ゲート絶縁膜ＧＩｂ、及びゲート電極ＧＥｂを有するｐＭＯＳを形成する。ｐＭＯＳは、チャネルが歪みＳｉＧｅ層１３中に形成されるように製造した。この半導体装置では、歪みＳｉ領域Ａ１と緩和Ｓｉ領域Ｂ２との境界の素子分離領域ＩＳの下には、ＳｉＯ２膜１７とＳｉＮ膜１８の一部が残されている。このＳｉＯ２膜１７とＳｉＮ膜１８は、素子分離をより完全にする効果を有する。この半導体装置の動作を評価した結果、従来技術により製造した半導体装置と比較して、ｎＭＯＳだけでなくｐＭＯＳもスイッチング速度が向上した。
このようにして、表面に歪みＳｉ層２１を有する歪みＳｉ領域Ａ１と歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂ２の両者を、ほぼ同じ高さに形成した半導体基板を製造できる。さらに、この半導体基板を使用することにより、従来法で製造した半導体装置より高速かつ高性能な半導体装置を製造することができる。
（第３の実施形態）
第３の実施形態は、図７に示したように、ＳＧＯＩ基板４に代えて、空洞上に緩和ＳｉＧｅ層を形成した基板（以降、ＳＧＯＮ(Silicon-Germanium On Nothing)と呼ぶ）を使用する例である。本実施形態では、Ｓｉ基板１を出発材料として使用して、ＳＧＯＮ構造を形成する。本実施形態による半導体基板は、図７に示したように、空洞３３を設けた緩和ＳｉＧｅ層１２上にＳｉのエピタキシャル成長によって形成した歪みＳｉ層２１を含む歪みＳｉ領域Ａ２と、Ｓｉ基板１上に歪みＳｉ層２１とほぼ同じ高さに形成した歪みのない緩和Ｓｉ層２２を含む緩和Ｓｉ領域Ｂ３とを有する。この半導体基板の特徴は、歪みＳｉ層２１の膜厚制御が容易であり、高品質なことであると同時に、第１及び第２の実施形態と比較して、製造工程及び製造コストを削減できる点である。
図８（ａ）から図８（ｆ）を用いて本実施形態の製造工程を説明する。
（１）まず、図８（ａ）に示したように、Ｓｉ基板１上にＳｉＯ２膜１６を、例えば、熱酸化若しくはＣＶＤ法で形成し、歪みＳｉ層を形成する領域Ａ２のＳｉＯ２膜１６をパターニングして除去する。
（２）次に、図８（ｂ）に示したように、領域Ａ２の露出したＳｉ基板１を、例えば、２μｍ除去する。続いて、全体を熱酸化して第２のＳｉＯ２膜１７を形成し、全面にＳｉＮ膜１８を、例えば、ＣＶＤ法で堆積する。本実施形態では、ＳｉＮ膜１８を使用したが、他の膜、例えば、ＳｉＯ２膜を使用することができる。
（３）その後、図８（ｃ）に示したように、領域Ａ２のＳｉＮ膜１８を、例えば、ＲＩＥのような異方性エッチングにより除去し、露出した第２のＳｉＯ２膜１７を、例えば、ウェットエッチングにより除去してＳｉ基板１を露出する。そして、露出したＳｉ基板１上に、選択エピタキシャル成長により歪みＳｉＧｅ層１３を、上記（２）の工程でＳｉ基板１を除去した厚さ、例えば、２μｍ形成する。ＳｉＧｅ層１３の選択エピタキシャル成長の条件は、例えば、Ｈ２ガスをキャリアとして、ＳｉＨ２Ｃｌ２を０．４ｓｌｍ、ＧｅＨ４を０．２ｓｌｍ、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃とする。
（４）次に、図８（ｄ）に示したように、歪みＳｉＧｅ層１３に複数のトレンチ３２を形成する。トレンチ３２の大きさは、例えば、直径０．２μｍ、深さ２μｍである。
（５）トレンチ３２を形成した基板を水素アニールする。アニール条件は、例えば、温度８５０℃、圧力３００Ｔｏｒｒ、時間１０分である。このアニール時に歪みＳｉＧｅ層１３が流動し、トレンチ３２が結合して空洞３３が形成される。同時に、ＳｉＧｅ層の歪みが緩和されて空洞の上部に緩和ＳｉＧｅ層１２が形成され、図８（ｅ）に示した構造を形成できる。
（６）その後、Ｓｉ基板１表面を覆っている、ＳｉＮ膜１８及びＳｉＯ２膜１６，１７を燐酸を含む溶液及び希フッ酸によるウェットエッチングにより順次除去する。そして、全面にＳｉ層２１，２２をエピタキシャル成長させる。エピタキシャル成長は、例えば、３００ｓｌｍのＳｉＨ２Ｃｌ２を原料ガスとし、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃とし、厚さ２０ｎｍとして行う。これにより、図８（ｆ）に示したように、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１を、Ｓｉ基板１上には歪みのない緩和Ｓｉ層２２を、ほぼ同じ高さに形成できる。
本実施形態に基づいて製造した半導体基板表面の歪みの状態を、ラマン分光分析法により評価を行った。その結果、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１が、Ｓｉ基板１上には歪みのない緩和Ｓｉ層２２が形成されていることを確認した。
図９に示したように、この半導体基板上に素子分離領域ＩＳを形成し、歪みＳｉ領域Ａ２に、例えば、ソース／ドレインＳＤａ、ゲート絶縁膜ＧＩａ及びゲート電極ＧＥａを有するｎＭＯＳを、緩和Ｓｉ領域Ｂ３に、例えば、ソース／ドレインＳＤｂ、ゲート絶縁膜ＧＩｂ、ゲート電極ＧＥｂ、及びトレンチキャパシタＴＣを有するトレンチＤＲＡＭセルを形成する。この半導体装置では、歪みＳｉ領域Ａ２と緩和Ｓｉ領域Ｂ３との境界の素子分離領域ＩＳの下には、ＳｉＯ２膜１７とＳｉＮ膜１８の一部が残されている。このＳｉＯ２膜１７とＳｉＮ膜１８は、素子分離をより完全にする効果を有する。この半導体装置の動作を評価した結果、従来技術により製造した半導体装置と比較して動作速度が早く、メモリセルのリーク電流が低い事を確認した。
このようにして、表面に歪みＳｉ層２１を有する歪みＳｉ領域Ａ２と歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂ３との両者を、ほぼ同じ高さに形成した半導体基板を製造できる。さらに、この半導体基板を使用することにより、従来法で製造した半導体装置より高速かつ高性能な半導体装置を製造することができる。
（第４の実施形態）
第４の実施形態は、第２の実施形態と同様にＣＭＯＳ半導体装置に適した基板である。本実施形態による半導体基板は、図１０に示したように、Ｓｉ基板１上に形成した緩和ＳｉＧｅ層１２−１，１２−２上にエピタキシャル成長によって形成した歪みＳｉ層２１を含む歪みＳｉ領域Ａ３と、基板Ｓｉ１上に形成したＳｉ層１５上に歪みＳｉＧｅ層１３を介してエピタキシャル成長した歪みのない緩和Ｓｉ層２２を含む緩和Ｓｉ領域Ｂ２とを有する。したがって、ほぼ同じ高さの歪みＳｉ領域Ａ３と緩和Ｓｉ領域Ｂ２とを有する半導体基板である。この半導体基板の特徴は、歪みＳｉ層２１及び緩和Ｓｉ層２２の膜厚制御が容易であり、高品質なことである。
図１１（ａ）から図１１（ｆ）を用いて本実施形態の製造工程を説明する。
（１）まず、図１１（ａ）に示したように、Ｓｉ基板１上にＳｉＯ２膜１６を、例えば、熱酸化若しくはＣＶＤ法で１００ｎｍの厚さに形成する。歪みＳｉ領域Ａ３になる領域のＳｉＯ２膜１６をパターニングして除去し、Ｓｉ基板１を露出する。
（２）次に、図１１（ｂ）に示したように、エピタキシャル成長により緩和ＳｉＧｅ層１２−１を領域Ａ３のＳｉ基板１上に、例えば、２μｍの厚さで形成する。このとき、緩和Ｓｉ領域Ｂ２のＳｉＯ２膜１６上には、多結晶ＳｉＧｅ層３５が形成される。
緩和ＳｉＧｅ層１２の形成は、気相エピタキシャル成長の代わりに固相エピタキシャル成長とすることもできる。また、緩和ＳｉＧｅ層１２−１は、Ｓｉ基板１の近くではＧｅ濃度が低く、成長するに伴いＧｅ濃度が高くなるいわゆるグレーデッドＳｉＧｅ層とすることもできる。このＳｉＧｅ層１２−１の歪みをＸ線回折法により評価した結果、全体の９８％が格子緩和している緩和ＳｉＧｅ層１２−１であることを確認した。
所定の厚さのＳｉＧｅ層１２−１を形成した後に、ＣＭＰにより表面を平坦化する。
（３）図１１（ｃ）に示したように、全面にマスク用の、例えば、ＳｉＯ２膜３６を形成し、パターニングをして多結晶ＳｉＧｅ層３５を露出させる。マスクとして、ＳｉＯ２の他の材料、例えば、ＳｉＮ膜を使用することができる。
ＳｉＯ２膜３６をマスクとして、例えば、ＲＩＥにより多結晶ＳｉＧｅ層３５を除去する。多結晶ＳｉＧｅ層３５の除去は、多結晶ＳｉＧｅと単結晶ＳｉＧｅとの選択比が大きい方法であれば、ウェットエッチングを使用することができる。
（４）次に、マスクＳｉＯ２膜３６及び領域Ｂ２のＳｉ基板１表面のＳｉＯ２膜１６を除去する。その後、図１１（ｄ）に示したように、全面に第２のＳｉＯ２膜１７及びＳｉＮ膜１８を、それぞれ、例えば、熱酸化法及びＣＶＤ法により形成する。
（５）次に、図１１（ｅ）に示したように、領域Ｂ２のＳｉ基板１上方のＳｉＮ膜１８を、例えば、ＲＩＥにより除去し、第２のＳｉＯ２膜１７を、例えば、希フッ酸溶液により除去し、Ｓｉ基板１を露出する。続いて選択エピタキシャル成長を行い、露出したＳｉ基板１上にエピタキシャルＳｉ層１５を形成する。Ｓｉの選択エピタキシャル成長の条件は、例えば、ＳｉＨ２Ｃｌ２，０．２５ｓｌｍ及びＨＣｌ，０．１ｓｌｍをＨ２をキャリアガスとして供給し、成膜圧力は１０Ｔｏｒｒ、基板温度は８００℃である。エピタキシャルＳｉ層１５の厚さは、例えば、緩和ＳｉＧｅ層１２−１の厚さに等しく設定することができる。
（６）その後、緩和ＳｉＧｅ層１２−１表面を覆っている、ＳｉＮ膜１８及び第２のＳｉＯ２膜１７を燐酸を含む溶液及び希フッ酸によるウェットエッチングにより順次除去する。
次に、全面にＳｉＧｅ層１２−２及び１３を、例えば、厚さ２００ｎｍでエピタキシャル成長する。ＳｉＧｅ層のエピタキシャル成長条件は、例えば、ＳｉＨ２Ｃｌ２を０．４ｓｌｍ、ＧｅＨ４を０．２ｓｌｍ、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃である。緩和ＳｉＧｅ層１２−１上に成長したＳｉＧｅ層１２−２は、緩和ＳｉＧｅ層であり、エピタキシャルＳｉ層１５上に成長したＳｉＧｅ層１３は、歪みＳｉＧｅ層である。
さらに、全面に、例えば、厚さ２０ｎｍのＳｉ層２１，２２をエピタキシャル成長させる。エピタキシャル成長条件は、例えば、Ｈ２ガスをキャリアとして、ＳｉＨ２Ｃｌ２を０．３ｓｌｍ、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃とする。これにより、図１１（ｆ）に示したように、緩和ＳｉＧｅ層１２−１，１２−２上には歪みＳｉ層２１を、エピタキシャルＳｉ層１５上に設けた歪みＳｉＧｅ１３上には歪みのない緩和Ｓｉ層２２を、ほぼ同じ高さに形成できる。
本実施形態に基づいて製造した半導体基板表面の歪みの状態を、ラマン分光分析法により評価を行った。その結果、緩和ＳｉＧｅ層１２−１，１２−２上には歪みＳｉ層２１が、Ｓｉ基板１上に設けた歪みＳｉＧｅ層１３上には歪みのない緩和Ｓｉ層２２が形成されていることを確認した。
図１２に示したように、この半導体基板上に素子分離領域ＩＳを形成し、歪みＳｉ領域Ａ１に、例えば、ソース／ドレインＳＤａ、ゲート絶縁膜ＧＩａ及びゲート電極ＧＥａを有するｎＭＯＳを、緩和Ｓｉ領域Ｂ２に、例えば、ソース／ドレインＳＤｂ、ゲート絶縁膜ＧＩｂ、及びゲート電極ＧＥｂを有するｐＭＯＳを形成する。ｐＭＯＳは、チャネルが歪みＳｉＧｅ層１３中に形成されるように製造した。この半導体装置では、歪みＳｉ領域Ａ３と緩和Ｓｉ領域Ｂ２との境界の素子分離領域ＩＳの下には、ＳｉＯ２膜１７とＳｉＮ膜１８の一部が残されている。このＳｉＯ２膜１７とＳｉＮ膜１８は、素子分離をより完全にする効果を有する。この半導体装置の動作を評価した結果、従来技術により製造した半導体装置と比較して動作速度が早く、メモリセルのリーク電流が低い事を確認した。
このようにして、表面に歪みＳｉ層２１を有する歪みＳｉ領域Ａ３と歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂ２との両者がほぼ同じ高さである半導体基板を製造できる。さらに、この半導体基板を使用することにより、従来法で製造した半導体装置より高速かつ高性能な半導体装置を製造することができる。
（第５の実施形態）
第５の実施形態では、Ｓｉ基板１上に、例えば、厚さ２μｍの緩和ＳｉＧｅ層１２を介して歪みＳｉ層１４を形成した、バルク歪みＳｉ基板２を出発材料として使用する。本実施形態による半導体基板は、緩和ＳｉＧｅ層１２を除去した後、図１３に示したように、Ｓｉのエピタキシャル成長を全面に行うことによって、緩和ＳｉＧｅ層１２上に歪みＳｉ層２１を含む歪みＳｉ領域Ａ３と、選択エピタキシャルＳｉ層１５上に歪みのない緩和Ｓｉ層２２を含む緩和Ｓｉ領域Ｂ１とを有する。したがって、ほぼ同じ高さの歪みＳｉ領域Ａ３と緩和Ｓｉ領域Ｂ１とを有する半導体基板である。この半導体基板の特徴は、歪みＳｉ層２１の膜厚制御が容易であり、高品質な歪みＳｉ領域Ａ３と緩和Ｓｉ領域Ｂ１とを形成できる点である。
図１４（ａ）から図１４（ｆ）を用いてこの製造工程を説明する。
（１）図１４（ａ）に示したように、バルク歪みＳｉ基板２の歪みＳｉ層１４を全て熱酸化し、その後、形成された酸化膜を希フッ酸を含む溶液で除去し、緩和ＳｉＧｅ層１２を露出する。歪みＳｉ層１４の除去は、フッ硝酸を含む溶液を用いてエッチングすることもできる。なお、歪みＳｉ層１４を形成しない緩和ＳｉＧｅ基板を使用することもでき、この場合には、歪みＳｉ層１４を除去する工程を省略できる。次に、ＳｉＧｅ層１２の表面全体に、ＳｉＯ２膜１６及びＳｉＮ膜１８を、例えば、ＣＶＤ法により順次堆積する。
（２）次に、図１４（ｂ）に示したように、緩和Ｓｉ層を形成する領域Ｂ１のＳｉＯ２膜１６及びＳｉＮ膜１８をパターニングして除去し、この領域Ｂ１の緩和ＳｉＧｅ層１２をエッチングにより除去する。エッチングは、溶液を用いた等方性エッチングが好ましく、Ｓｉ基板１の一部も同時にエッチングすることによって、ＳｉＧｅ層を完全に除去することが好ましい。
（３）その後、図１４（ｃ）に示したように、熱酸化法によって第２のＳｉＯ２膜１７を形成する。引き続き、全面に第２のＳｉＮ膜１９を、例えば、ＣＶＤ法により堆積する。
（４）そして、図１４（ｄ）に示したように、Ｓｉ基板１の上方に堆積した第２のＳｉＮ膜１９を、例えば、ＲＩＥによりエッチングして、露出した第２のＳｉＯ２膜１７をウェットエッチングにより除去してＳｉ基板１を露出させる。第２のＳｉＯ２膜１７のエッチングは、ＲＩＥなどのイオンエッチングによって行うことができるが、Ｓｉ基板１表面にダメージを与えないために、ウェットエッチングが好ましい。
（５）次に、図１４（ｅ）に示したように、露出したＳｉ基板１表面にＳｉ層１５を選択エピタキシャル成長させる。Ｓｉの選択エピタキシャル成長の条件は、例えば、ＳｉＨ２Ｃｌ２，０．２５ｓｌｍ及びＨＣｌ，０．１ｓｌｍをＨ２をキャリアガスとして供給し、成膜圧力は１０Ｔｏｒｒ、基板温度は８００℃である。エピタキシャルＳｉ層１５の成長厚さは、例えば、緩和ＳｉＧｅ層１２と同じ厚さに設定することができる。ここで、前記の（４）の工程でＳｉ基板１表面にダメージが存在すると、選択エピタキシャル成長したＳｉ層１５の結晶性が劣化する。また、エピタキシャルＳｉ層１５を、選択エピタキシャル成長に代えて固相エピタキシャル成長によって成長させることができる。
（６）その後、緩和ＳｉＧｅ層１２を覆っている、ＳｉＮ膜１８，１９及びＳｉＯ２膜１６，１７を燐酸を含む溶液及び希フッ酸によるウェットエッチングにより順次除去する。そして、全面にＳｉ層２１，２２をエピタキシャル成長させる。エピタキシャル成長は、例えば、０．３ｓｌｍのＳｉＨ２Ｃｌ２を原料ガスとし、成膜圧力を１０Ｔｏｒｒ、基板温度を８００℃とし、厚さ２０ｎｍとして行う。ここで、成膜速度は、基板温度及び成膜圧力によって制御でき、基板温度が７００℃から８００℃、成膜圧力が１０から６０Ｔｏｒｒでは、成膜速度は、３から４５０Ａ／ｍｉｎであった。このエピタキシャル成長により、図１４（ｆ）に示したように、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１を、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２を、ほぼ同じ高さに形成できる。
本実施形態に基づいて製造した半導体基板表面の歪みの状態を、ラマン分光分析法により評価を行った。その結果、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１が、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２が形成されていることを確認した。
この半導体基板上に周知の半導体製造技術を用いて、図１５に示したように、歪みＳｉ領域Ａ３に、例えば、ソース／ドレインＳＤａ、ゲート絶縁膜ＧＩａ及びゲート電極ＧＥａを有するｎＭＯＳを、緩和Ｓｉ領域Ｂ１に、例えば、ソース／ドレインＳＤｂ、ゲート絶縁膜ＧＩｂ、ゲート電極ＧＥｂ、及びトレンチキャパシタＴＣを有するトレンチＤＲＡＭセルを形成する。この半導体装置では、歪みＳｉ領域Ａ３と緩和Ｓｉ領域Ｂ１との境界の素子分離領域ＩＳの下には、ＳｉＯ２膜１７とＳｉＮ膜１９の一部が残されている。このＳｉＯ２膜１７とＳｉＮ膜１９は、素子分離をより完全にする効果を有する。この半導体装置の動作を評価した結果、従来技術により製造した半導体装置と比較して動作速度が早く、メモリセルのリーク電流が低い事を確認した。
このようにして、表面に歪みＳｉ層２１を有する歪みＳｉ領域Ａ３と歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂ１の両者を、ほぼ同じ高さに形成した半導体基板を製造できる。さらに、この半導体基板を使用することにより、従来法で製造した半導体装置より高速かつ高性能な半導体装置を製造することができる。
（第５の実施形態の第１の変形例）
本変形例は、第５の実施形態の製造プロセスを短縮し、かつ高集積化に適するように変形したものである。本変形例では、出発材料としてＳｉ基板１上に、例えば、厚さ２μｍの緩和ＳｉＧｅ層１２を形成した緩和ＳｉＧｅ基板５を使用する。これによって、歪みＳｉ層を除去する工程を省略することができると同時に、この除去工程における熱酸化によって緩和ＳｉＧｅ層１２表面が酸化されてＧｅが緩和ＳｉＧｅ層１２表面に濃縮されるのを防ぐことができる。さらに、歪みＳｉを形成する領域Ａ３の緩和ＳｉＧｅ層１２を異方性エッチングによって除去するため、横方向のエッチングによりマスクＳｉＮ膜１８及びＳｉＯ２膜１６下がアンダーカットされることを防止でき、高集積化に適している。
第５の実施形態から変形したプロセスを図１６（ａ）から図１６（ｃ）を使用して説明する。
（１）緩和ＳｉＧｅ基板５全面にＳｉＯ２膜１６及びＳｉＮ膜１８を形成する。次に、図１６（ａ）に示したように、歪みのないＳｉ層を形成する緩和Ｓｉ領域Ｂ１上のＳｉＯ２膜１６及びＳｉＮ膜１８をパターニングにより除去する。
（２）引き続き図１６（ｂ）に示したように、ＳｉＯ２膜１６及びＳｉＮ膜１８をマスクとして、緩和ＳｉＧｅ層１２及びＳｉ基板１の一部を、例えば、ＲＩＥ等の異方性エッチングにより除去する。ここで、異方性エッチングを行うため、マスクの下への横方向のエッチングは抑制される。
その後、第５の実施形態の工程（３）から（６）を行う。すなわち、全面に第２のＳｉＯ２膜１７及び第２のＳｉＮ膜１９を形成する。次に、Ｓｉ基板１上の第２のＳｉＮ膜１９及び第２のＳｉＯ２膜１７を除去し、露出したＳｉ基板１上に選択エピタキシャル成長によりＳｉ層１５を形成する。その後、緩和ＳｉＧｅ層１２表面のＳｉＮ膜１８，１９及びＳｉＯ２膜１６，１７を除去し、全面にＳｉ層２１，２２をエピタキシャル成長させる。これによって、図１６（ｃ）に示したように、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１を、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２を、ほぼ同じ高さに形成した半導体基板を製造できる。本変形例の半導体基板は、第５の実施形態による半導体基板に比べ、歪みＳｉ層２１と歪みのない緩和Ｓｉ層２２との境界領域の幅を狭くすることができる。
本実施形態に基づいて製造した半導体基板表面の歪みの状態を、ラマン分光分析法により評価を行った。その結果、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１が、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２が形成されていることを確認した。
この半導体基板上に、図１５と同様に、歪みＳｉ領域Ａ３に、例えば、ｎＭＯＳを、緩和Ｓｉ領域Ｂ１に、例えば、トレンチＤＲＡＭセルを形成する。この半導体装置の動作を評価した結果、従来技術により製造した半導体装置と比較して動作速度が早く、メモリセルのリーク電流が低い事を確認した。
このようにして、表面に歪みＳｉ層２１を有する歪みＳｉ領域Ａ３と歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂ１の両者を、ほぼ同じ高さに形成した半導体基板を製造できる。さらに、この半導体基板を使用することにより、従来法で製造した半導体装置より高速かつ高性能な半導体装置を製造することができる。
（第５の実施形態の第２の変形例）
本変形例は、第５の実施形態の製造プロセスを短縮し、かつ高集積化に適するように変形すると同時に、緩和Ｓｉ領域Ｂ１を形成する際に、Ｓｉ基板１をＲＩＥでエッチングすることによるダメージが与えられる可能性を回避したものである。本変形例では、第１の変形例と同様に出発材料としてＳｉ基板１上に、例えば、厚さ２μｍの緩和ＳｉＧｅ層１２を形成した緩和ＳｉＧｅ基板５を使用する。これによって、第５の実施形態の第１の変形例と同様にプロセスを簡略化できる。さらに、歪みＳｉを形成する領域Ａ３の緩和ＳｉＧｅ層１２を異方性エッチングによって除去し、Ｓｉ基板１をウェットエッチングによって除去するため、横方向のエッチングによりマスクＳｉＮ膜１８及びＳｉＯ２膜１６下のアンダーカットを抑制できると同時に、Ｓｉ基板１のＲＩＥによるダメージを抑制できる。
第５の実施形態の第２の変形例のプロセスを図１７（ａ）から図１７（ｃ）を使用して説明する。
（１）第１の変形例と同様に、緩和ＳｉＧｅ基板５全面にＳｉＯ２膜１６及びＳｉＮ膜１８を形成する。次に、図１７（ａ）に示したように、歪みのないＳｉ層を形成する緩和Ｓｉ領域Ｂ１上のＳｉＯ２膜１６及びＳｉＮ膜１８をパターニングにより除去する。
（２）引き続き、図１７（ｂ）に示したように、ＳｉＯ２膜１６及びＳｉＮ膜１８をマスクとして、領域Ｂ１の緩和ＳｉＧｅ層１２を、例えば、ＲＩＥ等の異方性エッチングにより除去する。ここで、異方性エッチングを行うため、マスクの下への横方向のエッチングは抑制される。その後、Ｓｉ基板１の一部をウェットエッチングによって除去する。このため、Ｓｉ基板１表面にはダメージが残らず、しかも、マスク下のアンダーカット量もごくわずかに抑制できる。このＳｉ基板１のウェットエッチングには、例えば、アルカリ性溶液と過酸化水素水との混合溶液を使用することができる。
その後、第５の実施形態の工程（３）から（６）を行う。すなわち、全面に第２のＳｉＯ２膜１７及び第２のＳｉＮ膜１９を形成する。次に、Ｓｉ基板１上の第２のＳｉＮ膜１９及び第２のＳｉＯ２膜１７を除去し、露出したＳｉ基板１上に選択エピタキシャル成長によりＳｉ層１５を形成する。その後、緩和ＳｉＧｅ層１２表面のＳｉＮ膜１８，１９及びＳｉＯ２膜１６を除去し、全面にＳｉ層２１，２２をエピタキシャル成長させる。これによって、図１７（ｃ）に示したように、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１を、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２を、ほぼ同じ高さに形成した半導体基板を製造できる。本変形例の半導体基板は、歪みＳｉ層２１と歪みのない緩和Ｓｉ層２２との境界領域の幅を狭くすることができる。同時に、Ｓｉ基板１表面にＲＩＥダメージが与えられる可能性を回避したものである。その結果、エピタキシャルＳｉ層１５の結晶性を向上できる。
本実施形態に基づいて製造した半導体基板表面の歪みの状態を、ラマン分光分析法により評価を行った。その結果、緩和ＳｉＧｅ層１２上には歪みＳｉ層２１が、エピタキシャルＳｉ層１５上には歪みのない緩和Ｓｉ層２２が形成されていることを確認した。
この半導体基板上に、図１５と同様に、歪みＳｉ領域Ａ３に、例えば、ｎＭＯＳを、緩和Ｓｉ領域Ｂ１に、例えば、トレンチＤＲＡＭセルを形成する。この半導体装置の動作を評価した結果、従来技術により製造した半導体装置と比較して動作速度が早く、メモリセルのリーク電流が低い事を確認した。
このようにして、表面に歪みＳｉ層２１を有する歪みＳｉ領域Ａ３と歪みのない緩和Ｓｉ層２２を有する緩和Ｓｉ領域Ｂ１の両者を、ほぼ同じ高さに形成した半導体基板を製造できる。さらに、この半導体基板を使用することにより、従来法で製造した半導体装置より高速かつ高性能な半導体装置を製造することができる。
ここに開示された実施形態の説明によって、本分野に知識のある者が、本発明を実施することが可能であり、これらの実施形態の各種の変形を、容易に実現できるであろう。そして、ここで定義された一般的な原理は、本発明の精神及び範囲から逸脱しないで、他の実施形態にも適用できる。それゆえ、本発明は、ここに示された実施形態に制限することを意図したものではなく、ここに開示された原理及び卓越した特性と整合する広い範囲に適用されるものである。
第１の実施形態による半導体基板の一例を示す断面図。 図２（ａ）から（ｆ）は、第１の実施形態による半導体基板の製造工程の一例を説明するために示す断面図。 第１の実施形態による半導体基板を使用した半導体装置の一例を示す断面図。 第２の実施形態による半導体基板の一例を示す断面図。 図５（ａ）から（ｃ）は、第２の実施形態による半導体基板の製造工程の一例を説明するために示す断面図。 第２の実施形態による半導体基板を使用した半導体装置の一例を示す断面図。 第３の実施形態による半導体基板の一例を示す断面図。 図８（ａ）から（ｆ）は、第３の実施形態による半導体基板の製造工程の一例を説明するために示す断面図。 第３の実施形態による半導体基板を使用した半導体装置の一例を示す断面図。 第４の実施形態による半導体基板の一例を示す断面図。 図１１（ａ）から（ｆ）は、第４の実施形態による半導体基板の製造工程の一例を説明するために示す断面図。 第４の実施形態による半導体基板を使用した半導体装置の一例を示す断面図。 第５の実施形態による半導体基板の一例を示す断面図。 図１４（ａ）から（ｆ）は、第５の実施形態による半導体基板の製造工程の一例を説明するために示す断面図。 第５の実施形態による半導体基板を使用した半導体装置の一例を示す断面図。 図１６（ａ）から（ｃ）は、第５の実施形態の第１の変形例による半導体基板の一例を示す断面図。 図１７（ａ）から（ｃ）は、第５の実施形態の第２の変形例による半導体基板の一例を示す断面図。 図１８（ａ）、（ｂ）は、従来技術によるによる半導体基板の製造工程の一例を示す断面図。 図１９（ａ）、（ｂ）は、従来技術によるによる他の半導体基板の製造工程の一例を示す断面図。
符号の説明
１…半導体基板、
１１…埋め込み酸化膜層（ＢＯＸ層）、
１２…緩和ＳｉＧｅ層、
１３…歪みＳｉＧｅ層、
１５…エピタキシャルＳｉ層、
１６…第１のＳｉＯ２膜、
１７…第２のＳｉＯ２膜、
１８…第１のＳｉＮ膜、
１９…第２のＳｉＮ膜、
２１…歪みＳｉ層、
２２…緩和Ｓｉ層、
３３…空洞、
Ａ，Ａ１，Ａ２，Ａ３…歪みＳｉ領域、
Ｂ，Ｂ１，Ｂ２，Ｂ３…緩和Ｓｉ領域。

Claims (7)

  1. 支持基板と、
    前記支持基板上に形成された第３のシリコン層と、前記第３のシリコン層の上方に形成された第１のシリコン層とを含む第１の半導体領域と、
    前記支持基板上に第１の絶縁膜、第１のシリコン・ゲルマニウム層を介して形成され、その表面が前記第１のシリコン層表面と同じ高さに形成された歪みを有する第２のシリコン層を含む第２の半導体領域と、
    前記第１の半導体領域と第２の半導体領域との境界面に設けられた第２の絶縁膜とを具備することを特徴とする半導体基板。
  2. 前記第１の半導体領域は、前記第３のシリコン層上に第２のシリコン・ゲルマニウム層を介して形成された第１のシリコン層を含むことを特徴とする請求項１に記載の半導体基板。
  3. 前記第１の絶縁膜と前記第２の絶縁膜は、接触することを特徴とする請求項１若しくは２に記載の半導体基板。
  4. 前記第１のシリコン層は、歪みのないシリコン層であることを特徴とする請求項１ないし３のいずれか１に記載の半導体基板。
  5. 支持基板と、
    前記支持基板の上方に第１のシリコン層を介して形成された第２のシリコン層を含む第１の半導体領域と、
    前記支持基板の上方に絶縁層及びシリコン・ゲルマニウム層を介してその表面が前記第２のシリコン層表面と同じ高さに形成された歪みを有する第３のシリコン層を含む第２の半導体領域と、
    前記第１の半導体領域と第２の半導体領域との間に形成された素子分離絶縁膜の下の前記第１の半導体領域と第２の半導体領域との境界面に形成された絶縁膜と、
    前記第１の半導体領域に形成されたトレンチ型メモリセルと、
    前記第２の半導体領域に形成された電界効果型トランジスタとを具備することを特徴とする半導体装置。
  6. 支持基板と、
    前記支持基板の上方に第１のシリコン層及び第１のシリコン・ゲルマニウム層を介して形成された第２のシリコン層を含む第１の半導体領域と、
    前記支持基板の上方に絶縁層及び第２のシリコン・ゲルマニウム層を介して形成された歪みを有する第３のシリコン層を含み、この第３のシリコン層表面が前記第２のシリコン層表面と同じ高さに形成された第２の半導体領域と、
    前記第１の半導体領域と第２の半導体領域との間に形成された素子分離絶縁膜の下の前記第１の半導体領域と第２の半導体領域との境界面に形成された絶縁膜と、
    前記第１の半導体領域に形成されたｐチャネル電界効果型トランジスタと、
    前記第２の半導体領域に形成されたｎチャネル電界効果型トランジスタとを具備することを特徴とする半導体装置。
  7. 第１の絶縁膜を介して形成されたシリコン・ゲルマニウム層を含む半導体基板上に第２の絶縁膜を形成し、
    前記第２の絶縁膜をパターニングし、
    前記半導体基板の一部の領域の前記シリコン・ゲルマニウム層と前記第１の絶縁膜の一部を除去して凹部を形成し、
    全面に第３の絶縁膜を堆積し、
    前記凹部の底面の前記第３の絶縁膜と前記第１の絶縁膜を除去し、
    前記凹部にシリコン層を形成し、
    前記シリコン・ゲルマニウム層表面の前記第２及び第３の絶縁膜を除去し、
    前記シリコン・ゲルマニウム層上に歪を有する第１のシリコン層を、及び前記シリコン層上に前記第１のシリコン層表面とその表面が同じ高さに第２のシリコン層を同時に形成することを特徴とする半導体基板の製造方法。
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