KR102210325B1 - Ｃｍｏｓ 소자 및 그 제조 방법 - Google Patents

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Abstract

CMOS 소자 및 그 제조 방법이 개시된다.
개시된 CMOS 소자는, 실리콘 기판 상에 버퍼층이 구비되고, 상기 버퍼층 상에 n형 트랜지스터용 제1층이 구비되고, 상기 제1층과 이격되게 p형 트랜지스터용 제2층이 구비되며, 상기 p형 트랜지스터용 제2층은 상기 버퍼층 상 또는 상기 실리콘 기판 상에 배치될 수 있다.

Description

ＣＭＯＳ 소자 및 그 제조 방법{Complementary metal oxide semiconductor device and method of manufacturing the same}
CMOS 소자 및 그 제조 방법에 관한 것으로, 상세하게는 하나의 실리콘 기판 상에 n형 트랜지스터용 층과 p형 트랜지스터용 층을 함께 포함한 CMOS 소자 및 그 제조 방법에 관한 것이다.
화합물 반도체, 예를 들어 III-V족 반도체 물질을 이용한 소자 개발에 대한 연구가 활발하게 이루어지고 있다. III-V족 화합물 반도체 물질의 전자 이동도가 실리콘 대비 10~103 배 이상 크기 때문에 CMOS(Complementary Metal Oxide Semiconductor) 소자에서 고속의 채널로 사용하거나 또는 고효율의 III-V 태양전지 등에 적용하기에 적합하기 때문이다.
III-V족 반도체 물질을 성장시키기 위한 기판으로 InP, GaAs, GaSb, InSb 등과 같은 III-V 기판이 많이 사용되어 왔다. 하지만 이러한 기판은 가격이 Si에 비해 매우 비쌀 뿐 아니라 공정 중 쉽게 깨질 수 있으며, 상용화되어 있는 기판의 최대 크기도 6인치 정도로 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, III-V 기판 대신 실리콘 기판을 활용한 반도체 소자의 개발이 이루어지고 있다.
또한, 최근, 실리콘 기반의 광 집적 회로(photonics integrated circuit)를 구현하는 기술에 대한 관심이 높아지고 있으며, 이러한 추세에 따라 III-V 화합물 반도체 물질을 이용하여, LED(light emitting diode), LD(laser diode)와 같은 광원, 고속 소자용 트랜지스터 등을 실리콘 기판 상에 형성하는 기술에 대한 수요가 증가하고 있다. 대면적의 실리콘 기판 위에 III-V족 화합물 반도체를 집적시킬 경우 기존 실리콘 제조 공정을 그대로 이용할 수 있고 가격을 크게 저하시킬 수 있다.
하지만 III-V족 화합물 반도체 물질과 실리콘 기판 사이의 격자 상수 차이와 열팽창 계수 차이로 인해 다양한 결함(defect)들이 발생되며 이러한 결함들 때문에 디바이스 적용에 한계를 가지고 있다. 예를 들어, 기판의 격자 상수보다 작은 격자 상수의 반도체 박막을 성장시키고자 할 때, 압축 응력(compressive stress)에 의한 전위(dislocation)가 발생하고, 기판의 격자 상수보다 큰 격자 상수의 반도체 박막을 성장시키고자 할 때 인장 응력(tensile stress)에 의한 크랙(crack)이 발생할 수 있다.
본 발명의 일 실시예는 하나의 실리콘 기판 상에 n형 트랜지스터용 층과 p형 트랜지스터용 층을 함께 포함한 CMOS 소자를 제공한다.
본 발명의 일 실시예는 하나의 실리콘 기판 상에 n형 트랜지스터용 층과 p형 트랜지스터용 층을 함께 포함한 CMOS 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따른 CMOS 소자 제조 방법은,
실리콘 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 n형 트랜지스터용 물질층을 적층하는 단계;
상기 n형 트랜지스터용 물질층을 에칭하여 n형 트랜지스터용 제1층과 제1 패턴을 형성하는 단계;
상기 제1층과 상기 제1 패턴 상에 절연층을 형성하는 단계;
상기 절연층을 에칭하여 선택적 성장을 위한 제2 패턴을 형성하는 단계; 및
상기 제2 패턴에 p형 트랜지스터용 제2층을 선택적 성장을 하는 단계;를 포함한다.
상기 버퍼층은 In, Ga 및 Al로 이루어진 그룹 중 적어도 하나와 As, P 및 Sb로 이루어진 그룹 중 적어도 하나를 포함하는 III-V족 물질로 형성될 수 있다..
상기 버퍼층은 InP, InAs, InSb, GaAs, GaP, GaSb, AlP, AlAs, AlSb, InAlAs, InGaP, GaAsP, InGaAsP, InGaAlAs로 이루어진 그룹 중 적어도 하나의 물질로 형성될 수 있다.
상기 버퍼층은 n형으로 도핑될 수 있다.
상기 버퍼층은 적어도 하나의 IV족 물질을 포함할 수 있다.
상기 버퍼층은 SiGe, GeSn, Ge 중 적어도 하나로 형성될 수 있다.
상기 제1층은 III-V족 물질로 형성될 수 있다.
상기 제1층은 InGaAs, InP, InSb, InGaSb, GaSb 및 InAs 중 적어도 하나로 형성될 수 있다.
상기 제2층은 IV족 물질로 형성될 수 있다.
상기 제2층은 Ge 으로 형성될 수 있다.
상기 n형 트랜지스터는 n형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함할 수 있다.
상기 p형 트랜지스터는 p형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함할 수 있다.
상기 제1층과 제2층은 채널층일 수 있다.
상기 제1 패턴을 형성하는 단계는, 상기 제1층을 에칭하여 버퍼층의 일부 영역이 노출되도록 할 수 있다.
상기 제1 패턴을 형성하는 단계는, 상기 제1층을 에칭하여 상기 실리콘 기판이 노출되도록 할 수 있다.
상기 절연층은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
본 발명의 실시예에 따른 CMOS 소자는,
실리콘 기판;
상기 실리콘 기판 상의 버퍼층;
상기 버퍼층 상의 n형 트랜지스터용 제1층;
상기 제1층과 이격되게 배치되고, 상기 버퍼층 상 또는 상기 실리콘 기판 상에 배치된 p형 트랜지스터형 제2층; 및
상기 제1층과 제2층 사이의 절연층;을 포함할 수 있다.
본 발명의 일 실시예에 따른 CMOS 소자의 제조 방법은 하나의 실리콘 기판 상에 p형 트랜지스터와 n형 트랜지스터를 함께 집적하여 형성할 수 있다. 따라서, 대면적의 실리콘 기판 상에 CMOS 소자를 대량으로 제조할 수 있으며, 기존의 실리콘 기판을 이용한 제조 공정을 그대로 이용할 수 있으므로, 제조비용을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 CMOS 소자 제조 방법을 나타낸 흐름도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 CMOS 소자 제조 방법의 일 예를 나타낸 도면이다.
도 9 내지 도 15는 본 발명의 일 실시예에 따른 CMOS 소자 제조 방법의 다른 예를 나타낸 도면이다.
도 16 내지 도 23은 본 발명의 일 실시에에 따른 CMOS 소자 제조 방법의 또다른 예를 나타낸 도면이다.
도 24는 웨이퍼 상에 본 발명의 일 실시예에 따른 CMOS 소자가 구비된 예를 도시한 것이다.
이하, 본 발명의 실시예에 따른 CMOS 소자 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 CMOS 소자 제조 방법을 개략적으로 나타낸 것이다.
도 1을 참조하면, 기판을 준비하고(S10), 상기 기판 상에 버퍼층을 형성한다(S20). 상기 기판은 실리콘계 기판일 수 있다. 예를 들어, 기판은 실리콘 기판일 수 있다. 상기 버퍼층 상에 n형 트랜지스터용 제1층을 성장한다(S30). 상기 n형 트랜지스터는 예를 들어, n형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다. 상기 n형 트랜지스터용 제1층을 에칭하여 제1 패턴을 형성한다(S40). 상기 제1 패턴은 상기 버퍼층을 일부 노출시키거나 상기 기판을 일부 노출시킬 수 있다. 그리고, 상기 n형 트랜지스터용 제1층과, 상기 제1패턴 상에 절연층을 적층한다(S50). 상기 절연층을 에칭하여 선택적 성장을 위한 제2 패턴을 형성한다(S60). 상기 제2 패턴은 p형 제2트랜지스터용 제2층을 선택적 성장하기 위한 패턴일 수 있다.
그리고, 상기 제2 패턴에 p형 제2트랜지스터용 제2층을 형성한다(S70). 상기 p형 트랜지스터는 예를 들어 p형 MOSFET일 수 있다. 상기 n형 트랜지스터의 제1층은 전자 이동도(electron mobility)가 큰 물질로 형성되고, 상기 p형 트랜지스터의 제2층은 정공 이동도(hole mobility)가 큰 물질로 형성될 수 있다.
본 실시예는 하나의 기판에 n형 트랜지스터와 p형 트랜지스터를 함께 형성할 수 있는 제조 방법을 제공한다.
도 2 내지 도 8은 본 발명의 일 예에 따른 CMOS 소자의 제조 방법을 도시한 것이다. 도 2를 참조하면, 기판(10) 상에 버퍼층(13)이 형성되고, 상기 버퍼층(13) 상에 n형 트랜지스터용 물질층(15)이 형성될 수 있다. 상기 기판(10)은 실리콘계(silicon based) 기판일 수 있다. 또한, 기판(10)은 p형 또는 n형 불순물로 도핑될 수 있다. 예를 들어, 기판(10)은 실리콘 기판일 수 있고, p형 실리콘 기판일 수 있다.
상기 n형 트랜지스터용 물질층(15)은 예를 들어, III-V족 물질로 형성될 수 있다 상기 n형 트랜지스터용 물질층(15)의 III-V족 물질에 대해서는 후술하기로 한다.
상기 버퍼층(13)은 예를 들어, 상기 제1층(15)의 물질과 같은 계열의 III-V족 물질로 형성될 수 있다. 상기 버퍼층(13)은 예를 들어, In, Ga 및 Al로 이루어진 그룹 중 적어도 하나와 As, P 및 Sb로 이루어진 그룹 중 적어도 하나를 포함하는 III-V족 물질을 포함할 수 있다. 버퍼층(20)의 III-V족 물질은 2원계, 3원계 또는 4원계 물질일 수 있다. 상기 2원계 물질은, 예컨대, InP, InAs, InSb, GaAs, GaP, GaSb, AlP, AlAs, AlSb 등일 수 있다. 상기 3원계 물질은, 예컨대, InAlAs, InGaP, GaAsP 등일 수 있다. 상기 4원계 물질은, 예컨대, InGaAsP, InGaAlAs 등일 수 있다. 버퍼층(130)은 n형 물질층일 수 있다. 또는, 버퍼층(13)은 n형 불순물로 도핑된 층이거나, n형 불순물로 도핑된 효과를 갖는 층일 수 있다. 일 예로, 버퍼층(13)은 n-InP층일 수 있다. 이러한 버퍼층(13)은 기판(10)과 n형 트랜지스터용 물질층(15) 사이의 격자상수 및 열팽창계수 차이를 완화시키고, 아울러 결함을 완화하여 n형 트랜지스터용 물질층(17)의 결정성을 향상시킬 수 있다.
또는, 상기 버퍼층(13)은 이후 설명될 p형 트랜지스터용 제2층(25)과 같은 계열의 물질로 형성될 수 있다. 예를 들어, 상기 버퍼층(13)은 적어도 하나의 IV족 물질로 형성될 수 있다. 상기 버퍼층(13)은 예를 들어, SiGe, GeSn, Ge 중 적어도 하나를 포함할 수 있다.
상기 n형 트랜지스터용 물질층(15)은 예를 들어, III-V족 물질로 형성될 수 있다. 상기 III-V족 물질은, 예를 들어, InGaAs, InP, InSb, InGaSb, GaSb 및 InAs 중 적어도 하나를 포함할 수 있다. 또한, 상기 n형 트랜지스터용 물질층(15)은 양자우물 구조(quantum well structure)를 가질 수 있다. 상기 n형 트랜지스터용 물질층(15)에 대한 사전처리(pre-treatment)로 습식처리(wet treatment)와 인시츄(in-situ) 어닐링을 실시할 수 있다. 상기 n형 트랜지스터는 예를 들어 n형 MOSFET일 수 있다.
도 3을 참조하면, 상기 n형 트랜지스터용 물질층(15)을 에칭하여 n형 트랜지스터용 제1층(17)과 제1패턴(18)을 형성할 수 있다. 상기 제1층(17)은 예를 들어, n형 트랜지스터의 채널층일 수 있다.
상기 제1패턴(18)에서는 상기 버퍼층(13)의 일부가 노출될 수 있다. 상기 n형 트랜지스터용 제1층(15)을 에칭시 포토레지스트를 이용하여 에칭할 수 있다. 다음, 도 4에 도시된 바와 같이, 상기 n형 트랜지스터용 제1층(17)과 노출된 버퍼층(13) 상에 절연층(20)을 형성한다. 상기 절연층(20)은 산화막, 질화막 또는 산화질화막으로 형성될 수 있다. 예를 들어, 상기 절연층(20)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiOxNy)으로 형성될 수 있다. 도 5를 참조하면, 상기 절연층(20)을 에칭하여 선택적 성장을 위한 제2패턴(23)을 형성한다. 다음, 도 6에 도시된 바와 같이 상기 제2패턴(23)에 선택적 성장을 통해 p형 트랜지스터용 제2층(25)을 형성할 수 있다. 상기 제2층(25)은 상기 제2패턴(23)의 깊이보다 낮게 성장되거나, 상기 제2패턴(23)에 맞게 성장되거나, 상기 제2패턴(23)보다 높게 성장될 수 있다. 상기 제2층(25)의 성장 후에 평탄화 공정을 통해 제2층(25)의 표면을 평탄화할 수 있다. 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing) 방법을 이용할 수 있다. 여기서, 평탄화 공정은 필수적인 것은 아니며, 제2층의 표면 상태에 따라 선택적으로 수행될 수 있다. 상기 절연층(20)은 선택적 성장 공정에서의 마스크로 사용될 수 있다. 상기 제2층(25)은 예를 들어, IV족 물질을 포함하는 물질로 형성될 수 있다. 상기 제2층(25)은 예를 들어, Ge으로 형성될 수 있다. 제2층(25)은 에피텍시법으로 성장시킬 수 있다. 예를 들면, 제2층(25)은 먼저 저온(예컨대, 400℃)에서 Ge을 수~수십nm 두께로 성장한 다음, 이어서 상기 저온보다 높은 온도, 예를 들면 600℃에서 Ge을 성장시켜 형성할 수 있다. 이때, 절연층(20)은 마스크로 사용될 수 있다. 제1층(15)의 표면은 절연층(20)으로 덮여 있으므로, 제2 층(25)은 버퍼층(13)의 노출된 영역 상에만 선택적으로 성장될 수 있다.
도 7을 참조하면, 도 6에 도시된 결과물의 표면을 평탄화하여 상기 제1층(17)이 노출되도록 한다. 평탄화는, 예를 들면 화학 기계적 연마(Chemical Mechanical Polishing) 방법을 이용하여 수행할 수 있다. 이와 같이 함으로써, 하나의 기판(10) 상에 n형 트랜지스터용 제1층과 p형 트랜지스터용 제2층을 함께 형성할 수 있다. 그리고, 예를 들어, III-V족 물질로 형성된 제1층보다 Ge 물질로 형성된 제2층을 선택적 성장하는 것이 상대적으로 더 용이하고, 간편할 수 있다.
다음, 도 8을 참조하면, 상기 제1층(17)의 양측에 제1 소스 전극(S1)과 제1 드레인 전극(D1)이 형성될 수 있다. 또는, 상기 제1층(17)의 상부에 서로 이격되게 제1 소스 전극과 제1 드레인 전극이 형성될 수 있다. 상기 제2층(25)의 양측에 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 형성될 수 있다. 또는, 상기 제2층(25) 상부에 서로 이격되게 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 구비될 수 있다. 상기 제1 및 제2 소스 전극(S1)(S2)과 제1 및 제2 드레인 전극(D1)(D2)은 예를 들어, 임플란테이션으로 형성될 수 있다. 하지만, 여기에 한정되는 것은 아니고, 소스 전극과 드레인 전극을 형성하는 다양한 방법을 채용할 수 있다. 상기 제1 ㅁ 및 제2 소스 전극(S1)(S2)과 제1 및 제2 드레인 전극(D1)(D2)은 도전성 물질로 형성될 수 있으며, 예를 들어, 금속 또는 합금으로 형성될 수 있다. 제1 및 제2 소스 전극(S1)(S2)과 제1 및 제2 드레인 전극(D1)(D2)은 예를 들어, Ti/Au 합금 또는 Ge/Au/Ni/Au 합금으로 형성될 수 있다.
상기 제1층(17) 상에 제1 게이트 절연층(30)이 형성되고, 상기 제2층(25) 상에 제2 게이트 절연층(43)이 형성될 수 있다. 예를 들어, 상기 제1 및 제2 게이트 절연층(30)(43)은 Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 하지만, 여기에 한정되는 것은 아니고, 일반적인 트랜지스터에서 사용하는 게이트 절연층 물질이면 어느 것이든 제1 및 제2 게이트 절연층(30)(43) 물질로 적용될 수 있다. 상기 제1 및 제2 게이트 절연층(30)(43) 상에 각각 제1 및 제2 게이트 전극(G1)(G2)이 구비될 수 있다. 제1 게이트 전극(G1)의 양측에는 제1 스페이서(33)가 형성될 수 있다. 제2 게이트 전극(G2)의 양측에는 제2 스페이서(43)가 형성될 수 있다. 상기 제1 게이트 전극(G1), 제1 소오스 전극(S1) 및 제1 드레인 전극(D1)은 다양한 금속이나 도전성 산화물 등으로 형성될 수 있다. 또한, 제1 게이트전극(G1), 제1소오스 전극(S1), 제1 드레인 전극은 동일한 물질로 형성될 수 있지만, 서로 다른 물질로 형성될 수도 있다. 상기 제2 게이트 전극(G2), 제2 소오스 전극(S2) 및 제2 드레인 전극(D2)은 다양한 금속이나 도전성 산화물 등으로 형성될 수 있다. 또한, 제2 게이트전극(G2), 제2소오스 전극(S2), 제2 드레인 전극(D2)은 동일한 물질로 형성될 수 있지만, 서로 다른 물질로 형성될 수도 있다. 한편, 제1 및 제2 게이트 절연층(30)(43)은 매우 큰 에너지 밴드갭을 갖기 때문에, 상기 제1층(17)과 제2층(25)에 대해서 베리어층과 같은 역할을 할 수 있다.
본 발명의 일 실시예에 따른 CMOS 소자는 도 7을 참조하면, 기판(10)과, 상기 기판(10) 상의 버퍼층(13), 상기 버퍼층(13) 상에 이격되게 배치된 n형 트랜지스터용 제1층(17)과 p형 트랜지스터용 제2층(25)을 포함한다. 그리고, 상기 제1층(17)과 제2층(25) 사이에 절연층(20)이 구비될 수 있다. 이와 같이, 본 발명의 실시예에 따른 CMOS 소자는 하나의 기판 상에 n형 트랜지스터용 제1층과 p형 트랜지스터용 제2층을 함께 포함한다.
다음, 도 9 내지 도 15는 본 발명의 다른 예에 따른 CMOS 소자의 제조 방법을 도시한 것이다. 도 9를 참조하면, 기판(110) 상에 버퍼층(113)이 형성되고, 상기 버퍼층(113) 상에 n형 트랜지스터용 물질층(115)이 형성될 수 있다. 상기 기판(110)은 실리콘계(silicon based) 기판일 수 있다. 또한, 기판(110)은 p형 또는 n형 불순물로 도핑될 수 있다. 예를 들어, 기판(110)은 실리콘 기판일 수 있고, p형 실리콘 기판일 수 있다.
상기 n형 트랜지스터용 물질층(115)은 예를 들어, III-V족 물질로 형성될 수 있다. 상기 버퍼층(113)은 예를 들어, 상기 n형 트랜지스터용 물질층(115)의 물질과 같은 계열의 III-V족 물질로 형성될 수 있다. 상기 버퍼층(113)과 n형 트랜지스터용 물질층(115)은 도 2 내지 도 8을 참조하여 설명한 버퍼층과 n형 트랜지스터용 물질층과 실질적으로 동일한 재질로 형성되고, 동일한 동작을 할 수 있으므로 여기서는 상세한 설명을 생략하기로 한다.
도 10을 참조하면, 상기 n형 트랜지스터용 물질층(115)을 에칭하여 n형 트랜지스터용 제1층(117)과 제1 패턴(118)을 형성할 수 있다. 한편, 제1패턴에서는 상기 기판(110)의 일부가 노출될 수 있다. 다음, 도 11에 도시된 바와 같이, 상기 n형 트랜지스터용 제1층(117)과 노출된 기판(110) 상에 절연층(120)을 형성한다. 상기 절연층(120)은 산화막, 질화막 또는 산화질화막으로 형성될 수 있다. 예를 들어, 상기 절연층(120)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiOxNy)으로 형성될 수 있다.
도 12를 참조하면, 상기 절연층(120)을 에칭하여 선택적 성장을 위한 제2 패턴(123)을 형성한다. 상기 제2패턴(123)에서는 기판(110)이 노출될 수 있다. 다음, 도 13에 도시된 바와 같이 상기 제2패턴(123)에 선택적 성장을 통해 p형 트랜지스터용 제2층(125)을 형성할 수 있다. 상기 절연층(120)은 선택적 성장 공정에서의 마스크로 사용될 수 있다. 상기 제2층(125)은 예를 들어, IV족 물질을 포함하는 물질로 형성될 수 있다. 상기 제2층(125)은 예를 들어, Ge으로 형성될 수 있다. 제1층(115)의 표면은 절연층(120)으로 덮여 있으므로, 제2 층(125)은 기판(110)의 노출된 영역 상에만 선택적으로 성장될 수 있다.
도 14를 참조하면, 평탄화 공정을 통해 상기 제1층(117)과 제2층(125)의 표면을 평탄화시킬 수 있다. 이와 같이 함으로써, 하나의 기판(10) 상에 n형 트랜지스터용 제1층과 p형 트랜지스터용 제2층을 함께 형성할 수 있다. 그리고, 예를 들어, III-V족 화합물로 형성된 제1층보다 단일 물질로 형성된 제2층을 선택적 성장하는 것이 상대적으로 더 용이하고, 간편할 수 있다.
다음, 도 15를 참조하면, 상기 제1층(117)의 양측에 제1 소스 전극(S11)과 제1 드레인 전극(D11)이 형성될 수 있다. 또는, 상기 제1층(117)의 상부에 서로 이격되게 제1 소스 전극과 제1 드레인 전극이 형성될 수 있다. 상기 제2층(125)의 양측에 제2 소스 전극(S12)과 제2 드레인 전극(D12)이 형성될 수 있다. 상기 제1 게이트 전극(G11)의 양측에 제1 스페이서(133)가 구비될 수 있다. 제2 게이트 전극(G12)의 양측에 제2 스페이서(143)가 구비될 수 있다. 또는, 상기 제2층(125) 상부에 서로 이격되게 제2 소스 전극(S12)과 제2 드레인 전극(D12)이 구비될 수 있다. 그리고, 상기 제1층(117) 상에 제1 게이트 절연층(130)이 구비되고, 상기 제1 게이트 절연층(130) 상에 제1 게이트 전극(G11)이 구비될 수 있다. 상기 제2층(125) 상에 제2 게이트 절연층(143)이 구비되고, 상기 제2 게이트 절연층(143) 상에 제2 게이트 전극(G12)이 구비될 수 있다.
또 다른 예의 CMOS 소자는 도 14를 참조하면, 기판(110) 상에 버퍼층(114)이 구비되고, 상기 버퍼층(114) 상에 n형 트랜지스터용 제1층(117)이 구비되고, 상기 제1층(117)으로부터 이격되게 상기 기판(110) 상에 p형 트랜지스터용 제2층(125)이 구비될 수 있다. 상기 제1층(117)과 제2층(125) 사이에 절연층(120)이 구비될 수 있다.
다음, 도 16 내지 도 23을 참조하여 본 발명의 다른 실시예에 따른 CMOS 소자의 제조 방법에 대해 설명한다.
도 16에 도시된 바와 같이, 기판(210)을 준비한다. 도 17에 도시된 바와 같이, 상기 기판(210)을 에칭하여 제1 패턴(212)을 형성한다. 상기 제1 패턴(212)에 버퍼층(213)과 n형 트랜지스터용 물질층(215)을 형성한다. 그리고, 상기 n형 트랜지스터용 물질층을 에칭하여 n형 트랜지스터용 제1층(217)과 제2패턴(218)을 형성한다. 제2패턴(218)을 형성시, 버퍼층(213)이 노출되도록 하거나 기판(210)이 노출되도록 할 수 있다. 도 19에서는 버퍼층(218)이 노출된 예를 도시하였다.
도 20을 참조하면, 도 19에 도시된 결과물 위에 절연층(220)을 적층하고, 상기 절연층(220)을 에칭하여 제3패턴(223)을 형성할 수 있다. 상기 제3패턴(223)은 선택적 성장을 위한 패턴일 수 있다. 그리고, 도 21에 도시된 바와 같이 상기 제3패턴(223)에 p형 트랜지스터용 제2층(225)을 선택적 성장을 할 수 있다. 상기 절연층(220)이 선택적 성장시 마스크로 사용될 수 있다. 다음, 도 23을 참조하면, 평탄화 공정을 통해 기판(210), 제1층(217) 및 제2층(225)의 표면을 평탄화할 수 있다. 여기서, 도 2 내지 도 8을 참조하여 설명한 구성 요소들과 동일한 명칭을 사용하는 요소들은, 실질적으로 동일한 재질을 사용하고, 동일한 기능 및 동작을 하는 것으로 여기서는 상세한 설명을 생략하기로 한다.
한편, 상기와 같은 공정을 통해, 웨이퍼의 한 셀 내에 복수 개의 이종 결합 에피 구조를 포함할 수 있다. 도 24는 예를 들어, 웨이퍼(300)의 한 셀(305) 내에 제1영역(310), 제2영역(320) 및 제3 영역(330)을 포함한 예를 도시한 것이다. 상기 제1영역(310)은 예를 들어, 실리콘 영역(310)일 수 있고, 제2영역(320)은 예를 들어, III-V족 화합물 영역일 수 있고, 제3영역(330)은 예를 들어 Ge 영역일 수 있다. 예를 들어, 상기 제1영역(310)에는 광소자가 구비될 수 있고, 상기 제2영역(320)에는 n형 트랜지스터가, 상기 제3영역(330)에는 p형 트랜지스터가 구비될 수 있다. 광소자는 예를 들어, LED(Light Emitting Diode), LD(Laser Diode), PD(Photo Diode)일 수 있다. 예를 들어, 상기 n형 트랜지스터와 p형 트랜지스터는 광소자의 발광 또는 수광 동작을 지원하는 전자 소자로 동작할 수 있다. 또한, 이러한 방식으로, 광 소자 집적(photonic device integration), 광전자 하이브리드 회로 집적(hybrid electronic and photonic circuit integration)이 가능할 수 있다.
본 발명의 실시예에 따른 CMOS 소자 및 그 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10,110...기판, 13,113...버퍼층
17,117...n형 트랜지스터용 제1층
20,120...절연층, 23,123...선택정 성장을 위한 패턴
25,125…p형 트랜지스터용 제2층
S1,S2,S11,S12...소스 전극, D1,D2,D11,D12...드레인 전극
G1,G2,G11,G12...게이트 전극

Claims (30)

  1. 실리콘 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 n형 트랜지스터용 물질층을 적층하는 단계;
    상기 n형 트랜지스터용 물질층을 에칭하여 n형 트랜지스터용 제1층과 제1 패턴을 형성하는 단계;
    상기 제1층과 상기 제1 패턴 상에 절연층을 형성하는 단계;
    상기 절연층을 에칭하여 선택적 성장을 위한 제2 패턴을 형성하는 단계; 및
    상기 제2 패턴에 p형 트랜지스터용 제2층을 선택적 성장을 하는 단계;를 포함하고,
    상기 제2 층을 선택적 성장을 하는 단계 동안 상기 제1층의 상면은 상기 절연층에 의해 덮여 있고,
    상기 절연층은 상기 제1층과 상기 제2층을 서로로부터 고립시키는 CMOS 소자 제조 방법.
  2. 제1항에 있어서,
    상기 버퍼층은 In, Ga 및 Al로 이루어진 그룹 중 적어도 하나와 As, P 및 Sb로 이루어진 그룹 중 적어도 하나를 포함하는 III-V족 물질로 형성되며, InP, InAs, InSb, GaAs, GaP, GaSb, AlP, AlAs, AlSb, InAlAs, InGaP, GaAsP, InGaAsP, InGaAlAs 중 적어도 하나으 물질을 포함하는 CMOS 소자 제조 방법.
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  4. 제2항에 있어서,
    상기 버퍼층은 n형으로 도핑된 CMOS 소자 제조 방법.
  5. 제1항에 있어서,
    상기 버퍼층은 적어도 하나의 IV족 물질을 포함하며, SiGe, GeSn, Ge 중 적어도 하나를 포함하는 CMOS 소자 제조 방법.
  6. 삭제
  7. 제1, 2, 4, 5항 중 어느 한 항에 있어서,
    상기 제1층은 III-V족 물질로 형성되며, InGaAs, InP, InSb, InGaSb, GaSb 및 InAs 중 적어도 하나를 포함하는 CMOS 소자 제조 방법.
  8. 삭제
  9. 삭제
  10. 제 1, 2, 4, 5항 중 어느 한 한에 있어서,
    상기 제2층은 Ge 으로 형성된 CMOS 소자 제조 방법.
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  12. 삭제
  13. 제 1, 2, 4, 5항 중 어느 한 항에 있어서,
    상기 제1층과 제2층은 채널층인 CMOS 소자 제조 방법.
  14. 제 1, 2, 4, 5항 중 어느 한 항에 있어서,
    상기 제1 패턴을 형성하는 단계는, 상기 제1층을 에칭하여 버퍼층의 일부 영역이 노출되도록 하는 CMOS 소자 제조 방법.
  15. 제 1, 2, 4, 5항 중 어느 한 항에 있어서,
    상기 제1 패턴을 형성하는 단계는, 상기 제1층을 에칭하여 상기 실리콘 기판이 노출되도록 하는 CMOS 소자 제조 방법.
  16. 제 1, 2, 4, 5항 중 어느 한 항에 있어서,
    상기 절연층은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성된 CMOMS 소자 제조 방법.
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