KR20140121192A - 기판 구조체 및 이를 포함하는 반도체 소자 - Google Patents

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Abstract

기판 구조체는 기판; 상기 기판 상에 형성된 것으로, 상기 기판과의 격자 상수 차이가 1% 이내의 III-V족 화합물 반도체 물질로 이루어진 핵생성층; 상기 핵생성층 상에 형성된 것으로, 상기 핵생성층의 격자 상수보다 큰 격자 상수를 가지며, 상기 핵생성층과의 격자 상수 차이가 4% 이상인 III-V족 화합물 반도체 물질로 이루어진 제1층과 제2층을 구비하는 버퍼층;을 포함한다.

Description

기판 구조체 및 이를 포함하는 반도체 소자{Substrate structure and semiconductor device employing the same}
본 개시는 결함이 적은 고품질의 III-V 화합물 반도체를 형성하기 위한 기판 구조체 및 이를 포함하는 반도체 소자에 관한 것이다.
현재, 화합물 반도체 특히, III-V족 반도체 물질을 이용하여 실리콘(Si) 반도체 물질을 대체하기 위한 연구 활동이 다양한 분야에서 이루어지고 있다. III-V족 화합물 반도체 물질의 전자 이동도가 실리콘 대비 10~103 배 이상 크기 때문에 CMOS에서 고속소자의 채널로 사용하거나 또는 고효율의 III-V 태양전지에 적용하기에 적합한 등의 이점이 있기 때문이다.
III-V족 반도체 물질을 성장시키기 위한 기판으로 InP, GaAs, GaSb, InSb 같은 III-V 기판이 많이 사용되어 왔다. 하지만 이러한 기판은 가격이 Si에 비해 20배 이상 비쌀 뿐 아니라 단단하여 공정 중 쉽게 깨지는 어려움이 있으며, 현재 상용화되어 있는 기판의 최대 크기도 6인치여서 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, III-V 기판 대신 실리콘 기판을 활용한 반도체 소자의 개발이 이루어지고 있다.
또한, 최근, 실리콘 기반의 광 집적 회로(photonics integrated circuit)를 구현하는 기술에 대한 관심이 높아지고 있으며, 이러한 추세에 따라 III-V 화합물 반도체 물질을 이용하여, LED(light emitting diode), LD(laser diode)와 같은 광원, 고속 소자용 트랜지스터 등을 실리콘 기판 상에 형성하는 기술에 대한 수요가 증가하고 있다. 대면적의 실리콘 기판 위에 III-V족 화합물 반도체를 집적시킬 경우 기존 실리콘 제조 공정을 그대로 이용할 수 있고 가격을 크게 저하시킬 수 있기 때문에 많은 이점이 있다.
하지만 III-V족 화합물 반도체 물질과 실리콘 기판 사이의 큰 결정 상수 차이와 열팽창계수 차이로 인해 다양한 결함(defect)들이 발생되며 이러한 결함들 때문에 디바이스 적용에 한계를 가지고 있다. 예를 들어, 기판의 격자 상수보다 작은 격자 상수의 반도체 박막을 성장시키고자 할 때, 압축 응력(compressive stress)에 의한 전위(dislocation)가 발생하고, 기판의 격자 상수보다 큰 격자 상수의 반도체 박막을 성장시키고자 할 때 인장 응력(tensile stress)에 의한 크랙(crack)이 발생한다. 이에 따라, 실리콘 기판 상에 높은 결정성을 가지며 크랙, 전위등의 결함이 발생되지 않는 III-V 화합물 반도체 박막을 성장시키기 위한 다양한 버퍼층 구조들이 제시되고 있다.
본 개시는 결함이 적은 고품질의 III-V 화합물 반도체를 형성하기 위한 기판 구조체 및 이를 포함하는 반도체 소자를 제시하고자 한다.
일 유형에 따르는 기판 구조체는 기판; 상기 기판 상에 형성된 것으로, 상기 기판과의 격자 상수 차이가 1% 이내의 III-V족 화합물 반도체 물질로 이루어진 핵생성층; 상기 핵생성층 상에 형성된 것으로, 상기 핵생성층의 격자 상수보다 큰 격자 상수를 가지며, 상기 핵생성층과의 격자 상수 차이가 4% 이상인 III-V족 화합물 반도체 물질로 이루어진 제1층과 제2층을 구비하는 버퍼층;을 포함한다.
상기 버퍼층을 이루는 제1층, 제2층의 격자 상수 차이는 1% 이내일 수 있다.
상기 버퍼층은, 상기 제2층 위에, 상기 제2층과의 격자 상수 차이가 1% 이내인 III-V족 화합물 반도체 물질로 이루어진 제3층을 더 구비할 수 있다.
상기 제2층과 제3층의 경계면에는 상기 제2층, 제3층과의 격자 상수 차이가, 상기 제2층과 제3층 간의 격자 상수 차이보다 큰 격자 상수를 가지는 물질층이 형성될 수 있다.
상기 제1층과 제3층은 동일한 III-V족 화합물 반도체 물질로 이루어질 수 있다.
상기 제2층과 제3층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있고, 상기 버퍼층은 제2층과 제3층이 2회 이상 교번 적층된 구조를 가질 수 있다.
상기 제2층과 제3층의 경계면에는 상기 제2층과 제3층 간의 격자 상수 차이보다 큰 격자 상수 차이를 가지는 물질층이 형성될 수 있다.
상기 제2층과 제3층 중 어느 하나는 InP이고 다른 하나는 InGaAs일 수 있다.
상기 제1층과 제2층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있고, 상기 버퍼층은, 상기 제1층과 제2층이 2회 이상 교번 적층된 구조를 가질 수 있다.
상기 제1층과 제2층의 경계면에는 상기 제1층, 제2층과의 격자 상수 차이가, 상기 제1층과 제2층 간의 격자 상수 차이보다 큰 격자 상수를 가지는 물질층이 형성될 수 있다.
상기 제1층과 제2층 중 어느 하나는 InP이고 다른 하나는 InGaAs일 수 있다.
상기 핵생성층은 GaP, AlP, GaxAl1-xP, GaNP, GaNAsP 중 어느 하나를 포함할 수 있다.
상기 버퍼층은 InP, GaAs, InAs, GaSb, InSb 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
상기 기판은 실리콘 기판일 수 있다.
또한, 일 유형에 따른 반도체 소자는 실리콘 기판; 상기 실리콘 기판 상에 형성된 것으로, 상기 실리콘 기판과의 격자 상수 차이가 1% 이내의 III-V족 화합물 반도체 물질로 이루어진 핵생성층; 상기 핵생성층 상에 형성된 것으로, 상기 핵생성층의 격자 상수보다 큰 격자 상수를 가지며, 상기 핵생성층과의 격자 상수 차이가 4% 이상인 III-V족 화합물 반도체 물질로 이루어진 제1층과 제2층을 구비하는 버퍼층; 상기 버퍼층 상에 형성된 III-V족 화합물 반도체층을 구비하는 소자층;을 포함한다.
상기 소자층은 LED(Light Emitting Diode), LD(Laser Diode), PD(Photo Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조를 포함할 수 있다.
상기 실리콘 기판 상에는 실리콘 기반의 전자 소자 또는 광 소자가 더 형성될 수 있다.
상기 버퍼층을 이루는 제1층, 제2층의 격자 상수 차이는 1% 이내일 수 있다.
상기 버퍼층은, 상기 제2층 위에, 상기 제2층과의 격자 상수 차이가 1% 이내인 III-V족 화합물 반도체 물질로 이루어진 제3층을 더 구비할 수 있다.
상기 제1층과 제3층은 동일한 III-V족 화합물 반도체 물질로 이루어질 수 있다.
상기 제2층과 제3층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있고, 상기 버퍼층은 상기 제2층과 제3층이 2회 이상 교번 적층된 구조를 가질 수 있다.
상기 제1층과 제2층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있고, 상기 버퍼층은, 상기 제1층과 제2층이 2회 이상 교번 적층된 구조를 가질 수 있다.
상술한 기판 구조체는 기판 상에 핵생성층과 버퍼층을 형성하고, 기판과의 격자 상수 차이에 의한 결함들을 버퍼층에 집중시키고, 이들이 버퍼층 내에서 상호 상쇄되어 소멸되는 형태를 갖는다.
또한, 핵생성층이 기판과의 격자 상수 차이가 적은 III-V 물질을 이용하여 형성되는 경우 이종 물질 성장 시 사이즈가 작고 균일한 핵생성이 이뤄져 고품질의 III-V 핵생성층을 얻을 수 있다.
이러한 구조의 핵생성층, 버퍼층을 활용하여, 실리콘 기판 상에, 전위 등의 결함이 적은 III-V족 화합물 반도체층을 구비하는 대면적의 반도체 소자를 제작할 수 있다.
상술한 기판 구조체 상에 형성된 III-V족 화합물 반도체층은 다양한 광소자, 전자소자로 활용될 수 있으며, 또한, 이를 이용하여 실리콘 기반의 광 집적 회로를 용이하게 구현할 수 있다.
도 1은 실시예에 따른 기판 구조체의 개략적인 구조를 보이는 단면도이다.
도 2는 다른 실시예에 따른 기판 구조체의 개략적인 구조를 보이는 단면도이다.
도 3은 또 다른 실시예에 따른 기판 구조체의 개략적인 구조를 보이는 단면도이다.
도 4는 또 다른 실시예에 따른 기판 구조체의 개략적인 구조를 보이는 단면도이다.
도 5는 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 6은 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 7은 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 8은 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 기판 구조체 및 이를 포함하는 반도체 소자에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 실시예에 따른 기판 구조체(100)의 개략적인 구조를 보이는 단면도이다.
기판 구조체(100)는 기판(110), 기판(110) 상에 형성된 핵생성층(nucleation layer)(120), 핵생성층(120) 상에 형성된 버퍼층(130)을 포함한다. 기판 구조체(100)는 기판(110)과의 격자 상수 차이가 큰 화합물 반도체층을 기판(110) 상에 결함이 적은 형태로 형성하기 위한 템플릿이 될 수 있다. 예를 들어, 기판(110)이 실리콘 기판이고, 실리콘 기판 상에 III-V족 화합물 반도체층을 형성하고자 할 때, III-V족 화합물 반도체층의 격자 상수가 실리콘 기판보다 크기 때문에 III-V족 화합물 반도체층이 실리콘 기판으로부터 압축 응력(compressive stress)을 받게 되고 이에 따라 전위(dislocation)와 같은 결함이 발생한다. 기판 구조체(100)는 기판(110) 상에 핵생성층(120), 버퍼층(130)을 형성하고 버퍼층(130)에 전위(dislocation)와 같은 결합들을 집중시키고 이들이 서로 상쇄되어 소멸되게 하여 이후에 형성될 화합물 반도체층에 결함이 발생되는 것을 줄이고자 하는 것이다.
핵생성층(120)은 기판(110)과 격자 상수(lattice constant)가 비슷한 층으로 구성될 수 있다. 예를 들어, 기판(110)과의 격자 상수 차이가 1% 이내의 III-V족 화합물 반도체 물질로 이루어질 수 있다. 기판(110)이 실리콘 기판이고, 핵생성층(120)을 GaP로 형성하는 경우, 격자 상수 차이는 약 0.2%가 된다. 핵생성층(120)은 GaP, AlP, GaxAl1-xP, GaNP, GaNAsP 중 어느 하나를 포함할 수 있다.
버퍼층(130)은 핵생성층(120)과의 격자 상수 차이가 큰 제1층(131)과 제2층(132)을 포함한다. 제1층(131)과 제2층(132)은 예를 들어, 핵생성층(120)과의 격자 상수 차이가 약 4% 이상인 III-V족 화합물 반도체 물질로 이루어질 수 있다. 제1층(131)과 제2층(132)은 핵생성층(120)의 격자 상수보다 큰 격자 상수를 가질 수 있다. 제1층(131)과 제2층(132)의 격자 상수는 서로 비슷하며, 예를 들어, 서로 간에 격자 상수 차이가 약 1% 이내일 수 있다. 버퍼층(130)을 이루는 제1층(131)과 제2층(132)은 GaP, InP, GaAs, InAs, GaSb, InSb 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
제1층(131)과 제2층(132)은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있다. 예를 들어, 제1층(131)과 제2층(132) 중 어느 하나는 InP이고 다른 하나는 InGaAs로 이루어질 수 있다.
핵생성층(120)의 격자 상수를 기판(110)과 비슷하게 하고 버퍼층(130)을 기판(110)과의 격자 상수 차이가 큰 물질로 형성하는 것은, 핵생성층(120)을 두께가 균일하고 결함이 적은 박막으로 형성하고, 핵생성층(120) 위에 형성되는 버퍼층(130)에 격자 상수 차이에 의한 결함을 집중시키기 위한 것이다. 버퍼층(130)에 집중적으로 형성되는 결함은 상호 상쇄되어 소멸되며, 이에 대해서는 후술할 것이다.
도 2는 다른 실시예에 따른 기판 구조체(200)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 기판 구조체(200)는 버퍼층(230)이 핵생성층(120)과의 격자 상수 차이가 약 4% 이상인 제1층(231), 제2층(232) 외에, 추가적으로 제2층(232)과의 격자 상수 차이가 1% 이내인 III-V족 화합물 반도체 물질로 이루어진 제3층(233)을 더 포함한다. 제2층(232)과 제3층(233)은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있다. 예를 들어, 제2층(232)과 제3층(233) 중 어느 하나는 InP이고 다른 하나는 InGaAs일 수 있다. 또한, 제3층(233)은 제1층(231)과 동일한 III-V족 화합물 반도체 물질로 이루어질 수 있다.
도 3은 또 다른 실시예에 따른 기판 구조체(300)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 기판 구조체(300)는 핵생성층(120) 위에 버퍼층(330)이 형성되고, 버퍼층(330)은 제1층(331)과 제2층(332)이 2회 교번 적층된 구조를 갖는다. 제1층(331)과 제2층(332)은 핵생성층(120)과의 격자 상수 차이가 약 4% 이상일 수 있고, 서로 간에 격자 상수 차이는 1% 이내이다. 제1층(331)과 제2층(332)은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있으며, 제1층(331)과 제2층(332)이 교번된 회수는 도시된 회수에 제한되는 것은 아니다. 이러한 구조에서, 제1층(331)과 제2층(332)의 경계면에는 제1층(331)과 제2층(332)의 격자 상수와의 차이가, 제1층(331)과 제2층(332) 간의 격자 상수 차이보다 큰 격자 상수를 가지는 물질층(미도시)이 형성되며, 이러한 물질층이 전위가 위쪽으로 올라가는 것을 방해한다.
도 4는 또 다른 실시예에 따른 기판 구조체(400)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 기판 구조체(400)는 핵생성층(120) 위에 제1층(431)과, 제1층(431) 위에 제2층(432)과 제3층(433)이 5회 교번 적층되어 버퍼층(430)을 이루고 있다.
제1층(431)은 핵생성층(120)과의 격자 상수 차이가 약 4%이상인 III-V족 화합물 반도체 물질로 이루어진다. 제2층(432)은 제1층(431)과의 격자 상수 차이가 1% 이내인 III-V족 화합물 반도체 물질로 이루어지고, 제3층(433)은 제2층(432)과의 격자 상수 차이가 1% 이내인 III-V족 화합물 반도체 물질로 이루어진다. 제2층(432)과 제3층(433)은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어질 수 있다.
제1층(431)과 제3층(433)은 동일한 III-V족 화합물 반도체 물질로 이루어질 수도 있다.
제2층(432)과 제3층(433)이 교번된 회수는 도시된 5회에 한정되는 것은 아니며, 변경될 수 있으며, 교번된 회수에 따라 상층으로 갈수록 결함이 감소하는 정도를 고려하여 적절히 정해질 수 있다. 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 제2층(432), 제3층(433)을 형성하고 이들을 교번 적층하는 경우, 하층부로부터의 전위가 위로 연장되는 것을 막는 물질층(미도시)이 그 경계면에 형성되게 된다. 이러한 물질층은 제2층(432), 제3층(433)과의 격자 상수 차이가 제2층(432), 제3층(433) 간의 격자 상수 차이보다 큰 격자 상수를 가지게 되기 때문에, 전위가 위로 올라가는 것을 방해한다. 예를 들어, 제2층(432)이 InGaAs이고, 제3층(433)이 InP인 경우, 제2층(432)의 위쪽 계면(432a)에는 InGaAsP로 이루어지는 물질층이 제2층(432)의 아래쪽 계면(432b)에는 InAsP로 이루어지는 물질층이 각각 수 나노미터의 두께로 형성된다. 이러한 물질층은 InP와의 격자 상수 차이가 약 2% 이상이 되어 계면에서 하층부로부터의 전위를 옆으로 휘게 하거나 상쇄시켜 상층부로 전달되는 것을 줄이는 역할을 하게 된다. 도시된 바와 같이, 버퍼층(430)의 최하층을 이루는 제1층(431)에 집중된 형태의 전위 밀도(D)는 상층으로 갈수록 낮아져, 버퍼층(430)의 최상층에는 결함이 거의 없게 된다.
상술한 기판 구조체(400)를 이용하여 고품질의 III-V족 화합물 반도체 물질을 형성할 수 있으며, 이를 소자층(device layer)으로 활용하여 다양한 전자 소자, 광 소자등을 형성할 수 있다. 소자층은 예를 들어, LED(Light Emitting Diode), LD(Laser Diode), PD(Photo Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조를 포함할 수 있다.
도 5는 실시예에 따른 반도체 소자(600)의 개략적인 구조를 보이는 단면도이다.
실시예에 따른 반도체 소자(600)는 기판 구조체(400) 상에 III-V족 화합물 반도체층을 구비하는 소자층(60)을 포함한다. 기판 구조체(400)는 도 4의 실시예에 따른 구조를 예시하였으나 이에 한정되는 것은 아니고, 도 1 내지 도 3에 예시된 형태의 기판 구조체(100)(200)(300)가 사용될 수도 있다.
소자층(60)은 LED(light emitting device)를 구성하는 층으로, 제1형 반도체층(620), 활성층(630), 제2형 반도체층(640)을 포함하며, 활성층(630)에 전자, 정공이 결합하여 광이 생성되도록 전류를 주입하는 제1전극(610), 제2전극(650)이 제1형 반도체층(620) 및 제2형 반도체층(650) 상에 형성되어 있다.
제1형 반도체층(620)은 제1형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 화합물 반도체 물질로 형성될 수 있으며, 예를 들어, n형 불순물이 도핑된 Ⅲ-Ⅴ족 화합물 반도체 물질로 형성될 수 있다. n형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다.
제2형 반도체층(640)은 제2형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 화합물 반도체 물질로 형성될 수 있으며, 예를 들어, p형 불순물이 도핑된 Ⅲ-Ⅴ족 화합물 반도체 물질로 형성될 수 있다. p형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다.
활성층(630)은 전자-정공 결합에 의해 빛을 발광하는 층으로, 활성층(630)의 에너지 밴드갭(band gap)에 해당하는 만큼의 에너지가 빛의 형태로 방출될 수 있다. 활성층(630)은 단일양자우물 (single quantum well) 또는 다중양자우물(multi quantum well) 구조로 이루어질 수 있다.
제1형 반도체층(620)과 제2형 반도체층(640)은 단층 구조로 도시되었으나, 복수층으로 이루어질 수도 있다.
도시된 반도체 소자는 발광 다이오드를 예시하여 설명하였으나, 입사된 광으로부터 전기 신호를 형성하는 포토 다이오드나, 또는, 공진 구조를 더 추가하여 레이저 다이오드로 적용될 수도 있다.
도 6은 다른 실시예에 따른 반도체 소자(700)의 개략적인 구조를 보이는 단면도이다.
실시예에 따른 반도체 소자(700)는 기판 구조체(400) 상에 III-V족 화합물 반도체층을 구비하는 소자층(70)을 포함한다. 기판 구조체(400)는 도 4의 실시예에 따른 구조를 예시하였으나 이에 한정되는 것은 아니고, 도 1 내지 도 3에 예시된 형태의 기판 구조체(100)(200)(300)가 사용될 수도 있다.
소자층(70)은 박막 트랜지스터를 구성하는 층으로, 채널층(710), 채널층(710)의 양단에 접하는 소스 전극(730) 및, 드레인 전극(740), 채널층(710) 상에 형성된 게이트 절연층(720), 게이트 절연층(720) 상에 형성된 게이트 전극(750)을 포함한다.
채널층(710)은 복수층으로 구성될 수 있으며, 예를 들어, InAlAs/InGaAs의 두 층 구조로 구성될 수 있다.
또한, 실시예에 따른 기판 구조체는 실리콘 기반의 전자 소자 또는 광소자와 III-V족 광소자를 하나의 디바이스로 집적하는 OEIC(optoelectronic integrated circuit) 형태로 적용될 수도 있다.
도 7은 또 다른 실시예에 따른 반도체 소자(800)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 반도체 소자(800)는 실리콘 기판(110) 상의 일영역에 실리콘 기판(110)과의 격자 상수 차이가 1% 이내의 III-V족 화합물 반도체 물질로 이루어진 핵생성층(120), 핵생성층(120) 상에 핵생성층(120)의 격자 상수보다 큰 격자 상수를 가지며, 핵생성층(120)과의 격자 상수 차이가 4% 이상인 III-V족 화합물 반도체 물질로 이루어진 두 층이 교번 적층되어 이루어진 버퍼층(430), 버퍼층(430) 상에 형성된 소자층(60)을 포함하며, 또한, 실리콘 기판(110) 상의 다른 영역에 형성된 실리콘 소자(80)를 포함한다.
실리콘 소자(80)는 트랜지스터 구조를 가질 수 있으며, 도시된 바와 같이, 실리콘 기판(110)의 일 영역을 고농도로 도핑하여 형성한 소스 영역(830), 드레인 영역(840), 실리콘 기판(110) 상에 형성된 게이트 절연층(820), 게이트 절연층(820) 상에 형성된 게이트 전극(850)을 포함한다.
도 8은 또 다른 실시예에 따른 반도체 소자(000)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 반도체 소자(900)는 실리콘 기판(110) 상의 일영역에 형성된 핵생성층(120), 핵생성층(120) 상에 형성된 버퍼층(430), 버퍼층(430) 상에 형성된 LED 구조의 소자층(60)과 트랜지스터 구조의 소자층(70)을 포함한다. 또한, 실리콘 기판(110) 상의 다른 영역에는 실리콘 소자(80)가 형성되어 있다.
도 7 및 도 8에서 예시한 반도체 소자는 실리콘 기반의 광 집적 회로(photonics integrated circuit)의 형태를 예시한 것으로, III-V족 광소자와 집적되는 실리콘 소자로는 도시된 실리콘 트랜지스터 외에 다양한 광소자, 예를 들어, 광커플러, 광변조기, 광도파로 등이 함께 구비될 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 기판 구조체 및 반도체 소자에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100, 200, 300, 400...기판 구조체 60, 70...소자층
80...실리콘 소자 110...기판
120...핵생성층 130, 230, 330, 430...버퍼층
131, 231, 331, 431...제1층 132, 232,332,432...제2층
233, 433...제3층 610...제1전극
620...제1형 반도체층 630...활성층
640...제2형 반도체층 720,820...게이트 절연층
730...소스 전극 740...드레인 전극
830...소스 영역 840...드레인 영역
750, 850...게이트 전극

Claims (25)

  1. 기판;
    상기 기판 상에 형성된 것으로, 상기 기판과의 격자 상수 차이가 1% 이내의 III-V족 화합물 반도체 물질로 이루어진 핵생성층;
    상기 핵생성층 상에 형성된 것으로, 상기 핵생성층의 격자 상수보다 큰 격자 상수를 가지며, 상기 핵생성층과의 격자 상수 차이가 4% 이상인 III-V족 화합물 반도체 물질로 이루어진 제1층과 제2층을 구비하는 버퍼층;을 포함하는 기판 구조체.
  2. 제1항에 있어서,
    상기 버퍼층을 이루는 제1층, 제2층의 격자 상수 차이는 1% 이내인 기판 구조체.
  3. 제2항에 있어서,
    상기 버퍼층은, 상기 제2층 위에, 상기 제2층과의 격자 상수 차이가 1% 이내인 III-V족 화합물 반도체 물질로 이루어진 제3층을 더 구비하는 기판 구조체.
  4. 제3항에 있어서,
    상기 제1층과 제3층은 동일한 III-V족 화합물 반도체 물질로 이루어지는 기판 구조체.
  5. 제3항에 있어서,
    상기 제2층과 제3층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어지는 기판 구조체.
  6. 제5항에 있어서,
    상기 버퍼층은 상기 제2층과 제3층이 2회 이상 교번 적층된 구조를 갖는 기판 구조체.
  7. 제6항에 있어서,
    상기 제2층과 제3층의 경계면에는 상기 제2층, 제3층의 격자 상수와의 차이가 상기 제2층과 제3층 간의 격자 상수 차이보다 큰 격자 상수를 가지는 물질층이 형성된 기판 구조체.
  8. 제5항에 있어서,
    상기 제2층과 제3층 중 어느 하나는 InP이고 다른 하나는 InGaAs인 기판 구조체.
  9. 제2항에 있어서,
    상기 제1층과 제2층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어지는 기판 구조체.
  10. 제9항에 있어서,
    상기 버퍼층은, 상기 제1층과 제2층이 2회 이상 교번 적층된 구조를 갖는 기판 구조체.
  11. 제10항에 있어서,
    상기 제1층과 제2층의 경계면에는 상기 제1층, 제2층과의 격자 상수 차이가, 상기 제1층과 제2층 간의 격자 상수 차이보다 큰 격자 상수를 가지는 물질층이 형성된 기판 구조체.
  12. 제9항에 있어서,
    상기 제1층과 제2층 중 어느 하나는 InP이고 다른 하나는 InGaAs인 기판 구조체.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 핵생성층은 GaP, AlP, GaxAl1-xP, GaNP, GaNAsP 중 어느 하나를 포함하는 기판 구조체.
  14. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 버퍼층은 InP, GaAs, InAs, GaSb, InSb 중 어느 하나 또는 이들의 조합으로 이루어지는 기판 구조체.
  15. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 기판은 실리콘 기판인 기판 구조체.
  16. 실리콘 기판;
    상기 실리콘 기판 상에 형성된 것으로, 상기 실리콘 기판과의 격자 상수 차이가 1% 이내의 III-V족 화합물 반도체 물질로 이루어진 핵생성층;
    상기 핵생성층 상에 형성된 것으로, 상기 핵생성층의 격자 상수보다 큰 격자 상수를 가지며, 상기 핵생성층과의 격자 상수 차이가 4% 이상인 III-V족 화합물 반도체 물질로 이루어진 제1층과 제2층을 구비하는 버퍼층;
    상기 버퍼층 상에 형성된 III-V족 화합물 반도체층을 구비하는 소자층;을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 소자층은 LED(Light Emitting Diode), LD(Laser Diode), PD(Photo Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조를 포함하는 반도체 소자.
  18. 제16항에 있어서,
    상기 실리콘 기판 상에는 실리콘 기반의 전자 소자 또는 광 소자가 더 형성된 반도체 소자.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 버퍼층을 이루는 제1층, 제2층의 격자 상수 차이는 1% 이내인 반도체 소자.
  20. 제19항에 있어서,
    상기 버퍼층은, 상기 제2층 위에, 상기 제2층과의 격자 상수 차이가 1% 이내인 III-V족 화합물 반도체 물질로 이루어진 제3층을 더 구비하는 반도체 소자.
  21. 제20항에 있어서,
    상기 제1층과 제3층은 동일한 III-V족 화합물 반도체 물질로 이루어지는 반도체 소자.
  22. 제20항에 있어서,
    상기 제2층과 제3층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어지는 반도체 소자.
  23. 제20항에 있어서,
    상기 버퍼층은 상기 제2층과 제3층이 2회 이상 교번 적층된 구조를 갖는 반도체 소자.
  24. 제19항에 있어서,
    상기 버퍼층은, 상기 제1층과 제2층이 2회 이상 교번 적층된 구조를 갖는 반도체 소자.
  25. 제24항에 있어서,
    상기 제1층과 제2층은 5족 물질이 서로 다른 III-V족 화합물 반도체 물질로 이루어지는 반도체 소자.
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CN201310520285.7A CN104103675A (zh) 2013-04-05 2013-10-29 衬底结构和采用该衬底结构的半导体器件
US14/070,964 US20140299885A1 (en) 2013-04-05 2013-11-04 Substrate structures and semiconductor devices employing the same
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112197A (zh) * 2014-10-30 2017-08-29 应用材料公司 用于改善具有敏感层及反应层的膜堆叠物的方法与结构
CA2971128C (en) * 2014-12-23 2024-01-02 Integrated Solar A method of epitaxial growth of a material interface between group iii-v materials and silicon wafers providing counterbalancing of residual strains
CN107210259B (zh) * 2014-12-26 2020-10-27 英特尔公司 使用牺牲子鳍状物在硅衬底上形成的高迁移率纳米线鳍状物沟道
US9685456B2 (en) 2015-09-04 2017-06-20 Stmicroelectronics, Inc. Method for manufacturing a transistor having a sharp junction by forming raised source-drain regions before forming gate regions and corresponding transistor produced by said method
CN105591004B (zh) * 2016-03-29 2020-07-10 苏州晶湛半导体有限公司 基于图形化Si衬底的LED外延片及其制备方法
CN106207752B (zh) * 2016-08-31 2019-02-12 武汉光迅科技股份有限公司 一种Si基大功率激光器及其制备方法
GB201709006D0 (en) * 2017-06-06 2017-07-19 Univ Court Univ Of Glasgow Method of fabricating a monolithic sensor device from a layered structure
KR20210098725A (ko) 2020-02-03 2021-08-11 삼성전자주식회사 적외선 검출 소자 및 이를 포함하는 적외선 검출 시스템
WO2023091693A1 (en) * 2021-11-18 2023-05-25 Meta Platforms Technologies, Llc Red light-emitting diode with phosphide epitaxial heterostructure grown on silicon

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3169057B2 (ja) * 1996-07-15 2001-05-21 日本電気株式会社 化合物半導体層の成長方法
US8178221B2 (en) * 2000-07-10 2012-05-15 Amit Goyal {100}<100> or 45°-rotated {100}<100>, semiconductor-based, large-area, flexible, electronic devices
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
US8168939B2 (en) * 2008-07-09 2012-05-01 Luxtera, Inc. Method and system for a light source assembly supporting direct coupling to an integrated circuit

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