KR102002898B1 - 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자 - Google Patents

반도체 버퍼 구조체 및 이를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102002898B1
KR102002898B1 KR1020120097863A KR20120097863A KR102002898B1 KR 102002898 B1 KR102002898 B1 KR 102002898B1 KR 1020120097863 A KR1020120097863 A KR 1020120097863A KR 20120097863 A KR20120097863 A KR 20120097863A KR 102002898 B1 KR102002898 B1 KR 102002898B1
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
layer
control layer
composition ratio
semiconductor layers
Prior art date
Application number
KR1020120097863A
Other languages
English (en)
Other versions
KR20140031000A (ko
Inventor
김준연
김주성
양문승
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020120097863A priority Critical patent/KR102002898B1/ko
Priority to US13/837,460 priority patent/US9472624B2/en
Priority to EP13182592.9A priority patent/EP2704184B1/en
Publication of KR20140031000A publication Critical patent/KR20140031000A/ko
Application granted granted Critical
Publication of KR102002898B1 publication Critical patent/KR102002898B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Led Devices (AREA)

Abstract

반도체 버퍼 구조체 및 이를 포함한 반도체 소자를 제공한다. 본 반도체 버퍼 구조체는 일 방향으로 갈수록 평균 갈륨 조성비가 증가하는 복수의 질화물 반도체층; 및 복수의 질화물 반도체층 중 이웃하는 질화물 반도체층들 사이에 배치되고, 복수의 질화물 반도체층 전체의 전위 밀도를 감소시키며, Ala1Inb1Ga1 - a1 -b1N(0≤a1,b1 ≤1, a1+b1≠1)로 형성된 전위 제어층;을 포함한다.

Description

반도체 버퍼 구조체 및 이를 포함하는 반도체 소자{The semiconductor buffer structure and semiconductor device having the same}
본 개시는 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자에 관한 것이다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어 기판이 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 에피 성장 시에, 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다.
이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 버퍼 구조체 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 버퍼 구조체 성장이 가능하다. 그러나, 실리콘 기판에 질화물 버퍼 구조체를 성장시 기판과 버퍼 구조체 사이에 갈륨 조성비 불일치로 인해 전위 밀도(dislocation density)가 커져서 크랙이 발생할 수 있다.
상술한 반도체 버퍼 구조체는 전위 밀도를 감소시키는 반도체 버퍼 구조체를 제공한다.
본 발명의 또 다른 실시예는 기판 상에 성장되는 질화물계 반도체 버퍼 구조체 내의 전위 밀도를 감소시킬 수 있는 반도체 소자를 제공한다.
본 발명의 일 유형에 따르는 반도체 버퍼 구조체는, 일 방향으로 갈수록 평균 갈륨 조성비가 증가하는 복수의 질화물 반도체층; 및 상기 복수의 질화물 반도체층 중 이웃하는 질화물 반도체층들 사이에 배치되고, 상기 복수의 질화물 반도체층 전체의 전위 밀도를 감소시키며, Ala1Inb1Ga1 - a1 - b1N(0≤a1,b1 ≤1, a1+b1≠1)로 형성된 전위 제어층;을 포함한다.
그리고, 상기 전위 제어층의 평균 갈륨 조성비는 상기 이웃하는 질화물 반도체층들 각각의 평균 갈륨 조성비보다 클 수 있다.
또한, 상기 전위 제어층과 상기 이웃하는 질화물 반도체층들간의 경계에서, 상기 전위 제어층의 갈륨 조성비는 상기 이웃하는 질화물 반도체층들 각각의 갈륨 조성비보다 클 수 있다.
그리고, 상기 전위 제어층은 단결정층일 수 있다.
또한, 상기 전위 제어층은 GaN을 포함할 수 있다.
그리고, 상기 전위 제어층의 두께는, 상기 복수의 질화물 반도체층 및 상기 전위 제어층 전체에 압축 응력이 형성되도록 하는 두께일 수 있다.
또한, 상기 전위 제어층의 두께는, 상기 이웃하는 질화물 반도체층들 각각의 두께보다 작을 수 있다.
그리고, 상기 전위 제어층의 두께는 0.1 nm 내지 100 nm일 수 있다.
또한, 상기 전위 제어층은 상기 이웃하는 질화물 반도체층들 중 적어도 하나와 접할 수 있다.
그리고, 상기 복수의 질화물 반도체층 중 상기 실리콘 기판과 접하는 층은 AlN 을 포함할 수 있다.
또한, 상기 복수의 질화물 반도체층 중 상기 실리콘 기판과 가장 멀리 이격된 층은 GaN을 포함할 수 있다.
그리고, 상기 전위 제어층 상에 배치되며, Ala2Inb2Ga1 - a2 -b2N(0≤a2, b2≤1, a2≠a1, a2≠0)으로 형성되고, 상기 반도체 버퍼 구조체의 압축 응력의 감소를 보완하는 응력 제어층;을 포함할 수 있다.
또한, 상기 응력 제어층의 평균 갈륨 조성비는 상기 이웃하는 질화물 반도체층들 각각의 평균 갈륨 조성비보다 작을 수 있다.
그리고, 상기 응력 제어층의 평균 알루미늄 조성비는 상기 이웃하는 질화물 반도체층들 각각의 평균 알루미늄 조성비보다 클 수 있다.
또한, 상기 응력 제어층은 상기 이웃하는 질화물 반도층들 중 평균 갈륨 조성비가 큰 제1 질화물 반도체층과 상기 전위 제어층 사이에 배치될 수 있다.
그리고, 상기 응력 제어층과 상기 전위 제어층의 경계에서 상기 응력 제어층의 갈륨 조성비는, 상기 이웃하는 질화물 반도체층들 중 평균 갈륨 조성비가 작은 제2 질화물 반도체층과 상기 전위 제어층의 경계에서 상기 제2 질화물 반도체층의 갈륨 조성비보다 작을 수 있다.
또한, 상기 응력 제어층은 단결정층일 수 있다.
그리고, 상기 응력 제어층은 AlN을 포함할 수 있다.
또한, 상기 응력 제어층의 두께는 상기 복수의 질화물 반도체층, 상기 전위 제어층 및 상기 응력 제어층 전체에 압축 응력이 형성되도록 하는 두께일 수 있다.
그리고, 상기 응력 제어층의 두께는 상기 전위 제어층의 두께보다 작을 수 있다.
또한, 상기 전위 제어층의 두께는 10nm 내지 2000nm이고, 응력 제어층은 1nm 내지 1000nm일 수 있다.
그리고, 상기 증가는 단계적 증가일 수 있다.
또한, 실리콘 기판;을 더 포함하고, 상기 복수의 질화물 반도체층은 상기 실리콘 기판상에 배치될 수 있다.
그리고, 상기 일 방향은 상기 실리콘 기판과 멀어지는 방향일 수 있다.
한편, 본 발명의 다른 유형에 따르는 반도체 버퍼 구조체는, 일 방향으로 갈수록 평균 갈륨 조성비가 증가하는 복수의 질화물 반도체층; 및 상기 복수의 질화물 반도체층 중 하나 이상의 층내에 배치되고, 상기 복수의 질화물 반도체층의 전위 밀도를 감소시키며, Ala1Inb1Ga1 - a1 - b1N(0≤a1,b1 ≤1, a1+b1≠1)로 형성된 전위 제어층;을 포함한다.
그리고, 상기 복수의 질화물 반도체층은 3개 이상의 층일 수 있다.
한편, 본 발명의 일 유형에 따른 반도체 소자는 앞서 설명한 반도체 버퍼 구조체 및 상기 반도체 버퍼 구조체상에 형성되는 질화물 적층체;를 포함한다.
그리고, 상기 질화물 적층체 위에 형성된 소자층을 더 포함할 수 있다.
또한, 상기 소자층은 LED(Light Emitting Diode), LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 버퍼 구조체는 복수 개의 층 사이에 갈륨 조성비가 큰 층을 삽입시킴으로써 전위 밀도가 감소되고 크랙이 감소될 수 있다.
그리고, 상기한 상술한 반도체 버퍼 구조체 상에 질화물계 반도체 박막을 성장할 때, 질화물계 반도체 박막 내의 크랙이 감소되므로, 실리콘 기판을 사용하여 대면적의 반도체 소자를 제작할 수 있다.
도 1은 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 복수 개의 질화물 반도체층 사이에 전위 제어층이 배치되는 버퍼층을 도시한 단면도이다.
도 5 및 도 6는 본 발명의 일 실시예에 따른 복수 개의 질화물 반도체층 중 하나의 질화물 반도체층내에 전위 제어층이 배치된 버퍼층을 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 응력 제어층을 포함한 반도체 버퍼 구조체를 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 응력 제어층을 포함한 버퍼층을 도시한 도면이다.
도 9는 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 10은 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
이하, 본 발명의 실시예에 따른 반도체 버퍼 구조체 및 이를 포함한 반도체 소자에 대해 첨부 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
도 1은 실시예에 따른 반도체 버퍼 구조체(100)의 개략적인 구조를 보이는 단면도이다.
반도체 버퍼 구조체(100)는 실리콘 기판(10) 및 실리콘 기판(10) 상에 형성된 버퍼층(20)을 포함한다.
실리콘 기판(10)으로는 Si 결정면을 가지는 기판이 사용될 수 있다.
버퍼층(20)은 크랙, 전위 등이 적은 양호한 품질의 질화물 적층체를 성장시키기 위한 층으로, 복수의 질화물 반도체층(12, 13)을 포함할 수 있다. 복수의 질화물 반도체층(12, 13) 각각은 Alx1Iny1Ga1 -x1- y1N (0≤x1≤1, 0≤y1<1, 0≤x1+y1≤1) 물질로 형성될 수 있다. 예를 들어, 질화물 반도체층(20) 중 실리콘 기판(10)과 직접 접촉하는 층은 AlN으로 이루어질 수 있으며, 버퍼층(20)의 최상층은 GaN으로 이루어질 수 있다.
여기서, 층은 갈륨 성분의 조성비(이하 '갈륨 조성비'라고 한다.)가 변곡점 없이 변하는 구간을 의미한다. 그리고, 갈륨 조성비는 실리콘 기판(10)을 기준으로 동일 높이의 질화물 반도체층에서 갈륨 성분이 차지하는 비율를 의미하며, 평균 갈륨 조성비는 하나의 질화물 반도체층에서 갈륨 성분이 차지하는 비율을 의미한다.
또한, 버퍼층(20)의 전체 응력은 질화물 반도체층의 개수, 각 질화물 반도체층의 두께와 조성 성분의 조성비에 따라 정해진다. 본 실시예에서 버퍼층(20)의 전체 응력은 압축 응력이 되도록 질화물 반도체층의 개수, 각 질화물 반도체층의 두께와 조성 성분의 조성비가 정해질 수 있다. 예를 들어, 버퍼층(20)에서 질화물 반도체층 각각의 평균 갈륨 조성비는 실리콘 기판(10)에서 멀어질수록 증가할 수 있다. 평균 갈륨 조성비는 실리콘 기판(10)에서 멀어질수록 층 단위로 단계적으로 증가할 수 있다. 그리고, 각 질화물 반도체층의 두께는 같을 수도 있고 다를 수 도 있다. 예를 들어, 각 질화물 반도체층의 두께는 약 10 nm 내지 1um 내지 일 수 있다.
한편, 버퍼층(20)내 각 질화물 반도체층의 평균 갈륨 조성비가 실리콘 기판(10)에서 멀어질수록 증가한다면, 버퍼층(20)의 전체 응력은 압축 응력이 될지라도 전위 밀도가 커지는 문제점이 있다.
그리하여, 버퍼층(20)는 복수의 질화물 반도체층(12, 13) 중 이웃하는 질화물 반도체층들(12a, 13a) 사이에 배치되며, 복수의 질화물 반도체층(12, 13)의 전위 밀도를 감소시키는 전위 제어층(16)을 더 포함할 수 있다.
상기한 전위 제어층(16)은 복수의 질화물 반도체층(12, 13) 중 이웃하는 질화물 반도체층(12a, 13a) 사이에 배치될 수 있다. 상기한 전위 제어층(16)은 Ala1Inb1Ga1-a1-b1N(0≤a1,b1 ≤1, a1+b1≠1)로 형성될 수 있으며, 전위 제어층(16)의 평균 갈륨 조성비는 이웃하는 질화물 반도체층들(12a, 13a) 각각의 평균 갈륨 조성비보다 클 수 있다. 예를 들어, 상기 전위 제어층(16)은 단결정층일 수 있으며, GaN로 형성될 수 있다.
한편, 버퍼층(20)에 전위 제어층(16)이 배치된다 하더라도, 버퍼층(20)의 전체 응력은 압축 응력이 되어야 한다. 즉, 전위 제어층(16)의 두께는, 복수의 질화물 반도체층(12, 13)이 압축 응력을 받도록 하는 두께일 수 있다. 앞서 기재한 바와 같이, 버퍼층(20)의 전체 응력은 질화물 반도체층의 개수, 각 질화물 반도체층의 두께와 조성 성분의 조성비 등에 따라서도 변하기 때문에 전위 제어층(16)의 두께는 특정 값으로 한정되지 않지만, 일반적으로 전위 제어층(16)의 두께는 0.1 nm 내지 100 nm일 수 있다.
이와 같이 버퍼층(20)내에 평균 갈륨 조성비보다 큰 전위 제어층(16)이 형성됨으로써, 버퍼층(20)의 전체적인 전위 밀도(dislocation density)를 줄일 수 있다. 전위 제어층(16)을 기준으로 일측에 배치된 하나 이상의 질화물 반도체층(12)과 전위 제어층(16)을 기준으로 타측에 배치된 하나 이상의 질화물 반도체층(13)에서 발생된 전위의 방향과 서로 반대된다. 그리하여 방향이 반대인 전위들이 서로 상쇄되어 전체적인 전위 밀도는 감소된다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 복수 개의 질화물 반도체층 사이에 전위 제어층이 배치되는 버퍼층을 도시한 단면도이다.
도 2에 도시된 바와 같이, 버퍼층(210)은 두 개의 질화물 반도체층(211, 212)과 하나의 전위 제어층(216)을 포함할 수 있다. 그러나, 이는 설명의 편의를 도모하기 위할 뿐이며, 이에 한정되지 않는다. 질화물 반도체층은 두 개 이상일 수 있으며, 전위 제어층도 하나 이상일 수 있다.
제1 및 제2 질화물 반도체층(211, 212) 각각은 높이에 상관없이 갈륨 조성비가 일정한 단결정으로 형성될 수 있다. 그리고, 제2 질화물 반도체층(212)의 평균 갈륨 조성비는 제1 질화물 반도체층(211)의 평균 갈륨 조성비보다 크다. 그리하여, 제1 질화물 반도체층(211)에서 제2 질화물 반도체층(212)으로 갈수록 버퍼층(210)의 평균 갈륨 조성비는 단계적으로 증가한다. 제1 및 제2 질화물 반도체층(211, 212)의 두께는 같을 수도 있고, 다를 수 도 있다.
한편, 제1 질화물 반도체층(211)과 제2 질화물 반도체층(212)의 사이에는 전위 제어층(216)이 배치될 수 있다. 상기한 전위 제어층(216)의 평균 갈륨 조성비는 제1 및 제2 질화물 반도체층(211, 212) 전체의 평균 갈륨 조성비보다 클 수 있다. 또는 전위 제어층(216)의 평균 갈륨 조성비는 제2 질화물 반도체층(212) 의 평균 갈륨 조성비보다 클 수 있다. 예를 들어, 상기한 전위 제어층(216)은 GaN으로 형성될 수 있다.
전위 제어층(216)의 두께는 전위 제어층(216) 위에 접한 층 즉, 제2 질화물 반도체층(212)이 그 아래의 층 즉, 제1 질화물 반도체층(211)과 전위 제어층(216)에 의해 압축 응력을 받도록 하는 두께일 수 있다. 이러한 전위 제어층(216)의 두께는 제1 및 제2 질화물 반도체층(211, 212)의 두께보다 작을 수 있다. 예를 들어, 전위 제어층(216)은 약 0.1 nm 내지 100 nm일 수 있다.
또한, 도 3에 도시된 바와 같이, 버퍼층(220)은 세 개의 질화물 반도체층(221, 222, 223)과 하나의 전위 제어층(226)을 포함할 수 있다. 그러나, 이는 설명의 편의를 도모하기 위할 뿐이며, 이에 한정되지 않는다.
세 개의 질화물 반도체층 각각(221, 222, 223) 각각은 위로 갈수록 갈륨 조성비가 연속적으로 증가하는 다결정으로 형성될 수 있다. 그리고, 제1 질화물 반도체층(221)에서 제3 질화물 반도체층(223)로 갈수록 각 질화물 반도체층의 평균 갈륨 조성비는 단계적으로 증가할 수 있다. 제1 내지 제3 질화물 반도체층(221, 222, 223)의 두께는 같을 수도 있고, 다를 수 도 있다.
한편, 제1 질화물 반도체층(221)과 제2 질화물 반도체층(222)의 사이에는 전위 제어층(226)이 형성될 수 있다. 상기한 전위 제어층(226)의 평균 갈륨 조성비는 전위 제어층(226)과 접하는 제1 및 제2 질화물 반도체층(221, 222) 각각의 평균 갈륨 조성비보다 크거나, 제1 내지 제3 질화물 반도체층(221, 222, 223) 전체의 평균 갈륨 조성비보다 클 수 있다. 또한, 전위 제어층(226)과 제1 질화물 반도체층(221)의 경계에서 전위 제어층(226)의 갈륨 조성비는 제1 질화물 반도체층(221)의 갈륨 조성비보다 크고, 전위 제어층(226)과 제2 질화물 반도체층(222)의 경계에서 전위 제어층(226)의 갈륨 조성비는 제2 질화물 반도체층(222)의 갈륨 조성비보다 클 수 있다. 상기한 전위 제어층(226)은 GaN으로 형성될 수 있다.
그리고, 전위 제어층(226)의 두께는 전위 제어층(226) 위에 접한 층 즉, 제2 질화물 반도체층(222)이 제1 질화물 반도체층(221)과 전위 제어층(226)에 의해 압축 응력을 받는 두께일 수 있다. 이러한 전위 제어층(226)의 두께는 제1 및 제2 질화물 반도체층(221, 222)의 두께보다 작을 수 있다.
뿐만 아니라, 도 4에 도시된 바와 같이, 반도체 버퍼 구조체(230)은 네 개의 질화물 반도체층(231, 232, 233, 234)과 하나의 전위 제어층(226)을 포함할 수 있다. 그러나, 이는 설명의 편의를 도모하기 위할 뿐이며, 이에 한정되지 않는다.
네 개의 질화물 반도체층 각각(231, 232, 233, 234)은 초격자로 형성될 수 있다. 네 개의 층 각각(231, 232, 233, 234)이 초격자로 형성된다 하더라도 반도체 버퍼 구조체(230)의 각 질화물 반도체층(231, 232, 233, 234)의 평균 갈륨 조성비는 일 방향으로 갈수록 증가할 수 있다. 제1 내지 제4 질화물 반도체층(231, 232, 233, 234)의 두께는 같을 수도 있고, 다를 수 도 있다.
제2 질화물 반도체층(232)과 제3 질화물 반도체층(233)의 사이에는 전위 제어층(236)이 형성될 수 있다. 상기한 전위 제어층(236)의 평균 갈륨 조성비는 전위 제어층(236)과 접한 제2 및 제2 질화물 반도체층(232, 233) 각각의 평균 갈륨 조성비보다 크거나 제1 내지 제4 질화물 반도체층(231, 232, 233, 234) 전체의 평균 갈륨 조성비보다 클 수 있다. 뿐만 아니라, 전위 제어층(236)과 제2 질화물 반도체층(232)의 경계에서 전위 제어층(236)의 갈륨 조성비는 제2 질화물 반도체층(232)의 갈륨 조성비보다 크고, 전위 제어층(236)과 제3 질화물 반도체층(233)의 경계에서 전위 제어층(236)의 갈륨 조성비는 제3 질화물 반도체층(233)의 갈륨 조성비보다 클 수 있다. 상기한 전위 제어층(236)은 GaN으로 형성될 수 있다.
그리고, 전위 제어층(236)의 두께는 전위 제어층(236) 위에 접한 층 즉, 제3 질화물 반도체층(233)이 제1 및 제2 질화물 반도체층(231, 232)과 전위 제어층(236)에 의해 압축 응력을 받도록 하는 두께일 수 있다. 이러한 전위 제어층(236)의 두께는 제2 및 제3 질화물 반도체층(232, 233)의 두께보다 작을 수 있다. 예를 들어, 전위 제어층(236)은 약 0.1 nm 내지 100 nm일 수 있다.
이와 같은 버퍼층은 실리콘 기판에서 멀어질수록 각 질화물 반도체층의 평균 갈륨 조성비가 증가되는 복수 개의 질화물 반도체층을 배치시켜 압축 응력이 형성되도록 한다. 그리고, 평균 갈륨 조성비가 큰 전위 제어층을 배치시켜 전위 밀도의 증가를 방지하여 크랙 발생을 방지시킬 수 있다.
한편, 도 2 내지 도 4에서는 평균 갈륨 조성비가 증가하는 복수 개의 질화물 반도체층 중 이웃하는 질화물 반도체층 사이에 전위 제어층이 형성됨으로써 전체적인 전위 밀도를 감소시킬 수 있다고 하였으나, 이에 한정되지 않는다. 복수 개의 질화물 반도체층 중 하나 이상의 질화물 반도체층내에 전위 제어층을 형성함으로써, 전체적인 전위 밀도의 증가를 방지할 수도 있다.
도 5 및 도 6는 본 발명의 일 실시예에 따른 복수 개의 질화물 반도체층 중 하나의 질화물 반도체층내에 전위 제어층이 배치된 버퍼층을 도시한 단면도이다.
도 5를 참조하면, 버퍼층(240)은 세 개의 질화물 반도체층(241, 242, 243)과 하나의 질화물 반도체층(242)내에 하나의 전위 제어층(216)을 포함할 수 있다. 그러나, 이는 설명의 편의를 도모하기 위할 뿐이며, 이에 한정되지 않는다.
제1 내지 제3 질화물 반도체층(241, 242, 243) 각각은 높이에 상관없이 갈륨 조성비가 일정한 단결정으로 형성될 수 있다. 또한, 제1 질화물 반도체층(241)에서 제3 질화물 반도체층(243)으로 갈수록 평균 갈륨 조성비는 증가한다. 구체적으로, 제2 질화물 반도체층(242)의 평균 갈륨 조성비는 제1 질화물 반도체층(241)의 평균 갈륨 조성비보다 클 수 있고, 제3 질화물 반도체층(243)의 평균 갈륨 조성비는 제2 질화물 반도체층(242)의 평균 갈륨 조성비보다 클 수 있다.
한편, 평균 갈륨 조성비가 큰 전위 제어층(246)은 제2 질화물 반도체층(242)내에 형성될 수 있다. 상기한 전위 제어층(246)의 평균 갈륨 조성비는 제1 내지 제3 질화물 반도체층(241, 242, 243) 전체의 평균 갈륨 조성비보다 크거나, 제3 질화물 반도체층(243)의 평균 갈륨 조성비보다 클 수 있다. 상기한 전위 제어층(246)은 GaN으로 형성될 수 있다. 전위 제어층(246)의 두께는 전위 제어층(246) 위에 접한 층 즉, 제2 질화물 반도체층의 일부(242b)가 그 아래에 배치된 층 즉, 제1 질화물 반도체층(241) 및 제2 질화물 반도체층의 나머지(242a)와 전위 제어층(266)에 의해 압축 응력을 받도록 하는 두께일 수 있다.
뿐만 아니라, 도 6에 도시된 바와 같이, 반도체 버퍼 구조체(250)은 네 개의 질화물 반도체층(235, 252, 253, 254)과 하나의 질화물 반도체층(252)에 하나의 전위 제어층(226)을 포함할 수 있다. 그러나, 이는 설명의 편의를 도모하기 위할 뿐이며, 이에 한정되지 않는다.
네 개의 질화물 반도체층 각각(251, 252, 253, 254)은 초격자로 형성될 수 있다. 네 개의 질화문 반도체층(251, 252, 253, 254) 각각이 초격자로 형성된다 하더라도 제1 질화물 반도체층(251)에서 제4 질화물 반도체층(254)으로 갈수록 평균 갈륨 조성비는 증가한다.
또한, 전위 제어층(256)은 제2 질화물 반도체층(252)내에 형성될 수 있다. 상기한 전위 제어층(256)의 평균 갈륨 조성비는 네 개의 질화문 반도체층(251, 252, 253, 254) 전체의 평균 갈륨 조성비보다 크거나, 제3 질화물 반도체층(253)의 갈륨 조성비보다 클 수 있다. 상기한 전위 제어층(256)은 GaN으로 형성될 수 있다. 전위 제어층(256)의 두께는 전위 제어층(256) 위에 접한 층 즉, 제2 질화물 반도체층의 일부(252b)에 압축 응력이 형성되도록 하는 두께일 수 있다.
한편, 평균 갈륨 조성비가 큰 전위 제어층의 두께를 크게 함으로써 전위 밀도의 감소를 극대화할 수 있으나, 전위 제어층을 기준으로 일측에 배치되는 질화물 반도체층의 압축 응력이 전위 제어층의 타측에 배치되는 질화물 반도체층에 전달되지 않을 수 있다. 그리하여, 전위 제어층(16)의 형성으로 압축 응력이 감소되는 것을 보완하는 응력 제어층이 추가적으로 형성될 수도 있다.
도 7은 본 발명의 일 실시예에 따른 응력 제어층을 포함한 반도체 버퍼 구조체를 도시한 단면도이다.
도 1과 비교하면, 도 7의 반도체 버퍼 구조체(300)은 전위 제어층(16)상에 전위 제어층(16)의 형성으로 인해 압축 응력이 감소되는 것을 보완하는 응력 제어층(17)을 더 포함할 수 있다. 응력 제어층(17)은 Ala2Inb2Ga1 - a2 -b2N(0≤ a2, b2≤1, a2≠a1, a2≠0)으로 형성될 수 있다. 응력 제어층(17)은 전위 제어층(16)과 갈륨 조성비가 큰 쪽의 질화물 반도체층(13) 사이에 배치될 수 있다.
응력 제어층(17)의 평균 갈륨 조성비는 상기 복수의 질화물 반도체층(12, 13) 전체의 평균 갈륨 조성비보다 작거나 전위 제어층(16)과 접한 질화물 반도체층(12a)의 평균 갈륨 조성비보다 작을 수 있다. 또는 상기 응력 제어층(17)의 평균 알루미늄 조성비는 상기 복수의 질화물 반도체층(12, 13) 전체의 평균 알루미늄 조성비보다 크거나, 전위 제어층(16)과 접한 질화물 반도체층(12a)의 평균 알루미늄 조성비보다 클 수 있다. 이와 같은 응력 제어층(17)은 단결정으로 형성될 수 있으며, 예를 들어, AlN으로 형성될 수 있다.
또한, 상기한 응력 제어층(17)의 두께는 버퍼층(30)의 전체 응력이 압축 응력이 되도록 하는 두께일 수 있다. 이러한 응력 제어층(17)의 두께는 전위 제어층(16)의 두께보다 작을 수 있다. 예를 들어, 전위 제어층(16)의 두께는 10nm 내지 2000nm일 때, 응력 제어층(17)은 1nm 내지 1000nm일 수 있다.
그리하여, 응력 제어층(17)은 전위 제어층(16)에 의해 인장 응력을 받더라도, 응력 제어층(17)에 접한 질화물 반도체층(13a)은 응력 제어층(17)에 의해 더 큰 압축 응력을 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 응력 제어층을 포함한 버퍼층을 도시한 도면이다. 도 8의 버퍼층(260)은 네 개의 질화물 반도체층(261, 262, 262, 263, 264), 하나의 전위 제어층(266) 및 하나의 응력 제어층(267)을 포함한다. 이는 설명의 편의를 도모하기 위할 뿐이며 이에 한정되지 않는다.
도 8에 도시된 바와 같이, 네 개의 질화물 반도체층 각각(261, 262, 263, 264)은 높이에 상관없이 일정한 갈륨 조성비를 단결정으로 형성될 수 있다. 그리고, 제1 질화물 반도체층(261)에서 제4 질화물 반도체층(264)로 갈수록 평균 갈륨 조성비는 단계적으로 증가한다. 제1 내지 제4 질화물 반도체층(261, 262, 263, 264)의 두께는 같을 수도 있고, 다를 수 도 있다.
한편, 제2 질화물 반도체층(262)과 제3 질화물 반도체층(263)의 사이에는 평균 갈륨 조성비가 큰 전위 제어층(266)이 형성되고, 추가적으로 전위 제어층(266)상에 평균 갈륨 조성비가 작은 응력 제어층(267)이 형성될 수 있다. 상기한 전위 제어층(266)의 평균 갈륨 조성비는 제3 질화물 반도체층(263)의 평균 갈륨 조성비보다 크고, 상기한 응력 제어층(267)의 평균 갈륨 조성비는 제2 질화물 반도체층(262)의 평균 갈륨 조성비보다 작을 수 있다. 예를 들어, 전위 제어층(266)의 조성비는 GaN일 수 있고, 응력 제어층(267)의 조성비는 AlN일 수 있다.
응력 제어층(267)의 두께는 응력 제어층(267) 위에 배치된 층 즉, 제3 및 제4 질화물 반도체층(263, 264)에 압축 응력이 형성되도록 하는 두께일 수 있다. 상기한 응력 제어층(267)의 두께는 전위 제어층(266)보다 작을 수 있다. 그리하여, 전위 제어층(266)은 제1 및 제2 질화물 반도체층(261, 262)에 의해 압축 응력을 받고, 응력 제어층(267)은 전위 제어층(266)에 의해 인장 응력을 받더라도, 응력 제어층(267)의 위에 인접한 제3 질화물 반도체층(263)은 응력 제어층(267)에 의해 더 큰 압축 응력을 받으므로, 결국, 응력 제어층(267)의 접한 제3 질화물 반도체층(263)은 그 아래에 형성된 층(261, 262, 266)에 의해 압축 응력을 받게 된다.
이와 같은 응력 제어층(17)은, 도 4 내지 도 6 도시된 반도체 버퍼 구조체 (210, 220, 230, 240, 250)에도 적용될 수 있다. 즉, 응력 제어층(17)은 도 4 내지 도 6에 도시된 전위 제어층(226, 236, 246, 256, 266)상에 형성될 수 있다.
또한, 앞서 설명한 바와 같에 버퍼층 내에 포함된 질화물 반도체층은 갈륨 조성비가 일정한 단결정층, 갈륨 조성비가 변하는 다결정층, 또는 갈륨 조성비가 교번적으로 변하는 초격자층일 수 있다. 앞서 설명한 버퍼층의 의에도 단결정의 질화물 반도체층, 다결정 반도체층 및 초격자 질화물 반도체층 중 적어도 하나가 조합되어 버퍼층을 형성할 수도 있다. 상기와 같이 형성된다 하더라도, 각 층의 평군 갈륨 조성비는 실리콘 기판에서 멀어질수록 증가하도록 질화물 반도체층이 배치될 수 있다.
본 실시예에서는 반도체 버퍼 구조체에 하나의 전위 제어층 및 하나의 응력 제어층이 포함된 것으로 설명하였으나, 이는 설명의 편의를 도모하기 위할 뿐 이에 한정되지 않는다. 전위 제어층 및 응력 제어층은 복수 개 있을 수 있음도 물론이다. 다만, 응력 제어층은 전위 제어층상에서 전위 제어층과 갈륨 조성비가 큰 쪽의 질화물 반도체층 상에 배치된다.
도 9는 다른 실시예에 따른 반도체 소자(1000)의 개략적인 구조를 보이는 단면도이다.
반도체 소자(1000)는 실리콘 기판(1100), 실리콘 기판(1100) 상에 형성된 반도체 버퍼 구조체(1200), 반도체 버퍼 구조체(1200) 상에 형성된 질화물 적층체(1300)를 포함한다.
반도체 소자(1000)는 실리콘 기판(1100) 상에 크랙이나 결함이 적은 질화물 적층체(1300)를 구현할 수 있도록 반도체 버퍼 구조체(1200)을 구비하여, 대면적 웨이퍼 형태로의 제작이 가능하다.
반도체 버퍼 구조체(1200)은 실리콘 기판(1100)에 질화물 적층체(1300)의 성장시, 열팽창 계수 차이에 의해 생기는 인장 응력을 보상하는 역할을 하는 것으로, 앞서 설명한 구조의 반도체 버퍼 구조체(210, 220, 230, 240, 250)이 채용될 수 있다. 또한, 반도체 버퍼 구조체(1200)은 최상층의 갈륨 조성비가 질화물 적층체(1300)의 갈륨 조성비 이하의 값을 갖도록 구성될 수 있다.
질화물 적층체(1300)는 적어도 하나의 질화물 반도체층을 포함할 수 있다. 질화물 적층체(1300)에서의 질화물 반도체층은 반도체 퍼버 구조체(1200)에서의 질화물 반도체층과 갈륨 등의 성분의 조성비, 두께, 제조 과정에서의 온도 등이 다를 수 있다. 상기 적어도 하나의 질화물 반도체층은 상기 기판(1100) 상에 성장시키고자 하는 층으로, 예를 들어 갈륨을 함유하는 질화물로 형성될 수 있다. 상기 적어도 하나의 질화물 반도체층은 Alx2Iny2Ga1 -x2-y2N(0≤x2,y2≤1, x2+y2<1)으로 형성될 수 있다. 예를 들어, 상기 적어도 하나의 질화물 반도체층은 GaN, InGaN, 또는 AlInGaN 중 어느 하나를 포함하는 물질로 형성될 수 있다. 또는, 상기 적어도 하나의 질화물 반도체층은 알루미늄을 포함하지 않는 질화물로 형성될 수 있다. 또한, 상기 적어도 하나의 질화물 반도체층은 언도핑 또는 도핑을 선택적으로 할 수 있다.
한편, 실리콘 기판(1110)은 반도체 소자의 제작 중 또는 제작 후에 제거될 수 있다.
본 발명의 실시예에 따른 반도체 소자(1000)는 발광 소자(Light emitting diode), 쇼트키 다이오드, 레이저 다이오드, 전계 효과 트랜지스터(Field Effect Transistor) 또는 파워 디바이스(power device) 등에 적용될 수 있다.
본 발명의 실시예에 따른 반도체 소자(1000)는 발광 소자(Light emitting diode, LED), 쇼트키 다이오드(Schottky diode), 레이저 다이오드(Laser diode, LD), 전계 효과 트랜지스터(Field Effect Transistor, FET) 또는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)를 위한 템플릿으로 적용될 수 있다.
도 10은 다른 실시예에 따른 반도체 소자(2000)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 반도체 소자(2000)는 실리콘 기판(1100), 실리콘 기판(1100) 상에 형성된 버퍼층(1200), 버퍼층(1200) 상에 형성된 질화물 반도체층(1300), 질화물 반도체층(1300) 상에 형성된 소자층(1500)을 포함한다.
소자층(1500)은 제1형 반도체층(1510), 활성층(1530), 제2형 반도체층(1550)을 포함한다.
제1형 반도체층(1510)은 제1형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, n형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. n형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다.
제2형 반도체층(1550)은 제2형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, p형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. p형 불순물로는 Mg, Zn, Be 등이 사용될 수 있다.
활성층(1530)은 전자-정공 결합에 의해 빛을 발광하는 층으로, 활성층(1530)의 에너지 밴드갭(band gap)에 해당하는 만큼의 에너지가 빛의 형태로 방출될 수 있다. 활성층(1530)은 AlxGayInzN에서 x, y, z 값을 주기적으로 변화시켜 띠 간격을 조절하여 만든 단일양자우물 (single quantum well) 또는 다중양자우물(multi quantum well) 구조로 이루어질 수 있다. 예를 들어, 양자우물층과 장벽층이 InGaN/GaN, InGaN/InGaN, InGaN/AlGaN 또는 InGaN/InAlGaN의 형태로 쌍을 이루어 양자우물구조를 형성할 수 있으며, InGaN층에서의 In 몰분율에 따라 밴드갭 에너지가 제어되어 발광 파장 대역이 조절될 수 있다. 통상적으로, In의 몰분율이 1% 변화할 때 발광 파장은 약 5nm 정도 시프트된다.
제1형 반도체층(1510)과 제2형 반도체층(1550)은 단층 구조로 도시되었으나, 복수층으로 이루어질 수도 있다.
상술한 설명에서 소자층(1500)은 LED 구조를 예시하여 설명하였으나, 이외에도, LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 구조로 이루어질 수 있다.
본 발명의 실시예에 따른 반도체 버퍼 구조체 및 이를 포함한 반도체 소자는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

Claims (29)

  1. 일 방향으로 갈수록 평균 갈륨 조성비가 증가하는 복수의 질화물 반도체층; 및
    상기 복수의 질화물 반도체층 중 이웃하는 질화물 반도체층들 사이에 배치되고, 상기 복수의 질화물 반도체층 전체의 전위 밀도를 감소시키며, Ala1Inb1Ga1-a1 b1N(0≤a1,b1 ≤1, a1+b1≠1)로 형성된 전위 제어층;을 포함하고,
    상기 전위 제어층의 두께는, 상기 복수의 질화물 반도체층 및 상기 전위 제어층 전체에 압축 응력이 형성되도록 하는 두께인 반도체 버퍼 구조체.
  2. 제 1항에 있어서,
    상기 전위 제어층의 평균 갈륨 조성비는 상기 이웃하는 질화물 반도체층들 각각의 평균 갈륨 조성비보다 큰 반도체 버퍼 구조체.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 전위 제어층은 GaN을 포함하는 반도체 버퍼 구조체.
  6. 삭제
  7. 제 1항에 있어서,
    상기 전위 제어층의 두께는,
    상기 이웃하는 질화물 반도체층들 각각의 두께보다 작은 반도체 버퍼 구조체.
  8. 삭제
  9. 삭제
  10. 제 1항에 있어서,
    상기 복수의 질화물 반도체층 중 실리콘 기판과 접하는 층은 AlN 을 포함하는 반도체 버퍼 구조체.
  11. 삭제
  12. 제 1항에 있어서,
    상기 전위 제어층 상에 배치되며, Ala2Inb2Ga1 - a2 -b2N(0≤a2, b2≤1, a2≠a1, a2≠0)으로 형성되고, 상기 반도체 버퍼 구조체의 압축 응력의 감소를 보완하는 응력 제어층;을 포함하는 반도체 버퍼 구조체.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제 1항에 있어서,
    상기 증가는 단계적 증가인 반도체 버퍼 구조체.
  23. 삭제
  24. 삭제
  25. 일 방향으로 갈수록 평균 갈륨 조성비가 증가하는 복수의 질화물 반도체층; 및
    상기 복수의 질화물 반도체층 중 하나 이상의 층내에 배치되고, 상기 복수의 질화물 반도체층의 전위 밀도를 감소시키며, Ala1Inb1Ga1-a1-b1N(0≤a1,b1 ≤1, a1+b1≠1)로 형성된 전위 제어층;을 포함하고,
    상기 전위 제어층의 두께는, 상기 복수의 질화물 반도체층 및 상기 전위 제어층 전체에 압축 응력이 형성되도록 하는 두께인 반도체 버퍼 구조체.
  26. 삭제
  27. 상기 제 1항, 제 2항, 제 5항, 제 7항, 제 10항, 제 12항, 제 22항, 및 제 25항 중 어느 한 항에 따른 반도체 버퍼 구조체로 형성된 반도체 버퍼 구조체; 및
    상기 반도체 버퍼 구조체상에 형성되는 질화물 적층체;를 포함하는 반도체 소자
  28. 삭제
  29. 삭제
KR1020120097863A 2012-09-04 2012-09-04 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자 KR102002898B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120097863A KR102002898B1 (ko) 2012-09-04 2012-09-04 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
US13/837,460 US9472624B2 (en) 2012-09-04 2013-03-15 Semiconductor buffer structure, semiconductor device including the same, and manufacturing method thereof
EP13182592.9A EP2704184B1 (en) 2012-09-04 2013-09-02 Semiconductor buffer structure, semiconductor device including the same, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120097863A KR102002898B1 (ko) 2012-09-04 2012-09-04 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20140031000A KR20140031000A (ko) 2014-03-12
KR102002898B1 true KR102002898B1 (ko) 2019-07-23

Family

ID=49080778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120097863A KR102002898B1 (ko) 2012-09-04 2012-09-04 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자

Country Status (3)

Country Link
US (1) US9472624B2 (ko)
EP (1) EP2704184B1 (ko)
KR (1) KR102002898B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783176B (zh) * 2019-10-30 2022-07-12 广西大学 一种低应力半导体材料制备方法
CN112956029B (zh) * 2021-01-26 2022-07-08 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004524250A (ja) * 2000-12-14 2004-08-12 ニトロネックス・コーポレーション 窒化ガリウム材料および方法
US20090008647A1 (en) 2007-07-06 2009-01-08 Sharp Laboratories Of America Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
JP2009260296A (ja) 2008-03-18 2009-11-05 Hitachi Cable Ltd 窒化物半導体エピタキシャルウエハ及び窒化物半導体素子

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656832A (en) * 1994-03-09 1997-08-12 Kabushiki Kaisha Toshiba Semiconductor heterojunction device with ALN buffer layer of 3nm-10nm average film thickness
JP3822318B2 (ja) 1997-07-17 2006-09-20 株式会社東芝 半導体発光素子及びその製造方法
JP3606015B2 (ja) 1997-07-23 2005-01-05 豊田合成株式会社 ３族窒化物半導体素子の製造方法
AU2001279163A1 (en) 2000-08-04 2002-02-18 The Regents Of The University Of California Method of controlling stress in gallium nitride films deposited on substrates
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
CN100490190C (zh) * 2003-10-14 2009-05-20 昭和电工株式会社 Ⅲ族氮化物半导体器件
US7148075B2 (en) * 2004-06-05 2006-12-12 Hui Peng Vertical semiconductor devices or chips and method of mass production of the same
JP4369438B2 (ja) 2005-04-26 2009-11-18 シャープ株式会社 電界効果型トランジスタ
US7273798B2 (en) * 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
KR100691251B1 (ko) 2005-08-08 2007-03-12 성균관대학교산학협력단 발광소자 및 그 제조방법
KR100795547B1 (ko) 2006-06-30 2008-01-21 서울옵토디바이스주식회사 질화물 반도체 발광 소자
KR100959290B1 (ko) 2008-01-24 2010-05-26 고려대학교 산학협력단 질화물 반도체 및 그 제조 방법
KR20090115826A (ko) 2008-05-04 2009-11-09 송준오 그룹 3족 질화물계 반도체 소자용 버퍼층 및 그 제조 방법
EP2377153A1 (en) 2008-12-19 2011-10-19 S.O.I.Tec Silicon on Insulator Technologies Strain engineered composite semiconductor substrates and methods of forming same
KR101037496B1 (ko) 2009-02-17 2011-05-26 부산대학교 산학협력단 신경성 산화질소합성효소（ｎＮＯＳ） 검출용 전위측정식 면역센서 및 이를 이용한 검출방법
JP5310382B2 (ja) 2009-08-24 2013-10-09 住友電気工業株式会社 Ｉｉｉ族窒化物半導体光素子、及びｉｉｉ族窒化物半導体光素子を作製する方法
KR20110120019A (ko) * 2010-04-28 2011-11-03 삼성전자주식회사 반도체 소자
KR101039968B1 (ko) 2010-05-20 2011-06-09 엘지이노텍 주식회사 발광 다이오드 및 그 제조방법
KR20120032329A (ko) 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
US8957454B2 (en) * 2011-03-03 2015-02-17 International Rectifier Corporation III-Nitride semiconductor structures with strain absorbing interlayer transition modules

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004524250A (ja) * 2000-12-14 2004-08-12 ニトロネックス・コーポレーション 窒化ガリウム材料および方法
US20090008647A1 (en) 2007-07-06 2009-01-08 Sharp Laboratories Of America Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
JP2009260296A (ja) 2008-03-18 2009-11-05 Hitachi Cable Ltd 窒化物半導体エピタキシャルウエハ及び窒化物半導体素子

Also Published As

Publication number Publication date
US20140061663A1 (en) 2014-03-06
EP2704184A1 (en) 2014-03-05
EP2704184B1 (en) 2019-06-19
KR20140031000A (ko) 2014-03-12
US9472624B2 (en) 2016-10-18

Similar Documents

Publication Publication Date Title
EP2747220B1 (en) Nitride semiconductor ultraviolet light emitting element
US8952419B2 (en) Semiconductor devices and methods of manufacturing the same
JP4826703B2 (ja) 半導体素子の形成に使用するための板状基体
US8835983B2 (en) Nitride semiconductor device including a doped nitride semiconductor between upper and lower nitride semiconductor layers
KR101963755B1 (ko) 광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법
US8946773B2 (en) Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
KR101615822B1 (ko) 질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법
US9679974B2 (en) Nitride semiconductor element, nitride semiconductor wafer, and method for forming nitride semiconductor layer
US20140014897A1 (en) Semiconductor light emitting device with doped buffer layer and method of manufacturing the same
JP2014053611A (ja) 半導体バッファ構造体及びそれを含む半導体素子と、その製造方法
US8969891B2 (en) Nitride semiconductor device, nitride semiconductor wafer and method for manufacturing nitride semiconductor layer
KR20130139707A (ko) 반도체 소자 및 이에 사용되는 초격자층
US20130234106A1 (en) Semiconductor light-emitting device
EP2525417A2 (en) Nitride semiconductor device, nitride semiconductor wafer and method for manufacturing nitride semiconductor layer
KR101762177B1 (ko) 반도체 소자 및 반도체 소자 제조 방법
JP6117010B2 (ja) 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
KR102002898B1 (ko) 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
US9525101B2 (en) Optoelectronic device
KR101850537B1 (ko) 반도체 소자

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant