CN112956029B - 半导体器件及其制造方法 - Google Patents

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Abstract

本揭露提供一种半导体器件及其制造方法。半导体器件包括衬底、第一氮化物半导体层、第二氮化物半导体层和碳氮化物半导体层。第一氮化物半导体层在衬底上方。第二氮化物半导体层形成在第一氮化物半导体层上，并且具有的带隙大于第一氮化物半导体层的带隙。碳氮化物半导体层位于衬底和第一氮化物半导体层之间。

Description

半导体器件及其制造方法
技术领域
本揭露涉及一种半导体器件及其制造方法。
背景技术
包括直接带隙半导体的组件，例如，包括III-V族材料或III-V族化合物(类别：III-V化合物)的半导体组件基于其特性可以在各种条件下或在各种环境中(例如，在不同的电压和频率下)操作或工作。
半导体组件可包括异质结双极晶体管(heterojunction bipolar transistor，HBT)、异质结场效应晶体管(heterojunction field effect transistor，HFET)、高电子迁移率晶体管(high-electron-mobility transistor,HEMT)、已调制掺杂的FET(modulation-doped FET,MODFET)或其类似物。
发明内容
在本揭露的一些实施例中，提供了一种半导体器件，其包括衬底、第一氮化物半导体层、第二氮化物半导体层和碳氮化物半导体层。第一氮化物半导体层在衬底上方。第二氮化物半导体层形成在第一氮化物半导体层上，且具有的带隙大于第一氮化物半导体层的带隙。碳氮化物半导体层是在衬底和第一氮化物半导体层之间。
在本揭露的一些实施例中，提供了一种半导体器件，其包括衬底，第一氮化物半导体层，第二氮化物半导体层，缓冲层和错位减少层。第一氮化物半导体层在衬底上方。第二氮化物半导体层形成在第一氮化物半导体层上，且具有的带隙大于第一氮化物半导体层的带隙。缓冲层在衬底和第一氮化物半导体层之间。错位减少层在衬底和第一氮化物半导体层之间。错位减少层的一部分与缓冲层和第一氮化物半导体层的界面相邻。
在本揭露的一些实施例中，提供了一种用于制造半导体器件的方法。该方法包括在衬底上方形成碳氮化物半导体层。该方法还包括在碳氮化物半导体层上方形成第一氮化物半导体层。该方法还包括在第一氮化物半导体层上形成第二氮化物半导体层，第二氮化物半导体层的带隙比第一氮化物半导体层的带隙大。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
图1是根据本揭露的一些实施例的半导体器件的横截面图；
图2是根据本揭露的一些实施例的半导体器件的横截面图；
图3是根据本揭露的一些实施例的半导体器件的横截面图；
图4A、4B、4C、4D、4E和4F示出了根据本揭露的一些实施例的制造半导体器件的步骤中的一些操作。
具体实施方式
以下公开内容提供实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些只是实例，且并非旨在是限制性的。在本揭露中，在以下描述中对第一特征在第二特征上方或在第二特征上形成或安置的提及可包含其中第一特征和第二特征直接接触地形成或安置的实施例，且还可包含其中额外特征可形成或安置在第一特征与第二特征之间以使得第一特征和第二特征可能不直接接触的实施例。另外，本揭露可在各种实例中重复参考数字和/或字母。这种重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下面详细讨论本揭露的实施例。然而，应当理解的是，本揭露提供了许多可应用的概念，这些概念可以体现在各种各样的特定上下文中。所讨论的具体实施例仅仅是说明性的，并不限制本揭露的范围。
图1是根据本揭露的一些实施例的半导体器件10的横截面图。半导体器件10可以在各种电压位准下工作。例如，半导体器件10可以在相对高的电压位准(例如，等于或大于约200V)下工作。
半导体器件10可包括衬底100、氮化物半导体层111、113和130、缓冲层140、错位减少层170、掺杂的III-V族半导体层121、金属层123、介电层150、漏极160和源极162。
衬底100可包括但不限于硅(Si)、掺杂硅、碳化硅(SiC)、硅锗(SiGe)、砷化镓(GaAs)、蓝宝石、绝缘体上硅(SOI)或其他合适的材料。衬底100还可以包括掺杂区域，例如p阱、n阱或其类似物。衬底100可包括杂质。
氮化物半导体层111可以形成在衬底100上方。氮化物半导体层111具有表面111a。氮化物半导体层111可包括，但不限于，III族氮化物，例如，化合物InxAlyGa1-x-yN，其中x+y≤1。III族氮化物可进一步包括但不限于例如化合物AlyGa(1-y)N，其中y≤1。例如，氮化物半导体层111可包括具有约3.4ev的带隙的GaN层。
氮化物半导体层113(也称为“势垒层”)可以形成在氮化物半导体层111的表面111a上。氮化物半导体层113具有的带隙可大于氮化物半导体层111的带隙。氮化物半导体层113可与氮化物半导体层111的表面111a直接接触。氮化物半导体层113可包括，但不限于，Ⅲ族氮化物，例如，x+y≤1的InxAlyGa1-x-yN中的化合物。III族氮化物可进一步包括，但不限于，例如，化合物AlyGa(1-y)N，其中y≤1。例如，氮化物半导体层113可以包括带隙约4ev的AlGaN。
异质结可以在氮化物半导体层111和氮化物半导体层113之间形成，例如在氮化物半导体层111和氮化物半导体层113的界面处，并且不同氮化物的异质结的偏振形成二维电子气(2DEG)区域，且其相邻于氮化物半导体层111和氮化物半导体层113的界面。2DEG区域可以形成在氮化物半导体层111中。氮化物半导体层111可以向2DEG区域提供电子或从2DEG区域移除电子，从而控制半导体器件10的传导。
掺杂的III-V族半导体层121可在氮化物半导体层113上方。掺杂的III-V族半导体层121可直接接触氮化物半导体层113。掺杂的III-V族半导体层121可以是或包括p型掺杂的III-V族层。掺杂的III-V族半导体层121可由外延p型III-V材料或包括外延p型III-V材料所制成。掺杂的III-V族半导体层121可包括，但不限于，III族氮化物，例如，化合物AlyGa(1-y)N，其中y≤1。掺杂的III-V族半导体层121可以是或包括p型掺杂GaN。
金属层123(也称为“金属栅极”)可布置在掺杂的III-V族半导体层121上方。金属层123可直接接触掺杂的III-V族半导体层121。金属层123可以包括导电层。金属层123可以是或包括栅极金属。栅极金属可包括，例如，但不限于，钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)及其化合物(例如但不限于氮化钛(TiN)、氮化钽(TaN)、其他导电氮化物或导电氧化物)、金属合金(例如铝铜合金(Al-Cu))或其他合适的材料。
当金属层123处于零偏置状态时，在掺杂的III-V族半导体层121下形成的2DEG区域可被预设为处于关断状态(OFF state)。当向金属层123施加电压时，在金属层123下方的2DEG区域中引致电子或电荷。当电压升高时，引致的电子或电荷的数目也随之增加。这样的器件可以称为增强模式(enhancement-mode)器件。
氮化物半导体层130可位于衬底100上。氮化物半导体层130可以是或包括成核层。氮化物半导体层130可包括，例如但不限于，氮化物，氮化铝(AlN)氮化铝镓(AlGaN)或其组合。
缓冲层140可以位于氮化物半导体层130上。缓冲层140可直接接触氮化物半导体层130。缓冲层140可以在衬底100和氮化物半导体层111之间。缓冲层140可直接接触氮化物半导体层111。缓冲层140可以是或包括超晶格层。在衬底100和氮化物半导体层111之间形成的超晶格层可促进半导体器件10在相对高电压位准下的操作。缓冲层140可以被配置成改善衬底100和衬底100上的层(例如，衬底100上方的氮化物半导体层111)之间的晶格匹配。缓冲层140可以减少半导体器件10的拉伸应力。缓冲层140可以减少或防止从衬底100传播到氮化物半导体层111的缺陷(例如，错位)，从而避免半导体器件10的功能障碍。
缓冲层140可包括，例如但不限于，氮化物，例如，AlN、AlGaN、氮化镓(GaN)或其组合。缓冲层140可包括杂质。杂质可包括一种或多种相对高电阻的杂质。杂质可包括碳、铁、镁或其组合。缓冲层140中的碳浓度可小于约1020原子/cm3。缓冲层140中的碳浓度可为约1015原子/cm3至约1020原子/cm3。缓冲层140可具有等于或大于约105Ω/□的片电阻。
错位减少层170可以位于衬底100和氮化物半导体层111之间。错位减少层170可以与氮化物半导体层111接触。错位减少层170可以位于氮化物半导体层111的一部分内。错位减少层170可以位于缓冲层140和氮化物半导体层111之间。错位减少层170的一部分可以邻近缓冲层140和氮化物半导体层111的界面。错位减少层170可以与缓冲层140接触。错位减少层170可以位于缓冲层140的一部分内。错位减少层170可以布置在氮化物半导体层111和缓冲层140之间的界面上或近端。错位减少层170可以布置在氮化物半导体层130和缓冲层140之间的界面上或近端。错位减少层170可以是或包括碳氮化物半导体层。碳氮化物半导体层可包括CN、GaCN、SiInCN、SiCN、SiCN、SiGaCN或其组合。错位减少层170中的碳浓度可以大于缓冲层140中的碳浓度。错位减少层170可以不含氮化硅。错位减少层170可以不含氮化硅层。
在衬底100和氮化物半导体层111之间设置的错位减少层170可减少或防止在氮化物半导体层111形成过程(例如，外延生长)期间从衬底100向氮化物半导体层111的错位D(也称为“晶体缺陷”)的传播或扩散，从而可以减少氮化物半导体层111内的晶体缺陷。因此，可以减少器件漏电，可以增加半导体器件10的电压容限，并且可以提高半导体器件10的可靠性。
此外，错位减少层170可不含氮化硅，使得错位减少层170的形成过程可不使用硅烷源(例如SiH4、Si2H6等)，从而邻近或接近错位减少层170相对高电阻的杂质(例如，碳、铁、且/或镁)，可因不使用硅烷源而减少。因此，在邻近或接近错位减少层170的层(例如，缓冲层140)中的相对高电阻杂质的浓度可以保持在令人满意的值，这有利于进一步减少器件漏电和增加半导体器件10的电压容限。此外，可以在缓冲层140内设置错位减少层170，使得可以增加缓冲层140的片电阻，从而可以进一步减少器件漏电。
此外，在一些情况下，半导体器件包括衬底、衬底上的高电阻层、高电阻层上的氮化物半导体层和氮化硅层，氮化硅层优选地布置在远离形成2DGE区域的氮化物半导体层的位置，以减少或防止器件漏电。由于不含有氮化硅的错位减少层170没有降低相对高电阻杂质的浓度，因此错位减少层170可布置在不同位置，无论其电阻值为何，例如在氮化物半导体层111和缓冲层140之间的界面，或在相对高电阻层(例如，缓冲层140)内。因此，错位减少层170可以同时实现减少晶体缺陷和器件漏电，并且错位减少层170可以根据实际需要布置在各种位置，而不限于远离氮化物半导体层111和113的位置。
错位减少层170可包括一个或多个碳氮化物子层(例如，子层171和173)。碳氮化物子层中的至少一个(例如，子层173)可以在缓冲层140内。错位减少层170的子层171和173可以与缓冲层140接触。错位减少层170的子层171可以在缓冲层140的一部分内。子层173可以与缓冲层140和氮化物半导体层111接触。错位减少层170的子层173可与氮化物半导体层111接触。错位减少层170的子层173可以在氮化物半导体层111的一部分内。错位减少层170的子层173可以在缓冲层140和氮化物半导体层111之间。错位减少层170的子层173可以与缓冲层140和氮化物半导体层111的界面相邻。氮化物半导体层130可以位于衬底100和错位减少层170之间。错位减少层170可与氮化物半导体层130接触。错位减少层170的子层的数量可根据实际规范和应用而变化，而不限于本文所述的数量。
错位减少层170可以包括多个段或岛(例如，子层171和子层173的分离部分)。错位减少层170可以包括分散在缓冲层140中的多个片段或岛(例如，子层171的分离部分)。错位减少层170可以包括分散在氮化物半导体层111中的多个片段或岛(例如，子层173的分离部分)。错位减少层170的段或岛的第一部分(例如，子层171的分离部分)和错位减少层170的段或岛的第二部分(例如，子层173的分离部分)可以处于不同的高度。从顶视看，错位减少层170的分段或岛的第一部分(例如，子层171的分离部分)的至少一个分段或岛与错位减少层170的分段或岛的第二部分(例如，子层173的分离部分)的至少一个分段或岛重叠。
氮化物半导体层130可具有一个或多个错位D(或晶体缺陷)。上述错位D(或缺陷)可在氮化物半导体层130的形成期间(例如，外延生长)形成。缓冲层140可具有一个或多个错位D。错位D(或缺陷)可在缓冲层140的形成期间(例如，外延生长)形成。通过在氮化物半导体层130和缓冲层140之间的界面处或其附近布置错位减少层170，可以减少或防止错位D(或缺陷)从氮化物半导体层130向缓冲层140的方向传播或扩散。通过降低缓冲层140的错位密度，可以提高缓冲层140及其上形成的氮化物半导体层的质量，并且可以提高半导体器件10的性能和可靠性。
氮化物半导体层111可具有一个或多个错位D。上述错位D(或缺陷)可在氮化物半导体层111的形成期间(例如，外延生长)形成。通过在氮化物半导体层111和缓冲层140之间的界面处或其附近布置错位减少层170，可以进一步减少或防止错位D(或缺陷)从缓冲层140向氮化物半导体层111的方向传播或扩散。通过降低氮化物半导体层111的错位密度，可以进一步提高氮化物半导体层111及其上形成的氮化物半导体层113的质量，并且可以提高半导体器件10的性能和可靠性。
缓冲层140的错位密度可以小于氮化物半导体层130的错位密度。氮化物半导体层111的错位密度可以小于缓冲层140的错位密度。
漏电极160和源电极162可布置在金属层123的两个侧上。漏电极160和源电极162可包括，例如，但不限于，一种或多种导体材料。导体材料可包括，但不限于，例如，金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它合适的导体材料。
介电层150可布置在氮化物半导体层113上方。掺杂的III-V族半导体层121、金属层123、漏极160和源极162布置在介电层150内。掺杂的III-V族半导体层121、金属层123、漏极160和源极162的上表面可以从介电层150的上表面暴露。介电层150可包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝或其组合。
图2是根据本揭露的一些实施例的半导体器件20的横截面图。半导体器件20具有类似于图1中所示的半导体器件10的结构，不同之处在于，例如，半导体器件20的错位减少层170可以具有不同的结构。
错位减少层170可包括多个碳氮化物子层(例如，子层171、173和175)。碳氮化物子层中的至少一个(例如，子层175)可以位于氮化物半导体层130内。错位减少层170的子层175可以与衬底100接触。错位减少层170可以布置在氮化物半导体层130和衬底100之间的界面上或近端。氮化物半导体层130可直接接触衬底100。
在衬底100上形成氮化物半导体层130的期间，在氮化物半导体层130中容易形成错位D(或缺陷)。例如，在硅衬底上形成AlN层或AlGaN层期间，可以容易地在AlN层或AlGaN层中形成错位D(或缺陷)。通过在氮化物半导体层130和衬底100之间的界面处或其附近布置错位减少层170，可以减少或防止错位D(或缺陷)从衬底100向氮化物半导体层130的方向传播或扩散。通过降低氮化物半导体层130的错位密度，可以提高氮化物半导体层130及其上形成的氮化物半导体层的质量，并且可以提高半导体器件20的性能和可靠性。
错位减少层170的子层175可包括分散在氮化物半导体层130中的多个片段或岛。从顶视观看，错位减少层170的子层171或子层173的分段或岛中的至少一个与错位减少层170的子层175的分段或岛中的至少一个重叠。
图3是根据本揭露的一些实施例的半导体器件30的横截面图。半导体器件30具有与图1所示的半导体器件10类似的结构，不同之处在于，例如，半导体器件30的缓冲层140可以具有不同的结构。
缓冲层140可以包括多层结构。缓冲层140可以包括多层堆栈。缓冲层140可以包括衬底100和氮化物半导体层111之间的多个缓冲子层(例如，子层140a、140b和140c)。缓冲层140可以包括，例如，但不限于，交替地堆叠的多个GaN层和多个AlGaN层。
错位减少层170可以包括分散在缓冲层140中的多个段或岛(例如，子层171、171a、171b和171c的分离部分)。错位减少层170可以包括位于多个缓冲子层(例如，子层140a、140b和140c)之间的多个碳氮化物子层(例如，子层171a、171b和171c)。缓冲层140的多个缓冲子层和错位减少层170的多个碳氮化物子层可以交替地堆叠。
错位减少层170的子层173可以与缓冲层140和氮化物半导体层111接触。错位减少层170的子层171b和171c可以位于缓冲层140中。错位减少层170的子层171b和171c可以通过缓冲层140与衬底100隔开。
图4A、4B、4C、4D、4E和4F图示了根据本揭露的一些实施例的制造半导体器件中的一些操作。
参考图4A，可以提供衬底100，并且可以在衬底100上形成氮化物半导体层130。氮化物半导体层130可由金属有机化学气相沉积(metal organic chemical vapordeposition,MOCVD)、外延生长或其它合适的沉积技术形成。
参考图4B，错位减少层170的子层171可形成在衬底100上方。子层171可以形成在氮化物半导体层130上。子层171可包括暴露氮化物半导体层130的上表面的分离部分。子层171可由MOCVD、外延生长或其它合适的沉积技术形成。错位减少层170的子层171可包括CN、GaCN、SiInCN、SiCN、SiGaCN或其组合。错位减少层170的子层171可以与氮化物半导体层130原位形成(in situ)。子层171可通过在MOCVD操作期间供应碳源和氮化物源来形成。错位减少层170的子层171可以包括CN、GaCN或其组合，并且用于形成子层171的MOCVD操作可以不提供硅源，例如硅烷源(例如SiH4、Si2H6等)。
参照图4C，缓冲层140可以形成在衬底100上。缓冲层140可以形成在错位减少层170的子层171上。缓冲层140可以覆盖错位减少层170的子层171。缓冲层140可由MOCVD、外延生长或其它合适的沉积技术形成。缓冲层140可进一步注入一种或多种杂质。杂质可包括一种或多种相对高电阻的杂质。杂质可包括碳、铁、镁或其组合。错位减少层170的子层171可以与缓冲层140原位形成(in situ)。在衬底100上形成错位减少层170的子层171可以在形成缓冲层140之前。
参照图4D，可以在缓冲层140上形成错位减少层170的子层173。子层173可包括暴露缓冲层140的上表面的分离部分。子层173可由MOCVD、外延生长或其它合适的沉积技术形成。错位减少层170的子层173可包括CN、GaCN、SiInCN、SiCN、SiGaCN或其组合。错位减少层170的子层173可以与缓冲层140原位形成(in situ)。子层173可通过在MOCVD操作期间供应碳源和氮化物源来形成。错位减少层170的子层173可以包括CN、GaCN或其组合，并且用于形成子层173的MOCVD操作可以不提供硅源，例如硅烷源(例如SiH4、Si2H6等)。因此，邻近或接近错位减少层170的相对高电阻杂质(例如，碳、铁且/或镁)的浓度可因不使用硅烷源而减少。因此，在邻近或接近错位减少层170的层(例如，缓冲层140)中的相对高电阻杂质的浓度可以保持在令人满意的值，这有利于进一步减少器件漏电。
参考图4E，氮化物半导体层111可形成在错位减少层170(例如，错位减少层170的子层173)上方。氮化物半导体层111可与错位减少层170的子层173原位形成(in situ)。氮化物半导体层111可以通过外延生长形成。错位减少层170的子层173可以在形成氮化物半导体层111之前形成。
在某些情况下，错位减少层170可以是或包括氧化硅、氮化钛且/或氧化铝，在MOCVD设备形成外延层(例如氮化物半导体层130)之后，上述所形成的中间结构可以从MOCVD设备移动到另一个半导体制造设备(例如沉积或涂层设备)，以进行错位减少层170(包括氧化硅、氮化钛且/或氧化铝)的形成过程。在上述过程完成后，可以将上述所形成的中间结构从半导体制造设备移动到MOCVD设备，以进行后续外延处理。由于中间结构不断从一个设备转移到另一个设备，因此制造过程可能相对复杂，并且可能产生污染或下侧残余物(underside remnants)。
包括碳氮化物的错位减少层170(例如，子层171和173)可与氮化物半导体层130原位形成(in situ)。包括碳氮化物的错位减少层170(例如，子层171和173)可与缓冲层140原位形成(in situ)。包括碳氮化物的错位减少层170(例如，子层171和173)可与氮化物半导体层130原位形成(in situ)。因此，在错位减少层170的形成操作期间，中间结构可以不从一个器件转移到另一个器件，从而可以简化制造过程，并且可以防止污染或下侧残余物。
参考图4F，可在氮化物半导体层111的表面111a上形成具有带隙比氮化物半导体层111的带隙更大的氮化物半导体层113，且其可与氮化物半导体层111的表面111a直接接触，且在氮化物半导体层113上形成掺杂的III-V族半导体层121A。氮化物半导体层113和掺杂的III-V族半导体层121A可以通过外延生长形成。
接下来，参照图1，可以将掺杂的Ⅲ-V族半导体层121A图案化为形成掺杂的Ⅲ-V族半导体层121，并且可以在掺杂的Ⅲ-V族半导体层121上形成介电层150。掺杂的Ⅲ-V半导体层121可以通过在掺杂Ⅲ-V族半导体层121A上设置图案化蚀刻掩模来形成；使用图案化蚀刻掩模蚀刻掺杂的Ⅲ-V族半导体层121A，以移除掺杂的Ⅲ-V族半导体层121A的一部分；以及移除图案蚀刻掩模。介电层150可以通过沉积工艺形成。
接下来，仍然参考图1，可以形成穿过介电层150的沟道以暴露掺杂的III-V族半导体层121的一部分和氮化物半导体层111的多个部分，并且可以在沟道中形成导电材料以形成漏电极160、源电极162，以及在氮化物半导体层111上方的金属层121。沟槽可通过以下操作形成：在介电层150上方布置图案化蚀刻掩模；使用图案化蚀刻掩模蚀刻介电层150以移除介电层150的多个部分以暴露掺杂的III-V族半导体层121的部分和氮化物半导体层111的部分；并且移除图案化蚀刻掩模。这样，形成图1所示的半导体器件10。
在一些其他实施例中，在类似于图4A-4B的操作进行之后，可在衬底100上形成多个缓冲子层(例如，子层140a、140b和140c)，且可在多个缓冲子层(例如，子层140a、140b和140c)之间形成多个碳氮化物子层(例如，子层171a、171b和171c)。接下来，进行与图4D-4F所示的操作类似的操作。可以执行图4D-4F。这样，形成如图3所示的半导体器件30。
如本文中所使用，可在本文中为易于描述使用例如“下方”、“下面”、“上方”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语描述如图所示一个组件或特征与另一组件或特征的关系。除附图中所描绘的定向以外，空间相对术语意图涵盖器件在使用或操作中的不同定向。器件可以按其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可以同样地进行解释。应理解，当组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到另一组件，或可存在介入组件。
如本文中所使用，术语“大约”、“基本上”、“基本”和“约”用于描述和考虑较小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。在本文中，范围可表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围都包括端点。术语“基本上共平面”可指在数微米(μm)内沿同一平面定位的两个表面，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面定位。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本揭露的若干实施例及细节方面的特征。本揭露中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。此类等效构造不脱离本揭露的精神和范围，并且可在不脱离本揭露的精神和范围的情况下作出各种改变、替代和变化。

Claims (17)

1.一种半导体器件，其特征在于，包括：
衬底；
第一氮化物半导体层，在所述衬底上方；
第二氮化物半导体层，形成于所述第一氮化物半导体层上，且具有的带隙大于所述第一氮化物半导体层的带隙；
碳氮化物半导体层，在所述衬底和所述第一氮化物半导体层之间，且包括分散的多个段，其用以减少或防止从所述衬底向所述第一氮化物半导体层的错位的传播或扩散；以及
缓冲层，在所述衬底和所述第一氮化物半导体层之间，其中所述碳氮化物半导体层的至少一部分位于所述缓冲层和所述第一氮化物半导体层之间。
2.如权利要求1所述的半导体器件，其特征在于，其中所述碳氮化物半导体层与所述第一氮化物半导体层接触。
3.根据权利要求1所述的半导体器件，其特征在于，其中所述碳氮化物半导体层中的碳浓度大于所述缓冲层中的碳浓度。
4.如权利要求1所述的半导体器件，其特征在于，其中所述缓冲层包含杂质，且所述杂质包含碳、铁、镁或其组合。
5.根据权利要求1所述的半导体器件，其特征在于，其中所述碳氮化物半导体层包括多个碳氮化物半导体子层，且所述碳氮化物子层中的至少一个在所述缓冲层内。
6.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层还包括多个缓冲子层，在所述衬底和所述第一氮化物半导体层之间；
其中，所述碳氮化物半导体层包括位于所述多个缓冲子层之间的多个碳氮化物子层。
7.根据权利要求1所述的半导体器件，其特征在于，其中所述碳氮化物半导体层包含CN、GaCN、SiInCN、SiCN、SiGaCN或其组合。
8.一种半导体器件，其特征在于，包括：
衬底；
第一氮化物半导体层，在所述衬底上方；
第二氮化物半导体层，形成在所述第一氮化物半导体层上，且其具有的带隙大于所述第一氮化物半导体层的带隙；
缓冲层，在所述衬底和所述第一氮化物半导体层之间；以及
错位减少层，包括碳氮化物，所述错位减少层在所述衬底和所述第一氮化物半导体层之间，其中错位减少层的一部分邻近所述缓冲层和所述第一氮化物半导体层的界面，且所述错位减少层包括分散在所述缓冲层中的多个段。
9.根据权利要求8所述的半导体器件，其特征在于，其中所述缓冲层具有等于或大于105Ω/□的片电阻。
10.根据权利要求8所述的半导体器件，其特征在于，其中所述错位减少层位于所述第一氮化物半导体层的一部分内。
11.根据权利要求8所述的半导体器件，其特征在于，其中所述错位减少层与所述缓冲层接触。
12.根据权利要求8所述的半导体器件，其特征在于，其中所述错位减少层中的碳浓度大于所述缓冲层中的碳浓度。
13.根据权利要求8所述的半导体器件，其特征在于，其中所述错位减少层包括：
第一子层，与所述缓冲层和所述第一氮化物半导体层接触。
14.根据权利要求13所述的半导体器件，其特征在于，其中所述错位减少层还包括：
第二子层，在所述缓冲层中，且通过所述缓冲层与所述衬底隔开。
15.一种制造半导体器件的方法，其特征在于，包括：
形成缓冲层在衬底上；
形成碳氮化物半导体层在所述衬底上方，且所述碳氮化物半导体层包括分散的多个段，其中所述碳氮化物半导体层与所述缓冲层原位形成；
在所述碳氮化物半导体层上形成第一氮化物半导体层，其中所述碳氮化物半导体层用以在所述第一氮化物半导体层形成过程期间，减少或防止从所述衬底向所述第一氮化物半导体层的错位的传播或扩散；以及
形成第二氮化物半导体层在所述第一氮化物半导体层上，所述第二氮化物半导体层具有的带隙大于所述第一氮化物半导体层的带隙。
16.根据权利要求15所述的方法，其特征在于，其中形成所述碳氮化物半导体层包括：
在形成所述缓冲层之前，在所述衬底上形成第一碳氮化物子层；以及
在形成所述第一氮化物半导体层之前，在所述缓冲层上形成第二碳氮化物子层。
17.根据权利要求15所述的方法，其特征在于，其中形成所述缓冲层包括：
形成多个缓冲子层在所述衬底上；以及
其中，形成所述碳氮化物半导体层包括，在所述多个缓冲子层之间形成多个碳氮化物缓冲子层。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621094A (zh) * 2008-06-30 2010-01-06 先进开发光电股份有限公司 半导体元件的制造方法及其结构
EP2704184A1 (en) * 2012-09-04 2014-03-05 Samsung Electronics Co., Ltd Semiconductor buffer structure, semiconductor device including the same, and manufacturing method thereof
CN103730553A (zh) * 2012-10-12 2014-04-16 财团法人工业技术研究院 氮化物半导体结构
CN112119505A (zh) * 2020-08-13 2020-12-22 英诺赛科（珠海）科技有限公司 半导体装置结构及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW574762B (en) * 2002-10-16 2004-02-01 Univ Nat Cheng Kung Method for growing monocrystal GaN on silicon substrate
KR101164026B1 (ko) * 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
JP2010239034A (ja) * 2009-03-31 2010-10-21 Furukawa Electric Co Ltd:The 半導体装置の製造方法および半導体装置
KR101317735B1 (ko) * 2009-09-07 2013-10-15 도꾸리쯔교세이호징 리가가쿠 겐큐소 질화물 반도체 다층 구조체 및 그 제조 방법과, 질화물 반도체 발광 소자
US8575660B2 (en) * 2009-10-14 2013-11-05 International Rectifier Corporation Group III-V semiconductor device with strain-relieving interlayers
WO2014009856A1 (en) * 2012-07-11 2014-01-16 Koninklijke Philips N.V. Reducing or eliminating nanopipe defects in iii-nitride structures
EP3708699A1 (en) * 2013-02-15 2020-09-16 AZUR SPACE Solar Power GmbH P-d0ping of group-i i i-nitride buffer later structure on a heterosubstrate
US9245992B2 (en) * 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
JP6539128B2 (ja) * 2015-06-29 2019-07-03 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、並びに半導体デバイスの製造方法
US9608075B1 (en) * 2016-06-03 2017-03-28 Infineon Technologies Americas Corp. III-nitride semiconductor device with doped epi structures
US10355120B2 (en) * 2017-01-18 2019-07-16 QROMIS, Inc. Gallium nitride epitaxial structures for power devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621094A (zh) * 2008-06-30 2010-01-06 先进开发光电股份有限公司 半导体元件的制造方法及其结构
EP2704184A1 (en) * 2012-09-04 2014-03-05 Samsung Electronics Co., Ltd Semiconductor buffer structure, semiconductor device including the same, and manufacturing method thereof
CN103730553A (zh) * 2012-10-12 2014-04-16 财团法人工业技术研究院 氮化物半导体结构
CN112119505A (zh) * 2020-08-13 2020-12-22 英诺赛科（珠海）科技有限公司 半导体装置结构及其制造方法

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