KR101317735B1 - 질화물 반도체 다층 구조체 및 그 제조 방법과, 질화물 반도체 발광 소자 - Google Patents

질화물 반도체 다층 구조체 및 그 제조 방법과, 질화물 반도체 발광 소자 Download PDF

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Abstract

구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조 및 그 제조 방법과, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조를 버퍼층으로서 구비한 질화물 반도체 발광 소자를 제공한다. 본 발명에서의 질화물 반도체 발광 소자는, 사파이어 기판으로 이루어지는 단결정 기판(1)의 일표면 측에, 버퍼층(2), n형 질화물 반도체층(3), 발광층(4), 및 p형 질화물 반도체층(5)의 적층 구조를 가진다. 버퍼층(2)을 구성하는 질화물 반도체 다층 구조는, 단결정 기판(1)의 상기 일표면 상에 형성되고 AlN으로 이루어지는 다수의 섬 형상의 핵(island-like nuclei)(2a)과, 인접하는 핵(2a) 사이의 간극을 매립하고 또한 모든 핵(2a)을 덮도록 단결정 기판(1)의 상기 일표면 측에 형성되고, AlN 층으로 이루어지는 제1 질화물 반도체층(2b)과, 제1 질화물 반도체층(2b) 상에 형성되고 AlN 층으로 이루어지는 제2 질화물 반도체층(2c)을 포함하며, 핵(2a)의 밀도가 6×109개 cm-2를 초과하지 않는 것을 특징으로 한다.

Description

질화물 반도체 다층 구조체 및 그 제조 방법과, 질화물 반도체 발광 소자{NITRIDE SEMICONDUCTOR MULTILAYER STRUCTURE, METHOD FOR PRODUCING SAME, AND NITRIDE SEMICONDUCTOR LIGHT-EMITTING ELEMENT}
본 발명은 구성 원소로서 Al을 함유하는 질화물 반도체 다층 구조체 및 그 제조 방법과, 질화물 반도체 발광 소자에 관한 것이다.
가시광∼자외선의 파장 대역으로 발광하는 질화물 반도체 발광 소자는 저소비 전력 및 소형이라는 장점 때문에 위생, 의료, 공업, 조명, 정밀 기계 등의 다양한 분야에의 응용이 기대되고 있고, 청색광의 파장 대역 등 일부의 파장 대역에서는 이미 실용화에 이르고 있다.
그러나, 질화물 반도체 발광 소자에 있어서는, 청색광을 발광하는 질화물 반도체 발광 소자(이하, "청색 발광 다이오드"라고 함)로 한정되지 않고, 발광 효율 및 광출력의 향상이 요구되고 있다. 특히, 자외선의 파장 대역의 광을 발광하는 질화물 반도체 발광 소자(이하, "자외 발광 다이오드"라고 함)는, 현상태에서는, 청색 발광 다이오드에 비해 외부 양자 효율 및 광출력이 현저하게 뒤떨어지는 문제가 실용화로의 큰 장벽이 되고 있다. 외부 양자 효율 및 광출력이 현저하게 뒤떨어지는 원인 중의 하나는 발광층의 발광 효율(이하, "내부 양자 효율"이라고 함)이 낮다는 것이다.
여기에서, 질화물 반도체 결정에 의해 구성되는 발광층의 내부 양자 효율은 관통 전위(threading dislocation)의 영향을 받는다. 여기서, 관통 전위의 전위 밀도가 높은 경우에는, 비발광 재결합이 지배적으로 되어, 내부 양자 효율을 크게 저하시키는 원인으로 된다.
전술한 관통 전위는 질화물 반도체에 대하여 커다란 격자 부정합을 나타내는 사파이어 등의 재료로 이루어지는 기판을 에피택셜 성장용의 단결정 기판으로서 사용한 경우에 특히 성장 계면에서 발생하기 쉽다. 따라서, 관통 전위 밀도가 낮은 질화물 반도체 결정을 얻기 위해서는, 성장 초기의 각각의 구성 원소의 행동을 제어하는 것이 매우 중요한 요소로 된다. 특히 Al을 함유한 질화물 반도체 결정(특히 AlN)에서는, Al을 함유하고 있지 않은 질화물 반도체 결정(특히 GaN)에 비하여, 성장 기술의 확립이 진행되어 있지 않고, 상대적으로 고밀도의 관통 전위가 존재한다. 따라서, 질화물 반도체 결정의 구성 원소에 Al을 포함하는 것을 필요로 하는 자외선 발광 다이오드를 제조하는 경우, GaN를 주체로 한 질화물 반도체 결정으로 구성되는 청색 발광 다이오드에 비하여, 질화물 반도체 결정 내에 더 많은 관통 전위가 존재하게 되므로, 발광 효율이 낮았다.
그래서, 파장이 230㎚∼350㎚의 깊은 자외 대역에 있어서 실온에서 발광하는 발광층을 구비한 자외 발광 다이오드의 발광 효율을 높이기 위해, 그리고 사파이어 기판으로 이루어지는 단결정 기판의 일표면 측에 형성하는 버퍼층의 고품질화를 도모할 목적으로, 감압 MOVPE법에 의해 형성하는 전술한 버퍼층을, 단결정 기판의 상기 일표면 상에 형성된 AlN으로 이루어지는 다수의 섬 형상(island-like)의 핵(이하, "AlN 핵"이라 함)과, Ⅲ족 원료인 TMAl을 연속적으로 공급하면서 V족 원료인 NH3를 간헐적으로(펄스로) 공급함으로써 단결정 기판의 상기 일표면 측에 있어서 AlN 핵 사이의 간극을 매립하고 또한 AlN 핵을 덮도록 형성된 AlN층(펄스 공급 AlN층)으로 이루어지는 제1 질화물 반도체층과, TMAl와 NH3 양자를 동시에 연속적으로 공급함으로써 제1 질화물 반도체층 상에 형성된 AlN층(연속 성장 AlN층)으로 이루어지는 제2 질화물 반도체층을 가지는 질화물 반도체 다층 구조체로 하는 것이 제안되어 있다(일본공개특허 제2009-54780 A호 공보를 참조).
그런데, 상기 특허 문헌에 기재된 질화물 반도체 다층 구조체를 버퍼층으로서 구비한 자외 발광 다이오드에서는, 관통 전위 밀도의 감소에 의한 발광 효율의 향상을 도모할 수 있다. 그러나, 상기 특허 문헌에는, 고품질의 질화물 반도체 다층 구조체를 얻기 위한 단결정 기판의 상기 일표면 위의 AlN 핵의 밀도(핵밀도)에 대하여 구체적으로 개시되어 있지 않다. 이에 대하여, 본원의 발명자들은, 부단한 연구의 결과, 단결정 기판의 상기 일표면 위의 AlN 핵의 밀도에 따라서는, 질화물 반도체 다층 구조체 및 발광층의 관통 전위 밀도가 증가하여, 발광 효율을 향상시키는 효과가 얻어지기 어렵다는 것을 발견하였다.
본 발명은 상기한 사유를 감안하여 이루어진 것이며, 그 목적은, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체 및 그 제조 방법과, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 버퍼층으로서 구비한 질화물 반도체 발광 소자를 제공하는 것에 있다.
청구항 1의 발명은, 단결정 기판의 일표면 상에 형성되고 Al을 구성 원소로서 포함하는 질화물 반도체로 이루어지는 다수의 섬 형상의 핵(island-like nuclei)과; 인접하는 상기 핵 사이의 간극을 매립하고 또한 모든 상기 핵을 덮도록 상기 단결정 기판의 상기 일표면 측에 형성되고, Al을 구성 원소로서 포함하는 제1 질화물 반도체층과; 상기 제1 질화물 반도체층 상에 형성되고 Al을 구성 원소로서 포함하는 제2 질화물 반도체층을 포함하며, 상기 핵의 밀도가 6×109개 cm-2를 초과하지 않는 것을 특징으로 한다.
본 발명에 의하면, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 얻을 수 있다. 여기에서, 단결정 기판의 상기 일표면 상에 형성되는 다수의 섬 형상의 핵은 핵의 성장의 진행에 따라 사이즈가 커지고, 인접하는 핵과 결합할 때, 결합 계면에서 관통 전위가 발생하기 쉽다. 그러나, 이 발명에서는, 핵의 밀도를 6×109개 cm-2를 초과하지 않는 범위로 함으로써, 결합 계면을 감소시킬 수 있으며, 그 결과, 인접하는 핵의 결합 시에 발생하는 관통 전위를 감소시킬 수 있고, 관통 전위가 적은 고품질의 질화물 반도체 다층 구조체를 얻을 수 있다.
청구항 2의 발명은, 상기 핵의 밀도가 1×106개 cm-2 이상인 것을 특징으로 한다. 핵의 밀도가 1×106개 cm-2 이상인 것으로 함으로써, 핵 사이의 간극을 매립하고 모든 핵을 덮기 위한 상기 제1 질화물 반도체층을 작은 막 두께로 형성할 수 있다. 따라서, 핵의 밀도가 1×106개 cm-2 이상이 되도록 설정하는 것은, 막 두께가 너무 커지는 것에 의한 크랙의 발생을 방지할 수 있는 동시에, 핵을 매립하고 또한 평탄한 형상을 갖는 막을 얻는 것이 용이하게 된다.
청구항 3의 발명은, 상기 핵의 밀도가 1×108개 cm-2 이상이다. 핵의 밀도가 이 범위 내에 있을 때에는, 인접하는 핵의 거리가 약 1㎛ 정도가 되므로, 낮은 전위 밀도를 갖는 평탄한 막을 용이하게 얻을 수 있도록 된다. 따라서, 전위에 기인하는 비발광 재결합 중심이 적고 양호한 계면을 가지는 고품질의 발광층을 형성할 수 있다.
청구항 4의 발명은, 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 발명에 있어서, 상기 핵은 상기 단결정 기판의 상기 일표면에 대하여 경사진 면을 가지는 것을 특징으로 한다.
본 발명에 의하면, 상기 핵이 상기 단결정 기판의 상기 일표면에 대하여 경사진 면을 가지고 있으므로, 상기 제1 질화물 반도체층의 형성시에 상기 단결정 기판의 상기 일표면의 법선 방향에 대한 성장이 억제되고, 상기 일표면에 따른 가로 방향으로의 성장이 진행되기가 쉬워진다. 관통 전위는 반도체층의 성장 방향을 따라 이루어지기가 쉽기 때문에, 상기 제1 질화물 반도체층의 성장 방향과 마찬가지로, 상기 단결정 기판의 상기 일표면의 법선 방향으로 뻗기가 힘들어져, 상기 일표면에 평행한 방향으로 굽어지기 때문에, 가까이에 있는 관통 전위와 전위 루프를 만들어 소멸하기 쉬워진다. 그 결과, 상기 제2 질화물 반도체층의 표면의 관통 전위의 밀도를 감소시킬 수 있다.
청구항 5의 발명은, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 발명에 있어서, 상기 핵을 구성하는 상기 질화물 반도체는 AlN인 것을 특징으로 한다. 청구항 6의 발명은, 청구항 5의 발명에 있어서, 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층은 AIN에 의해 형성되는 것을 특징으로 한다.
본 발명에 의하면, 상기 핵을 구성하는 상기 질화물 반도체의 구성 원소의 수가 적기 때문에, 상기 핵의 형성이 용이하게 제어될 수 있다. 또한, AlN는 6.2eV의 커다란 밴드갭 에너지를 갖는 재료이므로, 상기 제2 질화물 반도체층의 표면 측에 자외광을 발광하는 발광층을 형성하여 질화물 반도체 발광 소자(자외 발광 다이오드)를 제조한 경우에, 발광층으로부터 방사되는 자외광이 상기 핵에 의해 흡수되는 것을 방지할 수 있고, 질화물 반도체 발광 소자의 외부 양자 효율의 향상이 도모된다.
청구항 7의 발명은, 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 발명에 있어서, 상기 단결정 기판은 사파이어 기판이며, 상기 일표면은 c면(c-plane)에 대한 오프각(off-angle)이 0°내지 0.2°의 범위인 것을 특징으로 한다.
본 발명에 의하면, 오프각을 이 범위로 정하는 것으로, 핵의 밀도가 6×109개 cm-2를 초과하지 않도록 할 수 있어, 고품질의 질화물 반도체 다층 구조체를 제공할 수 있다. 핵을 형성하기 위해 공급되는 원자는 단결정 기판의 표면을 통해 확산되고, 안정적인 장소에서 결정을 형성한다. 원자의 확산 거리가 충분히 긴 경우, 특히 테라스(terrace)에서 상기 핵이 형성되기가 쉬워진다. 따라서, 상기 단결정 기판의 오프각이 작을수록, 테라스 폭이 길어지므로, 핵의 밀도를 낮추기가 더욱 쉬워진다.
청구항 8에 기재된 발명은, 단결정 기판을 반응로 내에 배치한 상태에서, 감압 MOVPE법을 이용하여 질화물 반도체 다층 구조체를 제조하는 방법을 제공하며, 이 방법은, (a) 소정의 기판 온도 및 소정의 성장 압력 하에서, Al의 원료 가스의 물질의 양에 대한 N의 원료 가스의 물질의 양의 비율이 제1 물질 양 비율로 설정된 상태로, 상기 반응로 내에 Al의 원료 가스와 N의 원료 가스를 공급함으로써, 상기 단결정 기판의 일표면 상에 Al을 구성 원소로서 포함하는 질화물 반도체로 이루어지는 다수의 섬 형상의 핵(island-like nuclei)을 형성하는 단계와; (b) 소정의 기판 온도 및 소정의 성장 압력 하에서, Al의 원료 가스의 물질의 양에 대한 N의 원료 가스의 물질의 양의 비율이 제2 물질 양 비율로 설정된 상태로, 상기 반응로 내에 Al의 원료 가스와 N의 원료 가스를 공급함으로써, 인접하는 상기 핵 사이의 간극을 매립하고 또한 모든 상기 핵을 덮도록 제1 질화물 반도체층을 형성하는 단계와; (c) 소정의 기판 온도 및 소정의 성장 압력 하에서, Al의 원료 가스의 물질의 양에 대한 N의 원료 가스의 물질의 양의 비율이 제3 물질 양 비율로 설정된 상태로, 상기 반응로 내에 Al의 원료 가스와 N의 원료 가스를 공급함으로써, 상기 제1 질화물 반도체층 상에 제2 질화물 반도체층을 형성하는 단계를 포함하며, 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층은 각각 Al을 구성 원소로서 포함하며, 전술한 (a)∼(c) 단계에서는 기판 온도가 동일하게 설정되며, 또한 상기 핵, 상기 제1 질화물 반도체층 및 상기 제2 질화물 반도체층을 형성하기 위한 전술한 (a)∼(c) 단계에서의 성장 압력도 동일하게 설정되는 것을 특징으로 한다. 본 발명에 의하면, 각각의 단계마다 기판 온도 또는 성장 압력을 변경하지 않고 핵 및 반도체층을 형성할 수 있으므로, 제조 시간을 단축할 수 있고, 기판 온도 또는 성장 압력의 변화에 의해 야기되는 상기 핵과 상기 제1 질화물 반도체층의 열화를 방지할 수 있다.
청구항 9에 기재된 발명은, 청구항 8에 기재된 제조 방법에 있어서, 상기 단계 (a)에서의 상기 제1 물질 양 비율은 10∼1000으로 설정되는 것을 특징으로 한다.
청구항 10에 기재된 발명은, 청구항 8 또는 9에 기재된 제조 방법에 있어서, 상기 단계 (b)에서의 상기 제2 물질 양 비율은 40∼60으로 설정되는 것을 특징으로 한다. 본 발명에 의하면, 원료 가스 중의 하나가 과잉 공급되는 것에 의한 백탁(white turbidity)을 방지할 수 있다.
청구항 11에 기재된 발명은, 청구항 8 내지 10 중 어느 한 항에 기재된 제조 방법에 있어서, 상기 단계 (c)에서의 상기 제3 물질 양 비율은 1∼100으로 설정되는 것을 특징으로 한다. 본 발명에 의하면, 표면 상태를 악화시키지 않고 제2 질화물 반도체층을 형성할 수 있다.
청구항 12에 기재된 발명은, 청구항 8 내지 11 중 어느 한 항에 기재된 제조 방법에 있어서, 상기 단계 (a)에서, Al의 원료 가스의 공급량은 표준 상태 하에서 0.01L/min 내지 0.1L/min이고, N의 원료 가스의 공급량은 표준 상태 하에서 0.01L/min 내지 0.1L/min인 것을 특징으로 한다.
청구항 13에 기재된 발명은, 청구항 8 내지 12 중 어느 한 항에 기재된 제조 방법에 있어서, 상기 단계 (b)에서, Al의 원료 가스의 공급량은 표준 상태 하에서 0.1L/min 내지 1L/min이고, N의 원료 가스의 공급량은 표준 상태 하에서 0.1L/min 내지 1L/min인 것을 특징으로 한다.
청구항 14에 기재된 발명은, 청구항 8 내지 13 중 어느 한 항에 기재된 제조 방법에 있어서, 상기 단계 (c)에서, Al의 원료 가스의 공급량은 표준 상태 하에서 0.1L/min 내지 1L/min이고, N의 원료 가스의 공급량은 표준 상태 하에서 0.01L/min 내지 1L/min인 것을 특징으로 한다.
청구항 15에 기재된 발명은, 청구항 8 내지 14 중 어느 한 항에 기재된 제조 방법에 있어서, 전술한 각각의 단계 (a)∼(c)에서 공급되는 Al의 원료 가스는 트리메틸 알루미늄인 것을 특징으로 한다.
청구항 16에 기재된 발명은, 청구항 8 내지 15 중 어느 한 항에 기재된 제조 방법에 있어서, 전술한 각각의 단계 (a)∼(c)에서 공급되는 N의 원료 가스는 NH3인 것을 특징으로 한다.
청구항 17에 기재된 발명은, 청구항 8 내지 16 중 어느 한 항에 기재된 제조 방법에 있어서, 전술한 각각의 단계 (a)∼(c)에서 공급되는 캐리어 가스는 수소인 것을 특징으로 한다.
청구항 18의 발명은, 청구항 8 내지 청구항 17 중 어느 한 항에 기재된 질화물 반도체 다층 구조체의 제조 방법에 있어서, 상기 기판 온도는 1300℃와 1500℃ 사이로 설정되는 것을 특징으로 한다. 본 발명에 의하면, 상기 핵을 형성할 때, 기판 온도가 1300℃보다 저온인 경우에 비하여, 상기 단결정 기판의 상기 일표면에 부착된 구성 원소의 확산 길이가 길어지므로, 상기 핵의 밀도를 감소할 수 있고, 상기 핵의 밀도를 용이하게 6×109개 cm-2를 초과하지 않도록 하는 것이 가능해지고, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 제공할 수 있다.
청구항 19의 발명은, 청구항 8 내지 청구항 18 중 어느 한 항에 기재된 질화물 반도체 다층 구조체의 제조 방법에 있어서, 상기 AlN의 성분인 Al의 원료 가스를 전술한 각각의 단계 (a)∼(c)에서 반응로에 연속적으로 공급하고, 또한 상기 AlN의 성분인 N의 원료 가스를 상기 단계 (a) 및 상기 단계 (b)의 각각에서 간헐적으로 공급하는 것을 특징으로 한다. 본 발명에 의하면, 상기 핵, 상기 제1 질화물 반도체층 및 상기 제2 질화물 반도체층을 보다 확실하게 형성할 수 있다.
청구항 20의 발명은, 질화물 반도체 다층 구조체를 구비한 질화물 반도체 발광 소자이다. 이 질화물 반도체 다층 구조체는, 단결정 기판의 일표면 상에 형성되고 Al을 구성 원소로서 포함하는 질화물 반도체로 이루어지는 다수의 섬 형상의 핵과, 인접하는 상기 핵 사이의 간극을 매립하고 또한 모든 상기 핵을 덮도록 상기 단결정 기판의 상기 일표면 측에 형성되고, Al을 구성 원소로서 포함하는 제1 질화물 반도체층과, 상기 제1 질화물 반도체층 상에 형성되고 Al을 구성 원소로서 포함하는 제2 질화물 반도체층을 포함하고 있다. 이 질화물 반도체 발광 소자는, 또한 상기 질화물 반도체 다층 구조체 상에 형성된 n형 질화물 반도체층과, 상기 n형 질화물 반도체층 상에 형성된 발광층과, 상기 발광층 상에 형성된 p형 질화물 반도체층을 구비하고 있고, 상기 핵의 밀도가 6×109개 cm-2를 초과하지 않는 것을 특징으로 한다.
본 발명에 의하면, 관통 전위가 적은 고품질의 질화물 반도체 다층 구조체 상에 n형 질화물 반도체층, 발광층 및 p형 질화물 반도체층의 적층 구조를 형성할 수 있으므로, 고품질의 질화물 반도체 다층 구조체 및 발광층으로 할 수 있고, 관통 전위에 기인하는 비발광 재결합 중심의 개수를 감소할 수 있으며, 그 결과 발광 효율의 향상을 도모할 수 있다.
청구항 1의 발명에서는, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 얻을 수 있는 효과가 있다.
청구항 8의 발명에서는, 제조 시간을 단축할 수 있고, 기판 온도 또는 성장 압력의 변화에 의해 야기되는 상기 핵과 상기 제1 질화물 반도체층의 열화를 방지할 수 있는 질화물 반도체 다층 구조체의 제조 방법을 달성할 수 있는 효과가 있다.
청구항 8 및 9의 발명에서는, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 제공할 수 있는 효과가 있다.
청구항 20의 발명에서는, 고품질의 질화물 반도체 다층 구조체 및 발광층을 제공할 수 있고, 관통 전위에 기인하는 비발광 재결합 중심의 개수를 감소할 수 있으며, 그 결과 발광 효율의 향상을 도모할 수 있는 효과가 있다.
도 1a는 실시 형태에 따른 질화물 반도체 발광 소자의 개략 단면도이다.
도 1b는 실시 형태에 따른 질화물 반도체 발광 소자의 주요부의 개략 단면도이다.
도 2a는 질화물 반도체 발광 소자에 사용하는 단결정 기판의 일표면 상에 Al을 구성 원소로서 함유한 질화물 반도체로 이루어지는 다수의 핵을 형성한 표면 상태를 나타내고, 기판 온도를 1300℃로 설정한 표면 상태의 AFM 현미경 사진이다.
도 2b는 질화물 반도체 발광 소자에 사용하는 단결정 기판의 일표면 상에 Al을 구성 원소로서 함유한 질화물 반도체로 이루어지는 다수의 핵을 형성한 표면 상태를 나타내고, 기판 온도를 1000℃로 설정한 표면 상태의 AFM 현미경 사진이다.
도 3은 질화물 반도체 발광 소자에 사용하는 단결정 기판의 일표면 측에 질화물 반도체 다층 구조체를 형성한 실시예 및 비교예의 X선 록킹 커브(X-ray rocking curve) 도면이다.
도 4는 질화물 반도체 발광 소자에서의 질화물 반도체 다층 구조체의 표면의 AFM 현미경 사진이다.
본 실시 형태의 질화물 반도체 발광 소자는 자외 발광 다이오드이며, 도 1a에 나타낸 바와 같이, 에피택셜 성장용의 단결정 기판(1)의 일표면 측에, 구성 원소로서 Al을 함유한 질화물 반도체 다층 구조체로 형성된 버퍼층(2)을 사이에 두고 n형 질화물 반도체층(3)이 형성되고, n형 질화물 반도체층(3)의 표면 측에 발광층(4)이 형성되고, 발광층(4)의 표면 측에 p형 질화물 반도체층(5)이 형성되어 있다. 그리고, 도시하고 있지 않지만, n형 질화물 반도체층(3)에는 캐소드 전극이 형성되고, p형 질화물 반도체층(5)에는 애노드 전극이 형성되어 있다.
여기에서, 단결정 기판(1)으로서 사파이어 기판을 사용하고 있다. 이 단결정 기판(1)은 (0001) 면, 즉 c면에 대한 오프각이 0.15°인 상기 일표면을 가진다.
버퍼층(2)은 n형 질화물 반도체층(3)의 관통 전위를 감소하고 또한 n형 질화물 반도체층(3)의 잔류 불균일(residual strain)을 감소시키기 위해 설치한 것이다.
여기서, 버퍼층(2)을 구성하는 질화물 반도체 다층 구조는, 도 1b에 나타낸 바와 같이, 사파이어 기판으로 이루어지는 단결정 기판(1)의 상기 일표면 상에 형성되고 Al을 구성 원소로서 포함하는 질화물 반도체인 AlN으로 이루어지는 다수의 섬 형상의 핵(성장 핵)(2a)과, 인접하는 핵(2a) 사이의 간극을 매립하고 또한 모든 핵(2a)을 덮도록 단결정 기판(1)의 상기 일표면 측에 형성되고, Al을 구성 원소로서 포함하는 AlN 층으로 이루어지는 제1 질화물 반도체층(2b)과, 제1 질화물 반도체층(2b) 상에 형성되고 Al을 구성 원소로서 포함하는 AlN 층으로 이루어지는 제2 질화물 반도체층(2c)을 포함하고 있다. 또한, 버퍼층(2)은, 버퍼층(2)의 막 두께를 두껍게 할 목적으로, 제2 질화물 반도체층(2c) 상에 형성되고 Al을 구성 원소로서 포함하는 AlN으로 이루어지는 다수의 섬 형상 결정(2d)과, 인접하는 섬 형상 결정(2d) 사이의 간극을 매립하고 또한 모든 섬 형상 결정(2d)을 덮도록 형성되고 Al을 구성 원소로서 포함하는 AlN 층으로 이루어지는 제2 질화물 반도체층(2c)으로 구성되는 단위 층을 3회 반복하여 형성하고 있다. 여기서, 섬 형상 결정(2d)은 관통 전위를 굴곡시킴으로써 인접하는 관통 전위와 루프가 형성되도록 하여, 관통 전위를 추가로 감소시키는 것을 목적으로 하여 형성되어 있다. 그러나, 단결정 기판(1)의 상기 일표면 상에 형성된 핵(2a)의 효과에 의해 관통 전위가 충분히 감소되어 있으므로, 섬 형상 결정(2d)에 도달하는 관통 전위는 극히 적다. 따라서, 섬 형상 결정(2d)에 의해 관통 전위를 감소시키는 효과는, 루프를 형성할 수 있는 관통 전위가 극히 적기 때문에, 핵(2a)에서의 관통 전위를 감소시키는 효과에 비해 충분히 작다. 그리고, 본 실시 형태에서는, 핵(2a)의 높이를 약 30㎚ 정도, 제1 질화물 반도체층(2b)의 막 두께를 500㎚, 제2 질화물 반도체층(2c)의 막 두께를 1㎛, 섬 형상 결정(2d)의 높이를 약 10㎚ 정도로 설정하고 있어, 버퍼층(2) 전체의 막 두께가 약 4.5㎛ 정도로 되어 있지만, 이들 값은 단지 예에 불과하며, 이러한 것으로 특별히 한정되지 않는다. 그리고, 버퍼층(2) 전체의 막 두께는 관통 전위를 감소시켜 방열성을 향상시키기 위해서는 커지도록 설정되는 것이 바람직하다. 단, 버퍼층(2) 전체의 막 두께가 너무 커지면, 단결정 기판(1)과 버퍼층(2)의 격자 부정합에 기인하여 크랙이 발생할 가능성이 높아지므로, 제조 시의 크랙의 발생을 방지하는 관점에서는 10㎛를 넘지 않는 것이 바람직하다. 또한, 섬 형상 결정(2d)과 제2 질화물 반도체층(2c)으로 이루어지는 단위 층의 적층수는 크랙의 발생이 일어나지 않는 수이면 특별히 한정되지 않는다. 또한, 버퍼층(2)의 질화물 반도체는 AlN으로 한정되지 않고 구성 원소로서 Al을 함유하고 있으면 되고, 예를 들면 AlGaN 또는 AlInN 등을 채용해도 된다. 또한, 버퍼층(2)은 적어도 다수의 핵(2a)과, 제1 질화물 반도체층(2b)과, 제2 질화물 반도체층(2c)을 구비하고 있으면 되고, 전술한 단위 층은 반드시 설치할 필요는 없지만, 단위 층을 제공하는 구성이 관통 전위 밀도를 감소시키는 관점에서는 유리하다.
전술한 바와 같이, 핵(2a)과 제1 질화물 반도체층(2b)이 형성되는 단결정 기판(1)의 일표면은 c면에 대한 오프각이 0.15°이다. 즉, c면에 대한 오프각이 0°∼ 0.2°의 범위 내에 있는 단결정 기판(1)의 일표면 상에 핵이 형성된다. 핵(2a)을 형성하기 위해 공급되는 원자는 단결정 기판(1)의 표면에 걸쳐 확산되고, 안정적인 장소에서 결정을 형성한다. 원자의 확산 거리가 충분히 긴 경우, 특히 테라스(terrace)에서 핵(2a)이 형성되기가 쉬워진다. 따라서, 본 실시 형태와 같이, 단결정 기판(1)의 오프각이 작을수록, 테라스 폭이 길어지므로, 핵(2a)의 밀도를 감소시키기가 쉬워진다. 따라서, 고품질의 질화물 반도체 다층 구조체를 제공할 수 있다. 단결정 기판(1)의 오프각이 0.2°보다 커지면, 테라스 폭이 짧아지므로, 핵(2a)의 밀도도 증가하고, 고품질의 질화물 반도체 다층 구조체를 얻기가 어려워진다.
버퍼층(2)의 형성을 위해서는, 사파이어 기판으로 이루어지는 단결정 기판(1)을 MOVPE 장치의 반응로 내에 도입한 후, 반응로 내의 압력을 소정의 성장 압력(예를 들면, 10kPa ≒ 76Torr)으로 유지하면서 기판 온도를 1300℃ 내지 1500℃ 범위의 소정 온도(예를 들면, 1300℃)까지 상승시키고 나서, 소정 시간(예를 들면, 5분간)의 가열을 행함으로써 단결정 기판(1)의 상기 일표면을 정화하고, 그 후 기판 온도를 상기 소정 온도와 동일한 온도(예를 들면, 1300℃)로 유지한 상태에서, 알루미늄의 원료(Ⅲ족 원료)인 트리메틸 알루미늄(TMAl)의 유량을 표준 상태 하에서 0.02L/min(20 SCCM)으로 설정하고, 또한 질소의 원료(V족 원료)인 암모니아(NH3)의 유량을 표준 상태 하에서 0.02L/min(20 SCCM)으로 설정하고 나서, 반응로 내로 TMAl가 흘러들어 가는 상태에서, 반응로 내로 NH3를 간헐적으로(펄스로) 흐르게 함으로써, 제1 소정 높이(예를 들면, 30㎚)를 갖고 AlN으로 이루어지는 다수의 섬 형상의 핵(2a)을 형성한다. 핵(2a)의 형성에서, 반응로 내에 공급되는 트리메틸 알루미늄에 대한 암모니아의 물질 양 비율은 본 실시 형태에서는 32이며, 10∼1000의 범위 내로 설정된다. 또한, 본 발명에 있어서, 반응로 내에 공급되는 트리메틸 알루미늄과 암모니아의 유량은 표준 상태 하에서 0.02L/min로 한정되지 않고, 표준 상태 하에서 0.01L/min 내지 0.1L/min 사이에서 적절하게 설정된다. AlN를 성장시킬 때 일반적인 원료로서 사용되는 NH3와 TMAl는 단결정 기판(1)에 수송되는 동안에 반응(기생 반응)함으로써 미립자를 형성할 수도 있다. 또한, 이들 원료를 연속적으로 공급한 경우, 기생 반응이 일어나기 용이하게 되며, 미립자도 많이 형성되게 된다. 이 미립자의 일부는 단결정 기판(1) 상에 공급되며, 이에 의해 AlN의 성장에 방해가 된다. 그래서, 기생 반응을 억제하기 위해, NH3를 간헐적으로 공급하고 있다. 여기에서, TMAl 및 NH3의 각각을 수송하기 위한 캐리어 가스로서는 H2 가스를 사용하고 있다.
전술한 핵(2a)을 형성한 후의 제1 질화물 반도체층(2b)의 형성을 위해서는, 반응로 내의 압력을 상기 소정의 성장 압력(즉, 10kPa ≒ 76Torr)으로 유지하면서 기판 온도를 상기 소정 온도(즉, 1300℃)로 유지한 후, TMAl의 유량을 0.29L/min(290 SCCM), NH3의 유량을 0.4L/min(400 SCCM)으로 설정하고 나서, 핵(2a)의 형성시와 마찬가지로 반응로 내로 TMAl가 흘러들어 가는 상태에서, 반응로 내로 NH3를 간헐적으로 흐르게 함으로써, 제1 소정 막 두께(예를 들면, 500㎚)를 갖고 AlN층으로 이루어지는 제1 질화물 반도체층(2b)을 성장시킨다. 제1 질화물 반도체층(2b)의 형성에서, 반응로 내에 공급되는 트리메틸 알루미늄에 대한 암모니아의 물질 양 비율은 본 실시 형태에서는 50이며, 40∼60의 범위 내로 설정된다. 반응로 내에 공급되는 트리메틸 알루미늄과 암모니아의 물질 양 비율이 40∼60의 범위 내로 설정됨으로써, 원료 가스 중의 하나가 과잉 공급되는 것에 의한 백탁을 방지할 수 있다. 또한, 본 발명에서, 반응로 내에 공급되는 트리메틸 알루미늄과 암모니아의 유량은 상기한 값으로 한정되지 않고, 표준 상태 하에서 0.1L/min 내지 1L/min의 범위에서 적절하게 설정될 수 있다. 여기에서, 핵(2a)의 형성시와 마찬가지로, TMAl 및 NH3 각각의 캐리어 가스로서는 예를 들면 H2 가스를 이용하면 된다.
또한, 제2 질화물 반도체층(2c)의 형성을 위해서는, 반응로 내의 압력을 상기 소정의 성장 압력(즉, 10kPa ≒ 76Torr)으로 유지하면서 기판 온도를 상기 소정 온도(즉, 1300℃)로 유지한 후, TMAl의 유량을 0.29L/min(290 SCCM), NH3의 유량을 0.02L/min(20 SCCM)으로 설정한 후, TMAl와 NH3를 동시에 연속적으로 흐르게 함으로써, 제2 소정 막 두께(예를 들면, 1㎛)를 갖고 AlN 층으로 이루어지는 제2 질화물 반도체층(2c)을 형성한다. 제2 질화물 반도체층(2c)의 형성에서, 반응로 내에 공급되는 트리메틸 알루미늄에 대한 암모니아의 물질 양 비율은 본 실시 형태에서는 2.5이며, 1∼100의 범위 내로 설정된다. 반응로 내에 공급되는 트리메틸 알루미늄과 암모니아의 물질 양 비율이 1∼100의 범위 내로 설정됨으로써, 표면 상태를 악화시키지 않고 제2 질화물 반도체층(2c)을 형성할 수 있다. 또한, 본 발명에서, 반응로 내에 공급되는 트리메틸 알루미늄과 암모니아의 유량은 상기한 값으로 한정되지 않고, 표준 상태 하에서 각각 0.1L/min 내지 1L/min의 범위와 0.01L/min 내지 1L/min의 범위에서 적절하게 설정된다. 여기서, 기생 반응을 억제하기 위해서는, NH3를 간헐적으로 흐르게 하는 것이 바람직하지만, 이 경우에는 NH3가 공급되지 않는 시간이 존재하므로, 연속적으로 공급하는 경우에 비해 성장 속도가 저하될 가능성이 있다. 제2 질화물 반도체층(2c)은 본 실시 형태에서는 합계 4㎛(1㎛ × 4개의 층)로 두껍게 적층시킬 필요가 있기 때문에, 성장 속도를 증가시키기 위해 TMAl와 NH3를 동시에 연속적으로 흐르게 하는 방법에 의해 형성되고 있다. 여기에서, TMAl 및 NH3 각각의 캐리어 가스로서는 예를 들면 H2 가스를 이용하면 된다.
또한, 섬 형상 결정(2d)을 형성하기 위해서는, 기판 온도를 상기 소정 온도(예를 들면, 1300℃)로 유지한 후, TMAl의 유량을 0.29L/min(290 SCCM), NH3의 유량을 0.02L/min(20 SCCM)으로 설정한 후, 반응로 내로 TMAl가 흘러들어 가는 상태에서, 반응로 내로 NH3를 간헐적으로 흐르게 함으로써, 제2 소정 높이(예를 들면, 10㎚)를 갖고 AlN으로 이루어지는 다수의 섬 형상 결정(2d)을 형성한다. 섬 형상 결정(2d)의 형성에서, 반응로 내에 공급되는 트리메틸 알루미늄에 대한 암모니아의 물질 양 비율은 본 실시 형태에서는 2.5이며, 1∼50의 범위 내로 설정된다. 반응로 내에 공급되는 트리메틸 알루미늄과 암모니아의 물질 양 비율이 1∼50의 범위 내로 설정됨으로써, 표면 상태를 악화시키지 않고 섬 형상 결정(2d)을 형성할 수 있다. 또한, 본 발명에 있어서, 반응로 내에 공급되는 트리메틸 알루미늄과 암모니아의 유량은 상기한 값으로 한정되지 않고, 표준 상태 하에서 어느 것이나 0.1L/min 내지 11L/min의 범위로 적절하게 설정될 수 있다. 여기에 있어서, TMAl 및 NH3 각각의 캐리어 가스로서는 예를 들면 H2 가스를 이용하면 된다.
다음에, 제2 질화물 반도체층(2c)을 형성하는 공정과, 섬 형상 결정(2d)을 형성하는 공정을 반복하여, 버퍼층(2) 전체의 막 두께가 제3 소정 막 두께(예를 들면, 4.5㎛)로 되도록 한다. 단, 버퍼층(2)의 최외각층은 제2 질화물 반도체층(2c)으로 한다.
전술한 설명으로부터 알 수 있는 바와 같이, 버퍼층(2)의 형성에서, 복수 개의 성장 조건을 적절하게 조합함으로써, 다수의 핵(2a), 제1 질화물 반도체층(2b), 제2 질화물 반도체층(2c), 및 다수의 섬 형상 결정(2d)을 가지는 질화물 반도체 다층 구조를 형성하고 있다. 또한, 핵(2a), 제1 질화물 반도체층(2b) 및 제2 질화물 반도체층(2c)의 성장 동안, 동일한 기판 온도 및 동일한 성장 압력으로 설정되어 있다. 따라서, 본 실시 형태에서는 기판 온도 및 성장 압력을 변경하지 않고, 핵(2a) 및 질화물 반도체층(2b, 2c)을 형성할 수 있으므로, 제조 시간을 단축할 수 있고, 기판 온도 또는 성장 압력의 변화에 따른 핵(2a) 및 제1 질화물 반도체층(2b)의 열화를 방지할 수 있다.
또한, 본 실시 형태에서는, 기판 온도는 1300℃ 내지 1500℃의 범위 내로 설정되고 있으므로, 기판 온도가 1300℃보다 저온인 경우에 비하여, 단결정 기판(1)의 상기 일표면에 부착된 구성 원소의 확산 길이가 더 길어지게 될 수 있다. 그러므로, 핵(2a)의 밀도를 6×109개 cm-2를 넘지 않는 정도까지 감소하는 것이 가능해진다. 그리고, 기판 온도가 1500℃을 넘으면, 캐리어 가스 중의 수소 가스에 의해, 단결정 기판(1)인 사파이어 기판의 상기 일표면이 환원 작용을 받기 쉬워진다. 그 결과, 사파이어 기판의 상기 일표면에서의 결정 상태가 변화하기 쉬워져, 그 결과 핵(2a)이 형성되기 어려워진다. 또한, 기판 온도가 1500℃를 초과하면, 감압 MOPVE 장치의 구성에 대하여 높은 내열성이 요구되어, 구성의 변경 및 내열성 부재의 사용에 대한 필요성으로 비용이 급격하게 높아진다. 따라서, 기판 온도가 1500℃를 초과하는 조건에서 핵(2a)을 형성하는 것은 본 발명에서는 적합하지 않다.
여기에서, 핵(2a), 제1 질화물 반도체층(2b) 및 섬 형상 결정(2d)의 형성시에, TMAl을 반응로 내로 연속적으로 공급하면서, NH3를 간헐적으로 흐르게 하는 성장 방법을 채용하고 있지만, 이것으로 한정되지 않고, 예를 들면, TMAl와 NH3를 동시에 흐르게 하는 성장 방법(동시 공급법), 또는 TMAl와 NH3를 교호적으로 흐르게 하는 성장 방법(교대 공급법) 등을 채용해도 된다.
n형 질화물 반도체층(3)은 발광층(4)에 전자를 주입하기 위한 것이며, 버퍼층(2) 상에 형성된 Si 도핑된 n형 Al0 .55Ga0 .45N 층으로 구성되어 있다. 여기서, n형 질화물 반도체층(3)의 막 두께는 2㎛로 설정하고 있지만, 특별히 이것으로 한정되지 않는다. 또한, n형 질화물 반도체층(3)은 단층 구조로 한정되지 않고, 다층 구조이어도 되고, 예를 들면 제1 버퍼층(2) 상의 Si 도핑된 n형 Al0 .7Ga0 .3N 층과 상기 n형 Al0.7Ga0.3N 층상의 Si 도핑된 n형 Al0 .55Ga0 .45N 층으로 구성해도 된다.
여기에서, n형 질화물 반도체층(3)의 성장 조건으로서는, 성장 온도를 1200℃, 성장 압력을 소정의 압력(예를 들면, 10kPa)으로 하고, 알루미늄의 원료로서 TMAl, 갈륨의 원료로서 트리메틸갈륨(TMGa), 질소의 원료로서 NH3, n형 도전성을 부여하는 불순물인 실리콘의 원료로서는 테트라에틸 실란(TESi)을 사용하고, 각각의 원료를 수송하기 위한 캐리어 가스로서는 H2 가스를 사용하고 있다. 여기서, TESi의 유량은 표준 상태 하에서 0.0009L/min(0.9 SCCM)으로 설정된다. 그리고, 각각의 원료는 상기한 것으로 특별히 한정되지 않고, 예를 들면, 갈륨의 원료로서 트리에틸 갈륨(TEGa), 질소의 원료로서 히드라진 유도체, 실리콘의 원료로서 모노실란(SiH4)을 사용해도 된다.
또한, 발광층(4)은 양자 우물 구조를 가지고, 장벽층(4a)과 우물층(4b)이 우물층(4b)의 수가 3으로 되도록 교호적으로 적층되어 있다. 발광층(4)에서, 장벽층(4a)이 막 두께가 8㎚인 Al0.55Ga0.45N 층에 의해 구성되고, 각각의 우물층(4b)이 막 두께가 2㎚인 Al0.4Ga0.60N 층에 의해 구성되어 있다. 그리고, 장벽층(4a) 및 우물층(4b)의 각각의 조성은 한정되지 않고, 원하는 발광 파장에 따라 적절하게 설정하면 된다. 또한, 발광층(4)에서의 우물층(4b)의 수는 특별히 3개로 한정되지 않으며, 우물층(4b)을 복수 개 구비한 다중 양자 우물 구조의 발광층(4)으로 한정되지 않고, 우물층(4b)을 1개로 하는 단일 양자 우물 구조의 발광층(4)을 채용해도 된다. 또한, 장벽층(4a) 및 우물층(4b)의 각각의 막 두께도 특별히 한정되지 않는다. 또한, 우물층과 장벽층의 재료의 조합은 이것으로 한정되지 않고, 구성 원소 중에 Al을 포함하고, 또한 밴드 갭 에너지가 GaN보다 큰 것이 된다. 따라서, AlGaInN 또는 AlInN도 조성을 적절하게 조정함으로써 이용될 수 있다. 우물층/장벽층의 조합의 구체적인 예로서는, AlGaN/AlGaInN, AlGaN/AlInN, AlGaInN/AlGaInN, AlGaInN/AlGaN, AlGaInN/AlInN, AlInN/AlInN, AlInN/AlGaN, AlInN/AlGaInN를 들 수 있다. 단, 양자 우물의 기능을 발현시키기 위해, 우물층보다 장벽층의 밴드 갭 에너지를 크게 할 필요가 있다.
발광층(4)의 성장 조건으로서는, 성장 온도를 n형 질화물 반도체층(3)과 동일한 1200℃로 하고, 성장 압력을 상기 소정의 성장 압력(예를 들면, 10kPa)으로 하고, 알루미늄의 원료로서 TMAl, 갈륨의 원료로서 TMGa, 질소의 원료로서 NH3를 사용하고 있다. 장벽층(4a)의 성장 조건에 대해서는, TESi를 공급하지 않는 것을 제외하면, n형 질화물 반도체층(3)의 성장 조건과 동일하게 설정하고 있다. 또한, 우물층(4b)의 성장 조건에 대해서는, 원하는 조성을 얻을 수 있도록, Ⅲ족 원료에서의 TMAl의 몰비([TMAl]/{[TMAl]＋[TMGa]})를 장벽층(4a)의 성장 조건보다 작게 설정하고 있다. 그리고, 본 실시 형태에서는, 장벽층(4a)에 불순물을 도핑하고 있지 않지만, 이것으로 한정되지 않고, 장벽층(4a)의 결정 품질이 열화되지 않는 정도의 불순물 농도로 실리콘 등의 n형 불순물을 도핑해도 된다.
p형 질화물 반도체층(5)은, 발광층(4) 상에 형성된 Mg 도핑된 p형 AlGaN 층으로 이루어지는 제1 p형 질화물 반도체층(5a)과, 제1 p형 질화물 반도체층(5a) 상에 형성된 Mg 도핑된 p형 AlGaN 층으로 이루어지는 제2 p형 질화물 반도체층(5b)과, 제2 p형 질화물 반도체층(5b) 상에 형성된 Mg 도핑된 p형 GaN 층으로 이루어지는 제3 p형 질화물 반도체층(5c)으로 구성되어 있다. 여기서, 제1 p형 질화물 반도체층(5a) 및 제2 p형 질화물 반도체층(5b)의 각각의 조성은, 제1 p형 질화물 반도체층(5a)의 밴드 갭 에너지가 제2 p형 질화물 반도체층(5b)의 밴드 갭 에너지보다 커지도록 설정하고 있다. 또한, 제2 p형 질화물 반도체층(5b)의 조성은, 밴드 갭 에너지가 발광층(4)의 장벽층(4a)과 동일하게 되도록 설정하고 있다. 또한, p형 질화물 반도체층(5)은 제1 p형 질화물 반도체층(5a)의 막 두께를 15㎚, 제2 p형 질화물 반도체층(5b)의 막 두께를 50㎚, 제3 p형 질화물 반도체층(5c)의 막 두께를 15㎚로 설정하고 있지만, 이들의 막 두께는 특별히 한정되지 않는다. 또한, p형 질화물 반도체층(5)에 사용되는 질화물 반도체도 특별히 한정되지 않고, 예를 들면 AlGaInN를 사용해도 된다. 또한, 제3 p형 질화물 반도체층(5c)에는 AlGaInN 뿐만아니라 InGaN을 사용해도 된다.
여기에서, p형 질화물 반도체층(5)의 제1 p형 질화물 반도체층(5a) 및 제2 p형 질화물 반도체층(5b)의 성장 조건으로서는, 성장 온도를 1050℃, 성장 압력을 상기 소정의 성장 압력(여기서는, 10kPa)으로 하고, 알루미늄의 원료로서 TMAl, 갈륨의 원료로서 TMGa, 질소의 원료로서 NH3, p형 도전성을 부여하는 불순물인 마그네슘의 원료로서 비스시클로펜타디에닐 마그네슘(Cp2Mg)을 사용하고, 각각의 원료를 수송하기 위한 캐리어 가스로서는 H2 가스를 사용하고 있다. 또한, 제3 p형 질화물 반도체층(5c)의 성장 조건은, 기본적으로 제2 p형 질화물 반도체층(5b)의 성장 조건과 동일하지만, TMAl이 공급되지 않는다는 점이 상이하다. 여기에서, 제1∼제3 p형 질화물 반도체층(5a∼5c) 모두의 성장 동안, Cp2Mg의 유량은 표준 상태 하에서 0.02L/min(20 SCCM)으로 하고, 제1∼제3 p형 질화물 반도체층(5a∼5c) 각각의 조성에 따라 Ⅲ족 원료 간의 몰비(유량비)를 적절하게 조정한다.
그런데, 버퍼층(2)을 구성하는 질화물 반도체 다층 구조에서의 핵(2a)의 형성 온도(성장 온도)가 단결정 기판(1)의 상기 일표면 상에 형성되는 핵(2a)의 밀도에 주는 영향을 확인하기 위해, 사파이어 기판으로 이루어지는 단결정 기판(1)의 상기 일표면(c면) 상에 AlN으로 이루어지는 다수의 핵(2a)을 형성할 때의 기판 온도를 상이하게 한 샘플에 대하여, 표면 상태를 원자간력 현미경(AFM : automic force microscope)에 의해 관찰했다. 일례로서, 기판 온도를 1300℃로 설정한 상태 하에서 단결정 기판(1)의 상기 일표면 상에 다수의 핵(2a)을 형성한 샘플의 AFM 현미경 사진을 도 2a에 나타내고, 기판 온도를 1000℃로 설정한 상태 하에서 단결정 기판(1)의 상기 일표면 상에 다수의 핵(2a)을 형성한 샘플의 AFM 현미경 사진을 도 2b에 나타낸다. 도 2a 및 도 2b로부터, 기판 온도를 1300℃와 1000℃로 설정한 경우에도, 단결정 기판(1)의 상기 일표면 상에 섬 형상의 핵(2a)이 형성되어 있는 것이 확인되었다. 또한, 어느 경우도, 각각의 핵(2a)의 표면의 대부분이, 성장면인 c면으로부터 경사진 면에 의해 형성되어 있는 것이 확인되었다. 또한, 도 2b와 같이 1000℃의 기판 온도로 형성한 핵(2a)의 밀도가 3×1010개 cm-2인데 대하여, 도 2a와 같이 1300℃의 기판 온도로 형성한 핵(2a)의 밀도가 6×109개 cm-2로 되고, 즉 후자의 핵(2a)의 밀도가 전자의 5분의 1 정도로 되어 있고, 후자의 경우에서의 인접하는 핵(2a) 간의 결합 계면이 더 적다는 것을 알 수 있다.
다음에, 버퍼층(2)을 구성하는 질화물 반도체 다층 구조체에 대하여, AlN으로 이루어지는 핵(2a)의 형성 온도를 1300℃로 설정하고(즉, 핵(2a)의 밀도를 6×109개 cm-2로 설정하고), 제1 질화물 반도체층(2b), 제2 질화물 반도체층(2c), 및 섬 형상 결정(2d) 각각을 AlN로 형성하며, 이들의 높이나 막 두께 등을 전술한 수치예로 설정한 실시예와, AlN으로 이루어지는 핵(2a)의 형성 온도를 1000℃로 설정하고(즉, 핵(2a)의 밀도를 3×1010개 cm-2로 설정하고), 제1 질화물 반도체층(2b), 제2 질화물 반도체층(2c) 및 섬 형상 결정(2d) 각각을 AlN로 형성하며, 이들의 높이나 막 두께 등을 전술한 수치예로 설정한 비교예를 제조하였다. 실시예 및 비교예 각각의 질화물 반도체 다층 구조체에 대하여, 혼합 전위(mixed dislocation) 및 에지 전위(edge dislocation)의 밀도를 반영하는 AlN (10-12)면에 대한 X선 회절의 ω 스캔(결정의 c 축 방향의 요동의 정도를 나타낸 지표)에 의해 얻어진 X선 록킹 커브(X-ray Rocking Cure: XRC) 도면을 도 3에 나타낸다.
도 3으로부터, 핵(2a)의 밀도를 3×1010개 cm-2로 한 비교예의 질화물 반도체 다층 구조체의 XRC(점선)의 반치폭(half width)이 600 arcsec인데 대하여, 핵(2a)의 밀도를 6×109개 cm-2로 한 실시예의 질화물 반도체 다층 구조체의 XRC(실선)의 반치폭이 440 arcsec으로 되어 있고, 실시예쪽이 비교예에 비해 XRC의 반치폭이 크게 감소하고 있고, 혼합 전위 및 에지 전위의 밀도가 추가로 감소되고, 관통 전위 밀도가 감소된 고품질의 질화물 반도체 다층 구조인 것을 알 수 있다.
또한, 핵(2a)의 밀도가 작을수록 관통 전위의 밀도가 작아지는 것이 예컨대 단면 TEM(Transmission Electron microscope) 등에 의해 확인되었다. 한편, 핵(2a)의 밀도가 작아질수록, 인접하는 핵(2a) 사이의 간격이 커지고, 인접하는 핵(2a) 사이의 간극을 매립하고 또한 모든 핵(2a)을 덮는 제1 질화물 반도체층(2b)의 막 두께가 커진다. 여기에서, 제1 질화물 반도체층(2b)의 막 두께가 너무 커지면, 단결정 기판과 제1 질화물 반도체층(2b) 간의 격자 부정합에 기인하여 크랙이 발생한다. 여기서, 종래부터 알려져 있는 바와 같이, 선택 성장 마스크를 사용한 선택 성장과 가로 방향 성장을 조합한 결정 성장 기술인 가로 방향 에피택셜 매립 성장법(Epitaxial Lateral Overgrowth: ELO)에 있어서는, 인접하는 성장막이 연결되어 표면이 평탄한 질화물 반도체층(GaN층)을 성장시키기 위해서는, 인접하는 선택 성장 마스크의 간격과 같은 정도의 성장 막 두께가 필요하다. 또한, 단결정 기판의 일표면 측에 Al을 구성 원소로서 포함하는 제1 질화물 반도체층(2b)을 헤테로 에피택셜 성장시키는 경우, 제1 질화물 반도체층(2b)의 막 두께가 10㎛를 초과하면, 단결정 기판(1)과 제1 질화물 반도체층(2b) 간의 격자 부정합에 기인하여 크랙이 발생할 가능성이 높아지므로, 제조 시의 크랙의 발생을 방지하는 관점에서는, 인접하는 핵(2a) 사이의 간격은 10㎛ 미만인 것이 바람직하다. 그래서, 인접하는 핵(2a)의 간격을 10㎛으로 했을 때의 핵(2a)의 밀도가 1×106개 cm-2 이므로, 핵(2a)의 밀도를 1×106개 cm-2 이상으로 하는 것이 바람직하다. 또한, 핵(2a) 간의 간격이 1㎛ 이하가 되도록, 핵(2a)의 밀도를 1×108개 cm-2 이상으로 하는 것이 바람직하다.
핵(2a)의 밀도를 제어하는 파라미터로서, 예를 들면, V/Ⅲ 비(V족 원료와 Ⅲ족 원료의 몰비), Ⅲ족 원료의 공급량 등도 고려된다. 그러나, 원자를 확산시키기 위해서는 운동 에너지를 기판 온도(기판 열)에 의해 부여하는 것이 필요하다. 운동 에너지가 작으면, 비록 기판 온도 이외의 파라미터를 변화시켰다고 해도, 원자의 확산 거리가 짧기 때문에, 확산하는 핵(2a)의 밀도가 높은 밀도 상태로 제어될 수 없다. 따라서, 기판 온도가 가장 본질적인 파라미터이며, 핵밀도의 제어에 가장 강한 영향을 주는 파라미터로 간주된다.
다음에, 전술한 실시예의 질화물 반도체 다층 구조체의 표면 상태를 AFM에 의해 관찰함으로써 얻어진 AFM 현미경 사진을 도 4에 나타낸다. 도 4로부터, 질화물 반도체 다층 구조체의 표면에, 다수의 섬 형상의 핵(2a)에 기인한 불규칙한 구조는 관찰되지 않고, 원자 레벨로 평탄한 막을 얻을 수 있다는 것을 알았다.
이상 설명한 본 실시 형태의 질화물 반도체 다층 구조체는, 단결정 기판(1)의 상기 일표면 상에 형성되고 Al을 구성 원소로서 포함하는 질화물 반도체로 이루어지는 다수의 섬 형상의 핵(2a)과, 인접하는 핵(2a) 사이의 간극을 매립하고 또한 모든 핵(2a)을 덮도록 단결정 기판(1)의 상기 일표면 측에 형성되고, Al을 구성 원소로서 포함하는 제1 질화물 반도체층(2b)과, 제1 질화물 반도체층(2b) 상에 형성되고 Al을 구성 원소로서 포함하는 제2 질화물 반도체층(2c)을 구비하며, 핵(2a)의 밀도가 6×109개 cm-2 미만이다. 그 결과, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 얻을 수 있다. 여기에서, 단결정 기판(1)의 상기 일표면 상에 형성되는 다수의 섬 형상의 핵(2a)은, 핵(2a)의 성장의 진행에 따라 사이즈가 커진다. 인접하는 핵(2a)이 서로 결합할 때, 결합 계면에서 관통 전위가 야기될 수도 있다. 그러나, 여기에서는, 핵(2a)의 밀도가 6×109개 cm-2 미만이기 때문에, 결합 계면을 감소시킬 수 있다. 그 결과, 인접하는 핵(2a)이 서로 결합할 때 생기는 관통 전위를 감소시킬 수 있고, 관통 전위가 적은 고품질의 질화물 반도체 다층 구조체를 얻을 수 있다.
또한, 본 실시 형태의 질화물 반도체 다층 구조체에서, 각각의 핵(2a)의 표면의 대부분이 성장면인 c면에 대해 경사진 면에 의해 형성되어 있으므로, 제1 질화물 반도체층(2b)의 형성시에, 단결정 기판(1)의 상기 일표면의 법선 방향(수직 방향)으로의 성장이 억제되고, 상기 일표면에 따른 가로 방향으로의 성장이 진행하기가 용이하게 된다. 그러므로, 성장 방향을 따라 이루어지기 쉬운 관통 전위가, 제1 질화물 반도체층(2b)의 성장 방향과 마찬가지로, 단결정 기판(1)의 상기 일표면의 법선 방향으로 뻗기 힘들고, 상기 일표면에 평행한 방향으로 굽어지지가 쉬울 것이다. 따라서, 관통 전위는 그 가까이에 있는 관통 전위와 루프를 만들어 소멸하기 쉬워진다. 그 결과, 제2 질화물 반도체층(2c)의 표면의 관통 전위의 밀도를 감소시킬 수 있고, 질화물 반도체 다층 구조체의 표면의 관통 전위의 밀도를 감소시킬 수 있다.
또한, 본 실시 형태의 질화물 반도체 다층 구조체에서는, 핵(2a)을 구성하는 질화물 반도체로서 AlN을 채용하면, 핵(2a)이 되는 질화물 반도체의 구성 원소의 수를 적게 할 수 있다. 그 결과, 핵(2a)의 형성을 더욱 용이하게 제어할 수 있다. 또한, AlN은 밴드 갭 에너지가 6.2eV로, 커다란 밴드 갭 에너지를 갖는 재료이므로, 제2 질화물 반도체층(2c)의 상면측에 250∼300㎚ 범위의 파장을 갖는 자외광을 발광하는 발광층(4)을 형성하여 질화물 반도체 발광 소자(자외 발광 다이오드)를 제조한 경우에, 발광층(4)으로부터 방사되는 자외광이 핵(2a)에 의해 흡수되는 것을 방지할 수 있고, 질화물 반도체 발광 소자의 외부 양자 효율의 향상이 도모된다. 예를 들면, GaN는 상기 파장 영역의 자외광을 흡수하고 또한 외부 양자 효율을 저하시키기 때문에 사용할 수 없다.
또한, 본 실시 형태의 질화물 반도체 다층 구조체의 제조 방법에서는, 단결정 기판(1)의 상기 일표면 상에 감압 MOVPE법에 의해 핵(2a)을 형성함에 있어서, 핵(2a)의 밀도가 6×109개 cm-2를 초과하지 않는 기판 온도의 조건 하에서 핵(2a)을 성장시킴으로써, 핵(2a)의 밀도의 제어를 기판 온도의 조건 하에서 제어할 수 있고, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 제공할 수 있다. 또한, 본 실시 형태의 질화물 반도체 다층 구조체의 제조 방법에서는, 단결정 기판(1)의 상기 일표면 상에 감압 MOVPE법에 의해 AlN으로 이루어지는 핵(2a)을 형성함에 있어서, 핵(2a)의 밀도가 6×109개 cm-2를 초과하지 않는 기판 온도의 조건 하에서 핵(2a)을 성장시키도록 하고, 상기 기판 온도를 1300℃ 이상으로 설정하므로, 핵(2a)을 형성할 때, 기판 온도가 1300℃보다 저온인 경우에 비하여, 단결정 기판(1)의 상기 일표면에 부착된 구성 원소의 확산 길이가 길어지게 된다. 그 결과, 핵(2a)의 밀도를 감소할 수 있고, 핵(2a)의 밀도를 용이하게 6×109개 cm-2를 초과하지 않도록 하는 것이 가능해지고, 구성 원소로서 Al을 함유한 질화물 반도체로 이루어지는 고품질의 질화물 반도체 다층 구조체를 제공할 수 있다.
또한, 본 실시 형태의 질화물 반도체 발광 소자는, 전술한 질화물 반도체 다층 구조체로 이루어지는 버퍼층(2)과, 상기 버퍼층(2) 상에 형성된 n형 질화물 반도체층(3)과, 상기 n형 질화물 반도체층(3) 상에 형성된 발광층(4)과, 상기 발광층(4) 상에 형성된 p형 질화물 반도체층(5)을 포함한다. 따라서, 관통 전위가 적은 고품질의 질화물 반도체 다층 구조로 이루어지는 버퍼층(2) 상에 n형 질화물 반도체층(3)과 발광층(4)과 p형 질화물 반도체층(5)의 적층 구조가 형성된다. 그 결과, 고품질의 버퍼층(2) 및 발광층(4)을 제공할 수 있고, 관통 전위에 기인하는 비발광 재결합 중심의 개수를 감소할 수 있다. 그 결과, 발광 효율의 향상을 도모할 수 있다.
상기 실시 형태에서는, 질화물 반도체 다층 구조체 및 상기 질화물 반도체 다층 구조체를 갖는 버퍼층(2)이 제공된 질화물 반도체 발광 소자의 제조 방법으로서 감압 MOVPE법을 예시하였지만, 이것으로 한정되지 않고, 예를 들면, 할라이드 기상 성장(HVPE : halide vapor phase epitaxy)법, 분자선 성장(MBE : molecular beam epitaxy)법 등의 다른 방법을 채용하는 것도 가능하다.
또한, 상기 실시 형태에서는, 단결정 기판(1)으로서 사파이어 기판을 사용하고 있지만, 단결정 기판(1)은 사파이어 기판으로 한정되지 않고, 예를 들면, 스피넬(spinel) 기판, 실리콘 기판, 탄화 실리콘 기판, 산화 아연 기판, 인화 갈륨 기판, 비화 갈륨 기판, 산화 마그네슘 기판, 붕화 지르코늄 기판, 또는 Ⅲ족 질화물계 반도체 결정 기판 등을 사용해도 된다. 또한, 본 발명의 기술 사상은, 상기 실시 형태에서 설명한 기본 구성이 적용될 수 있다면, 다양한 구조에 응용 및 발전시키는 것이 가능하다.
또한, 상기 실시 형태의 질화물 반도체 발광 소자에서는, 발광층(4)의 발광 파장이 250㎚∼300㎚의 범위 내로 설정되어 있으므로, 자외선 영역의 발광 파장을 갖는 발광 다이오드를 실현할 수 있다. 따라서, 본 발명의 질화물 반도체 발광 소자는 수은 램프 및 엑시머 램프 등의 깊은 자외 광원의 대체 광원으로서 사용하는 것이 가능해진다.

Claims (21)

  1. 단결정 기판을 반응로 내에 배치한 상태에서 감압 MOVPE법에 의해 질화물 반도체 다층 구조체를 제조하는 방법에 있어서,
    (a) 소정의 기판 온도 및 소정의 성장 압력 하에서, Al의 원료 가스의 물질의 양에 대한 N의 원료 가스의 물질의 양의 비율이 제1 물질 양 비율로 설정된 상태로, 상기 반응로 내에 Al의 원료 가스와 N의 원료 가스를 공급함으로써, 상기 단결정 기판의 일표면 상에 Al을 구성 원소로서 포함하는 질화물 반도체로 이루어지는 다수의 섬 형상의 핵(island-like nuclei)을 형성하는 단계;
    (b) 소정의 기판 온도 및 소정의 성장 압력 하에서, Al의 원료 가스의 물질의 양에 대한 N의 원료 가스의 물질의 양의 비율이 제2 물질 양 비율로 설정된 상태로, 상기 반응로 내에 Al의 원료 가스와 N의 원료 가스를 공급함으로써, 인접하는 상기 핵 사이의 간극을 매립하고 또한 모든 상기 핵을 덮도록 제1 질화물 반도체층을 형성하는 단계; 및
    (c) 소정의 기판 온도 및 소정의 성장 압력 하에서, Al의 원료 가스의 물질의 양에 대한 N의 원료 가스의 물질의 양의 비율이 제3 물질 양 비율로 설정된 상태로, 상기 반응로 내에 Al의 원료 가스와 N의 원료 가스를 공급함으로써, 상기 제1 질화물 반도체층 상에 제2 질화물 반도체층을 형성하는 단계
    를 포함하며,
    상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층은 각각 Al을 구성 원소로서 포함하며,
    상기 (a)∼(c) 단계에서는 기판 온도가 동일하게 설정되며, 상기 핵, 상기 제1 질화물 반도체층 및 상기 제2 질화물 반도체층을 형성하기 위한 전술한 (a)∼(c) 단계에서의 성장 압력도 동일하게 설정되고,
    상기 (a)~(c) 단계에서는 기판 온도는 1300℃와 1500℃ 사이로 설정되는 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  2. 제1항에 있어서,
    상기 기판 온도는 1300℃ 로 설정되는 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 성장 압력은 10kPa로 설정되는 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 단계 (a)에서의 상기 제1 물질 양 비율은 10∼1000으로 설정되는 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 단계 (b)에서의 상기 제2 물질 양 비율은 40∼60으로 설정되는 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 단계 (c)에서의 상기 제3 물질 양 비율은 1∼100으로 설정되는 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 단계 (a)에서, Al의 원료 가스의 공급량은 표준 상태 하에서 0.01L/min 내지 0.1L/min이고, N의 원료 가스의 공급량은 표준 상태 하에서 0.01L/min 내지 0.1L/min인 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 단계 (b)에서, Al의 원료 가스의 공급량은 표준 상태 하에서 0.1L/min 내지 1L/min이고, N의 원료 가스의 공급량은 표준 상태 하에서 0.1L/min 내지 1L/min인 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 단계 (c)에서, Al의 원료 가스의 공급량은 표준 상태 하에서 0.1L/min 내지 1L/min이고, N의 원료 가스의 공급량은 표준 상태 하에서 0.01L/min 내지 1L/min인 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    전술한 각각의 단계 (a)∼(c)에서 공급되는 Al의 원료 가스는 트리메틸 알루미늄인 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    전술한 각각의 단계 (a)∼(c)에서 공급되는 N의 원료 가스는 NH3인 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    전술한 각각의 단계 (a)∼(c)에서 공급되는 캐리어 가스는 수소인 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  13. 제1항 또는 제2항에 있어서,
    AlN의 성분인 Al의 원료 가스를 전술한 각각의 단계 (a)∼(c)에서 반응로에 연속적으로 공급하고, 또한 상기 AlN의 성분인 N의 원료 가스를 상기 단계 (a) 및 상기 단계 (b)의 각각에서 간헐적으로 공급하는 것을 특징으로 하는 질화물 반도체 다층 구조체의 제조 방법.
  14. 제1항 또는 제2항의 방법에 따라 제조된 질화물 반도체 다층 구조체에 있어서,
    단결정 기판의 일표면 상에 형성되고, Al을 구성 원소로서 포함하는 질화물 반도체로 이루어지는 다수의 섬 형상의 핵(island-like nuclei);
    인접하는 상기 핵 사이의 간극을 매립하고 또한 모든 상기 핵을 덮도록 상기 단결정 기판의 상기 일표면 측에 형성되고, Al을 구성 원소로서 포함하는 제1 질화물 반도체층; 및
    상기 제1 질화물 반도체층 상에 형성되고, Al을 구성 원소로서 포함하는 제2 질화물 반도체층
    을 포함하며,
    상기 핵의 밀도가 6×109개 cm-2를 초과하지 않는 것을 특징으로 하는 질화물 반도체 다층 구조체.
  15. 제14항에 있어서,
    상기 핵의 밀도가 1×106개 cm-2 이상인 것을 특징으로 하는 질화물 반도체 다층 구조체.
  16. 제15항에 있어서,
    상기 핵의 밀도가 1×108개 cm-2 이상인 것을 특징으로 하는 질화물 반도체 다층 구조체.
  17. 제14항에 있어서,
    상기 핵은 상기 단결정 기판의 상기 일표면에 대하여 경사진 면을 가지는 것을 특징으로 하는 질화물 반도체 다층 구조체.
  18. 제14항에 있어서,
    상기 핵을 구성하는 상기 질화물 반도체는 AlN인 것을 특징으로 하는 질화물 반도체 다층 구조체.
  19. 제18항에 있어서,
    상기 제1 질화물 반도체층 및 상기 제2 질화물 반도체층은 AlN으로 형성되는 것을 특징으로 하는 질화물 반도체 다층 구조체.
  20. 제14항에 있어서,
    상기 단결정 기판은 사파이어 기판이며, 상기 일표면은 c면(c-plane)에 대한 오프각(off-angle)이 0°내지 0.2°의 범위인 것을 특징으로 하는 질화물 반도체 다층 구조체.
  21. 질화물 반도체 발광 소자에 있어서,
    제1항 또는 제2항에 따른 방법에 따라 제조된 질화물 반도체 다층 구조체;
    상기 질화물 반도체 다층 구조체 상에 형성된 n형 질화물 반도체층;
    상기 n형 질화물 반도체층 상에 형성된 발광층; 및
    상기 발광층 상에 형성된 p형 질화물 반도체층
    을 포함하며,
    상기 핵의 밀도가 6×109개 cm-2를 초과하지 않는 것을 특징으로 질화물 반도체 발광 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190124830A (ko) * 2015-11-12 2019-11-05 가부시키가이샤 사무코 Ⅲ족 질화물 반도체 기판의 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007025062A2 (en) * 2005-08-25 2007-03-01 Wakonda Technologies, Inc. Photovoltaic template
JP5849215B2 (ja) 2010-06-21 2016-01-27 パナソニックＩｐマネジメント株式会社 紫外半導体発光素子
JP2012033708A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置の製造方法
CN102148300A (zh) * 2011-03-17 2011-08-10 中国科学院半导体研究所 一种紫外led的制作方法
JP5995302B2 (ja) * 2011-07-05 2016-09-21 パナソニック株式会社 窒化物半導体発光素子の製造方法
JP5668647B2 (ja) * 2011-09-06 2015-02-12 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
JP5597663B2 (ja) * 2012-03-09 2014-10-01 株式会社東芝 半導体発光素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP5948698B2 (ja) * 2012-04-13 2016-07-06 パナソニックＩｐマネジメント株式会社 紫外発光素子およびその製造方法
JP5837642B2 (ja) * 2014-04-11 2015-12-24 株式会社東芝 半導体素子、及び、窒化物半導体ウェーハ
JP2015216352A (ja) 2014-04-24 2015-12-03 国立研究開発法人理化学研究所 紫外発光ダイオードおよびそれを備える電気機器
JP6195125B2 (ja) * 2015-02-25 2017-09-13 株式会社タムラ製作所 窒化物半導体テンプレート及びその製造方法
CN104716241B (zh) * 2015-03-16 2018-10-16 映瑞光电科技(上海)有限公司 一种led结构及其制作方法
CN110148652B (zh) * 2019-03-26 2020-09-25 华灿光电股份有限公司 发光二极管的外延片的制备方法及外延片
JP7089544B2 (ja) * 2020-03-25 2022-06-22 日機装株式会社 窒化物半導体素子
CN111354629B (zh) * 2020-04-26 2023-04-07 江西力特康光学有限公司 一种用于紫外LED的AlN缓冲层结构及其制作方法
WO2022160089A1 (en) * 2021-01-26 2022-08-04 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093720A (ja) * 2000-09-14 2002-03-29 Inst Of Physical & Chemical Res 半導体層の形成方法
JP2009054780A (ja) * 2007-08-27 2009-03-12 Institute Of Physical & Chemical Research 光半導体素子及びその製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656832A (en) * 1994-03-09 1997-08-12 Kabushiki Kaisha Toshiba Semiconductor heterojunction device with ALN buffer layer of 3nm-10nm average film thickness
JPH10215035A (ja) * 1997-01-30 1998-08-11 Toshiba Corp 化合物半導体素子及びその製造方法
US6271104B1 (en) * 1998-08-10 2001-08-07 Mp Technologies Fabrication of defect free III-nitride materials
JP2000236142A (ja) * 1998-12-15 2000-08-29 Nichia Chem Ind Ltd 窒化物半導体レーザ素子
JP2002222771A (ja) * 2000-11-21 2002-08-09 Ngk Insulators Ltd Ｉｉｉ族窒化物膜の製造方法、ｉｉｉ族窒化物膜の製造用下地膜、及びその下地膜の製造方法
US6703255B2 (en) * 2001-03-28 2004-03-09 Ngk Insulators, Ltd. Method for fabricating a III nitride film
JP3954335B2 (ja) * 2001-06-15 2007-08-08 日本碍子株式会社 Ｉｉｉ族窒化物多層膜
JP2003101157A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 半導体装置及びその製造方法
JP3768943B2 (ja) * 2001-09-28 2006-04-19 日本碍子株式会社 Ｉｉｉ族窒化物エピタキシャル基板、ｉｉｉ族窒化物素子用エピタキシャル基板及びｉｉｉ族窒化物素子
JP3831322B2 (ja) * 2001-12-25 2006-10-11 日本碍子株式会社 Ｉｉｉ族窒化物膜の製造方法、エピタキシャル成長用基板、ｉｉｉ族窒化物膜、ｉｉｉ族窒化物素子用エピタキシャル基板、及びｉｉｉ族窒化物素子
JP4823466B2 (ja) * 2002-12-18 2011-11-24 日本碍子株式会社 エピタキシャル成長用基板および半導体素子
JP2005244202A (ja) * 2004-01-26 2005-09-08 Showa Denko Kk Ｉｉｉ族窒化物半導体積層物
JP4581478B2 (ja) * 2004-05-12 2010-11-17 日亜化学工業株式会社 窒化物半導体の製造方法
US7294199B2 (en) * 2004-06-10 2007-11-13 Sumitomo Electric Industries, Ltd. Nitride single crystal and producing method thereof
WO2006022302A2 (ja) * 2004-08-24 2006-03-02 Univ Osaka 窒化アルミニウム結晶の製造方法およびそれにより得られた窒化アルミニウム結晶
US8529697B2 (en) * 2004-08-31 2013-09-10 Honda Motor Co., Ltd. Growth of nitride semiconductor crystals
US20060160345A1 (en) * 2005-01-14 2006-07-20 Xing-Quan Liu Innovative growth method to achieve high quality III-nitride layers for wide band gap optoelectronic and electronic devices
US7250360B2 (en) * 2005-03-02 2007-07-31 Cornell Research Foundation, Inc. Single step, high temperature nucleation process for a lattice mismatched substrate
US7491626B2 (en) * 2005-06-20 2009-02-17 Sensor Electronic Technology, Inc. Layer growth using metal film and/or islands
JP2007059850A (ja) * 2005-08-26 2007-03-08 Ngk Insulators Ltd Ｉｉｉ族窒化物成膜用基板及びその製造方法並びにそれを用いた半導体装置
JP4939014B2 (ja) * 2005-08-30 2012-05-23 国立大学法人徳島大学 Ｉｉｉ族窒化物半導体発光素子およびｉｉｉ族窒化物半導体発光素子の製造方法
US7915626B1 (en) * 2006-08-15 2011-03-29 Sandia Corporation Aluminum nitride transitional layer for reducing dislocation density and cracking of AIGan epitaxial films
JP2008078613A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd 窒化物半導体の製造方法及び窒化物半導体素子
WO2008024991A2 (en) * 2006-08-24 2008-02-28 Hongxing Jiang Er doped iii-nitride materials and devices synthesized by mocvd
JP4531071B2 (ja) * 2007-02-20 2010-08-25 富士通株式会社 化合物半導体装置
JP5079361B2 (ja) * 2007-03-23 2012-11-21 日本碍子株式会社 ＡｌＧａＮ結晶層の形成方法
JP5274785B2 (ja) * 2007-03-29 2013-08-28 日本碍子株式会社 ＡｌＧａＮ結晶層の形成方法
US20110254048A1 (en) * 2007-08-09 2011-10-20 Showa Denko K.K. Group iii nitride semiconductor epitaxial substrate
JP2009054782A (ja) * 2007-08-27 2009-03-12 Institute Of Physical & Chemical Research 光半導体素子及びその製造方法
JP5276852B2 (ja) * 2008-02-08 2013-08-28 昭和電工株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板の製造方法
US9331240B2 (en) * 2008-06-06 2016-05-03 University Of South Carolina Utlraviolet light emitting devices and methods of fabrication
JP5641173B2 (ja) * 2009-02-27 2014-12-17 独立行政法人理化学研究所 光半導体素子及びその製造方法
JP5112370B2 (ja) * 2009-03-23 2013-01-09 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2011024615A1 (ja) * 2009-08-31 2011-03-03 国立大学法人京都大学 紫外線照射装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093720A (ja) * 2000-09-14 2002-03-29 Inst Of Physical & Chemical Res 半導体層の形成方法
JP2009054780A (ja) * 2007-08-27 2009-03-12 Institute Of Physical & Chemical Research 光半導体素子及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190124830A (ko) * 2015-11-12 2019-11-05 가부시키가이샤 사무코 Ⅲ족 질화물 반도체 기판의 제조 방법
KR102081223B1 (ko) 2015-11-12 2020-02-25 가부시키가이샤 사무코 Ⅲ족 질화물 반도체 기판의 제조 방법

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