JP6539128B2 - 半導体デバイス用基板、半導体デバイス、並びに半導体デバイスの製造方法 - Google Patents

半導体デバイス用基板、半導体デバイス、並びに半導体デバイスの製造方法 Download PDF

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Description

本発明は、半導体デバイス用基板、半導体デバイス、並びに半導体デバイスの製造方法に関する。
窒化物半導体を用いた半導体デバイス用基板は、高周波かつ高出力で動作するパワー素子等に用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適したものとして、例えば高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）等が知られている。
このようなＨＥＭＴ用の半導体デバイス用基板が、例えば、特許文献１に開示されている。特許文献１において、半導体デバイス用基板は、図１３に示すように、シリコン基板１１１上に形成され、ＡｌＮから構成される第１の半導体層１１２と、ＧａＮから構成されＦｅがドーピングされた第２の半導体層１１３とを交互に積層して形成されるバッファ層１１４と、バッファ層１１４上に形成され、ＧａＮから構成されるチャネル層１１５と、チャネル層１１５上に形成され、ＡｌＧａＮから構成されるバリア層１１６を有している。
なお、上記のＨＥＭＴ用の半導体基板上にソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇを設けることにより、ＨＥＭＴが得られる。
特許文献１に開示されている半導体デバイス用基板は、バッファ層１１４にＦｅをドープすることにより、縦方向の耐圧を向上させている（例えば、図１２参照）。ここで、図１２は、Ｆｅドープ有の場合とノンドープの場合の縦方向のリーク電流のドレイン電圧依存性を示している。
しかしながら、Ｆｅのドーピングにおいては、表面偏析等により急峻な制御ができないため、上部の層（すなわち、チャネル層）へのＦｅの混入が起こることが知られている（特許文献２参照）。このＦｅは、チャネル層に入ってしまうと移動度の低下等の順方向特性に悪影響が及ぶことが知られており、チャネル層に混入させないような構造、製法を用いることが好ましい。
高抵抗化に用いたＦｅが上部のチャネル層に導入されないようにする構造が、例えば、特許文献２-４に開示されている。
特開号２０１０−１２３７２５公報 特開号２０１３−０７４２１１公報 特開号２０１０−２３２２９７公報 特開号２０１０−１８２８７２公報
Ｆｅをドープしたバッファ層を備える半導体デバイス用基板上に電極を設けたＨＥＭＴ構造において、ソース電極Ｓをシリコン基板１１１と電気的に接続してＯＦＦ状態で所定の電圧をソース・ドレイン間に印加した場合、縦方向リークは抑制できるものの、高温動作時には、横方向のリークが増加することが、本発明者らによって見出された（図８−１１参照）。ここで図８はバッファ層にＦｅをドープしない場合の室温動作時のリーク電流を示しており、図９は、バッファ層にＦｅをドープしない場合の高温動作時のリーク電流を示しており、図１０は、バッファ層にＦｅをドープした場合の室温動作時のリーク電流を示しており、図１１はバッファ層にＦｅをドープした場合の高温動作時のリーク電流を示しており、各図においてＩＤはドレイン電極を流れるリーク電流であり、ＩＧはゲート電極を流れるリーク電流であり、ＩＳはソース電極を流れるリーク電流（横方向リーク電流）であり、ＩＳＵＢはシリコン基板１１１に流れ込む電流（縦方向リーク電流）である。
本発明は、上記問題点に鑑みてなされたものであって、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることにより実動作において高耐圧な半導体デバイス用基板、半導体デバイス及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、基板と、該基板上に設けられ、窒化物半導体からなるバッファ層と、前記バッファ層上に設けられた窒化物半導体層からなるデバイス能動層とを有する半導体デバイス用基板であって、前記バッファ層は炭素及び鉄を含有し、前記バッファ層の上面の炭素濃度は、前記バッファ層の下面の炭素濃度より高く、前記バッファ層の上面の鉄の濃度は、前記バッファ層の下面の鉄の濃度より低いことを特徴とする半導体デバイス用基板を提供する。
このように、バッファ層の上面の炭素濃度をバッファ層の下面の炭素濃度より高くし、バッファ層の上面の鉄の濃度をバッファ層の下面の鉄の濃度より低くすることで、室温動作時及び高温動作時の縦方向におけるリーク電流を抑制しつつ、高温動作時の横方向のリークの要因となるバッファ層上面側の鉄の濃度を低くすることができるので、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる。
このとき、前記バッファ層の上面の炭素濃度と鉄の濃度の和は、前記バッファ層の下面の炭素濃度と鉄の濃度の和以上であることが好ましい。
このような濃度分布であれば、室温動作時及び高温動作時の縦方向におけるリーク電流を抑制しつつ、高温動作時の横方向のリーク電流をより確実に抑制することができる。
このとき、前記バッファ層は、組成の異なるＡｌＧａＮ層の積層体、又は、ＡｌＮ層とＧａＮ層の積層体であることが好ましい。
バッファ層として、上記の積層体を好適に用いることができる。
このとき、前記バッファ層と前記デバイス能動層との間に高抵抗層をさらに備え、前記高抵抗層の炭素濃度は、前記バッファ層の炭素濃度以上としてもよい。
このような炭素濃度分布を有する高抵抗層を備えていれば、縦方向及び横方向のリーク電流を確実に抑制することができる。
このとき、前記高抵抗層は、５００ｎｍ以上の厚みを有するＧａＮからなることが好ましい。
高抵抗層として、５００ｎｍ以上の厚みを有するＧａＮを好適に用いることができる。
前記バッファ層は、ＡｌＮ層とＧａＮ層の積層体であり、前記積層体の各層は、０．５ｎｍ以上、３００ｎｍ以下の厚みであることが好ましい。
バッファ層として、上記の積層体を好適に用いることができる。
本発明はまた、基板と、該基板上に設けられ窒化物半導体からなるバッファ層と、該バッファ層に設けられた窒化物半導体からなるデバイス能動層を有する半導体デバイス用基板であって、前記バッファ層内において、前記基板側から前記デバイス能動層側に向かって炭素濃度が増加し、かつ、鉄の濃度が減少する領域を備え、前記バッファ層の上面の炭素濃度は、前記バッファ層の下面の炭素濃度より高く、前記バッファ層の上面の鉄の濃度は、前記バッファ層の下面の鉄の濃度より低いことを特徴とする半導体デバイス用基板を提供する。
このように、バッファ層内において、基板側からデバイス能動層側に向かって炭素濃度が増加し、かつ、鉄の濃度が減少する領域を備え、バッファ層の上面の炭素濃度をバッファ層の下面の炭素濃度より高くし、バッファ層の上面の鉄の濃度をバッファ層の下面の鉄の濃度より低くすることで、室温動作時及び高温動作時の縦方向におけるリーク電流を抑制しつつ、高温動作時の横方向のリークの要因となるバッファ層上面側の鉄の濃度を低くすることができるので、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる。
本発明はまた、上記の半導体デバイス用基板を有し、前記デバイス能動層は、窒化物半導体からなるチャネル層と、前記チャネル層とバンドギャップが異なる窒化物半導体からなるバリア層を含み、前記チャネル層と、前記バリア層との間の境界面の近傍に形成される２次元電子ガス層に電気的に接続される電極をさらに有することを特徴とする半導体デバイスを提供する。
このような半導体デバイスであれば、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させた高耐圧な半導体デバイスを提供することができる。
本発明はまた、基板上に窒化物半導体からなるバッファ層を形成する工程と、前記バッファ層上に、デバイス能動層を形成する工程と、前記デバイス能動層の上に、電極を形成する工程を有し、前記バッファ層は、炭素及び鉄を含有し、前記バッファ層の上面の炭素濃度が前記バッファ層の下面の炭素濃度より高く、前記バッファ層の上面の鉄の濃度が前記バッファ層の下面の鉄の濃度より低くなるように形成することを特徴とする半導体デバイスの製造方法を提供する。
このような半導体デバイスの製造方法を用いれば、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる半導体デバイスを製造することができる。
このとき、前記バッファ層として、組成の異なるＡｌＧａＮ層の積層体、又は、ＡｌＮ層とＧａＮ層の積層体を形成することが好ましい。
バッファ層として、上記の積層体を好適に形成することができる。
以上のように、本発明の半導体デバイス用基板によれば、炭素濃度をバッファ層上面でバッファ層下面より高めながら、リークの要因となるバッファ層上面の鉄の濃度を低くすることによって、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる。また、本発明の半導体デバイスであれば、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる半導体デバイスとすることができる。さらに、本発明の半導体デバイスの製造方法を用いれば、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる半導体デバイスを製造することができる。
本発明の半導体デバイス用基板の実施形態の一例を示す断面図である。 本発明の半導体デバイスの実施形態の一例を示す断面図である。 本発明の半導体デバイスの製造方法の実施形態の一例を示す工程断面図である。 本発明の半導体デバイスの製造方法の実施形態の一例を示す工程断面図（図３の続き）である。 実施例の半導体デバイス用基板の深さ方向の不純物プロファイルを示す図である。 実施例の半導体デバイスの高温動作時のリーク電流特性を示す図である。 実施例の半導体デバイスの室温動作時のリーク電流特性を示す図である。 比較例１の半導体デバイスの室温動作時のリーク電流特性を示す図である。 比較例１の半導体デバイスの高温動作時のリーク電流特性を示す図である。 比較例２の半導体デバイスの室温動作時のリーク電流特性を示す図である。 比較例２の半導体デバイスの高温動作時のリーク電流特性を示す図である。 従来の半導体デバイスの縦方向のリーク電流特性を示す図である。 従来の半導体基板を示す断面図である。
前述したように、Ｆｅをドープしたバッファ層構造において、縦方向のリーク電流は抑制できるものの、高温動作時には、横方向のリーク電流が増加することが、本発明者らによって見出された。
そこで、本発明者らは、室温動作時の縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる半導体デバイス用基板について鋭意検討した。その結果、高温動作時の横方向のリーク電流については鉄よりも炭素の濃度を高めた方がよいことを見出し、バッファ層の上面の炭素濃度をバッファ層の下面の炭素濃度より高くし、鉄の縦方向のリーク電流抑制効果は炭素より室温動作時及び高温動作時ともに高いので、バッファ層の上面の鉄の濃度をバッファ層の下面の鉄の濃度より低くすることで、室温動作時や高温動作時の縦方向のリーク電流の上昇を抑制しながら、高温動作時の横方向のリークの要因となるバッファ層上面側（例えば、バッファ層と高抵抗層との界面近傍）の鉄の濃度を低くすることで、高温動作時の横方向のリーク電流を低減させることができることを見出し、本発明をなすに至った。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
まず、図１を参照しながら、本発明の半導体デバイス用基板の実施態様の一例を説明する。
図１（ａ）に示す半導体デバイス用基板１０は、基板（例えば、シリコン系基板）１２と、シリコン系基板１２上に設けられた窒化物半導体からなるバッファ層１５と、バッファ層１５上に設けられた窒化物半導体からなるデバイス能動層２９を有している。デバイス能動層２９は、例えば、チャネル層２６とチャネル層２６とバンドギャップの異なるバリア層２７で構成される。
ここで、シリコン系基板１２は、例えば、Ｓｉ又はＳｉＣからなる基板である。
シリコン系基板１２と、バッファ層１５の間にＡｌＮからなる初期層１３を設けてもよい。
図１（ｂ）に示すように、バッファ層１５は、第１の層１７と、第１の層１７と格子定数が異なっている第２の層１８とが交互に積層されたものとすることができ、各層の厚さは異なっていてもよい。
バッファ層１５は、不純物として、炭素及び鉄を含んでおり、バッファ層１５の上面の炭素濃度は、バッファ層１５の下面の炭素濃度より高く、バッファ層１５の上面の鉄の濃度は、バッファ層１５の下面の鉄の濃度より低い。また、バッファ層１５において、基板１２側からデバイス能動層２９に向かって炭素濃度が増加し、鉄の濃度が減少する領域が設けられる。
バッファ層１５が上記のような不純物濃度分布を有することで、バッファ層１５の高抵抗を維持しながら、高温動作時の横方向のリークの要因となるバッファ層の上面近傍の鉄の濃度を低くすることができるので、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる。
なお、バッファ層１５の下面の鉄の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以上とすることができる。
第１の層１７は、例えばＡｌｘＧａ１−ｘＮ層であり、第２の層１８は、例えばＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）である。ここで、第１の層１７はＡｌＮ層（すなわち、ｘ＝１）とすることができ、第２の層１８はＧａＮ層（すなわち、ｙ＝０）とすることができる。また、各層１７、１８の厚みは、０．５ｎｍ以上、３００ｎｍ以下とすることができる。
互いに格子定数が異なる層として、上記のような層を好適に用いることができる。
チャネル層２６は、例えばＧａＮ層であり、バリア層２７は、チャネル層２６とは異なるバンドギャップを有し、例えばＡｌＧａＮ層である。
ここで、半導体デバイス用基板１０は、バッファ層１５とデバイス能動層２９との間に高抵抗層１６をさらに備えることができ、そして、高抵抗層１６は、例えばバッファ層１５の各層の厚みよりも厚い５００ｎｍ以上、より好ましくは、１μｍ以上の厚みを有するＧａＮ層である。高抵抗層として、上記の厚みを有するＧａＮを好適に用いることができる。高抵抗層１６の炭素濃度の最大値は、バッファ層１５の炭素濃度の最大値と同じか又はそれよりも大きくしてもよい。
このような炭素濃度分布を有する高抵抗層を備えていれば、縦方向のリーク電流を確実に抑制することができる。
ここで、バッファ層１５の上面の炭素濃度と鉄の濃度の和は、下面の炭素濃度と鉄の濃度の和以上であることが好ましい。
バッファ層１５が上記の不純物濃度分布を有していれば、バッファ層１５の縦方向のリーク電流を抑制しつつ、高温動作時の横方向のリーク電流をより確実に抑制することができる。
次に、図２を参照しながら、本発明の半導体デバイスの実施態様の一例を説明する。
図２（ａ）に示す半導体デバイス１１は、図１を用いて上記で説明した半導体デバイス用基板１０の上に、ソース電極３０、ドレイン電極３１、及び、ゲート電極３２を設けたものである。半導体デバイス１１は、例えば、高電子移動度トランジスタ（ＨＥＭＴ）である。
ソース電極３０及びドレイン電極３１は、ソース電極３０から、チャネル層２６内に形成された二次元電子ガス層２８を介して、ドレイン電極３１に電流が流れるように配置されている。ソース電極３０とドレイン電極３１との間に流れる電流は、ゲート電極３２に印加される電位によってコントロールすることができる。
このような構成の半導体デバイスであれば、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる半導体デバイスとすることができる。また、このような構成の半導体デバイスであれば、電流コラプス現象も改善することができる。
次に、図３、４を参照しながら、本発明の半導体デバイスの製造方法の実施態様の一例を説明する。
まず、シリコン系基板（基板）１２を準備する（図３（ａ）を参照）。
具体的には、シリコン系基板１２として、シリコン基板又はＳｉＣ基板を準備する。シリコン基板又はＳｉＣ基板は、窒化物半導体層の成長基板として一般的に用いられている。
次に、シリコン系基板１２上に、鉄及び炭素を含有した窒化物半導体層からなる下部バッファ層１５ａと、下部バッファ層１５ａよりも鉄の濃度が低いか、又は鉄を含有せずに、下部バッファ層１５ａよりも炭素濃度が高い窒化物半導体層からなる上部バッファ層１５ｂをこの順にエピタキシャル成長により形成する（図３（ｂ）を参照）。上部バッファ層１５ｂの上面は、下部バッファ層１５ａの下面と比較して鉄のドープ量を下げ、炭素のドープ量を上げるように形成する。ここで、下部バッファ層１５ａと上部バッファ層１５ｂはバッファ層１５を構成している。
なお、バッファ層１５の下面の鉄の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以上とすることができる。また、バッファ層１５の下面の炭素濃度を１×１０１７ａｔｏｍｓ／ｃｍ３以上とすることができる。
下部バッファ層１５ａ、及び上部バッファ層１５ｂとして、組成の異なるＡｌＧａＮ層の積層体、又は、ＡｌＮ層とＧａＮ層の積層体を形成することができる。
下部バッファ層１５ａ、及び上部バッファ層１５ｂとして、上記の積層体を好適に形成することができる。
なお、下部バッファ層１５ａを形成する前に、ＡｌＮ初期層１３を形成してもよい。
次に、バッファ層１５上に、下部バッファ層１５ａの下面よりも鉄の濃度が低いか、又は鉄を含有せずに、上部バッファ層１５ｂの上面と同じか又はそれよりも炭素濃度が高い窒化物半導体からなる高抵抗層１６をエピタキシャル成長により形成することができる（図３（ｃ）を参照）。
なお、Ｆｅの濃度の制御は、偏析によるオートドープの効果に加え、Ｃｐ２Ｆｅ（ビスシクロペンタジエニル鉄）の流量制御により行うことができる。
また、炭素の添加は、窒化物系半導体層をＭＯＶＰＥ（有機金属気相成長）法によって成長させるときに、原料ガス（ＴＭＧ（トリメチルガリウム）等）に含まれる炭素が膜中に取り込まれることによって行われるものであるが、プロパン等のドーピングガスによって行うこともできる。
次に、高抵抗層１６上に、窒化物半導体からなるデバイス能動層２９をエピタキシャル成長により形成する（図４（ａ）を参照）。
具体的には、高抵抗層１６上に、ＧａＮからなるチャネル層２６と、ＡｌＧａＮからなるバリア層２７をこの順にＭＯＶＰＥ法により形成する。チャネル層２６の膜厚は例えば、５００〜４０００ｎｍであり、バリア層２７の膜厚は例えば、１０〜５０ｎｍである。
このようにして、図１の半導体デバイス用基板１０が得られる。
次に、デバイス能動層２９の上に、電極を形成する（図４（ｂ）を参照）。
具体的には、半導体デバイス用基板１０のバリア層２７上にソース電極３０、ドレイン電極３１、及び、ゲート電極３２を形成する。ソース電極３０及びドレイン電極３１は、ソース電極３０から、チャネル層２６内に形成された二次元電子ガス層２８を介して、ドレイン電極３１に電流が流れるように形成される。
ソース電極３０及びドレイン電極３１は、例えば、Ｔｉ／Ａｌの積層膜で形成することができ、ゲート電極３２は例えば、ＳｉＯ、ＳｉＮ等の絶縁膜からなる下層膜と、Ｎｉ、Ａｕ、Ｍｏ、Ｐｔ等の金属からなる上層膜の積層膜で形成することができる。
このようにして、図２の半導体デバイス１１を製造することができる。
このような半導体デバイスの製造方法を用いれば、縦方向のリーク電流を抑制しながら、高温動作時の横方向のリーク電流を低減させることができる実動作において高耐圧な半導体デバイスを製造することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
図３（ａ）−（ｃ）、図４（ａ）を用いて説明した製造方法により、図１の半導体デバイス用基板１０を製造した。製造した半導体デバイス用基板１０のバッファ層における深さ方向の不純物プロファイルをＳＩＭＳ分析により測定した。その結果を図５に示す。図５において、バッファ層の上面の炭素濃度はバッファ層の下面の炭素濃度より高くなっており、バッファ層の上面の鉄の濃度はバッファ層の下面の鉄の濃度より低くなっており、バッファ層の上面の炭素濃度と鉄の濃度の和は、バッファ層の下面の炭素濃度と鉄の濃度の和以上になっている。
次に、製造した半導体デバイス用基板１０を用いて、図４（ｂ）で説明した製造方法により、図２の半導体デバイス１１を作製した。
作製した半導体デバイス１１においてソース電極３０をシリコン系基板１２と電気的に接続した場合について、１５０℃における（すなわち、高温動作時の）リーク電流特性を測定した。その結果を図６に示す。図６において、ＩＤはドレイン電極を流れるリーク電流であり、ＩＳはソース電極を流れるリーク電流（横方向リーク電流）であり、ＩＧはゲート電極を流れるリーク電流であり、ＩＳＵＢはシリコン系基板１２を流れるリーク電流（縦方向リーク電流）である。
さらに、作製した半導体デバイス１１においてソース電極３０をシリコン系基板１２と電気的に接続した場合について、室温動作時のリーク電流特性を測定した。その結果を図７に示す。図７において、ＩＤはドレイン電極を流れる電流であり、ＩＳはソース電極を流れるリーク電流（横方向リーク電流）であり、ＩＧはゲート電極を流れるリーク電流であり、ＩＳＵＢはシリコン系基板１２を流れるリーク電流（縦方向リーク電流）である。
（比較例１）
実施例と同様にして、図１の半導体デバイス用基板を製造した。ただし、バッファ層において鉄のドープを行わなかった。
製造した半導体デバイス用基板を用いて、実施例と同様にして図２の半導体デバイスを作製した。
作製した半導体デバイスにおいてソース電極をシリコン系基板と電気的に接続した場合について、室温動作時のリーク電流特性を測定した。その結果を図８に示す。図８において、ＩＤはドレイン電極を流れるリーク電流であり、ＩＳはソース電極を流れるリーク電流（横方向リーク電流）であり、ＩＧはゲート電極を流れるリーク電流であり、ＩＳＵＢはシリコン系基板を流れるリーク電流（縦方向リーク電流）である。
さらに、作製した半導体デバイスについて、１５０℃における（すなわち、高温動作時の）リーク電流特性を図８と同様に測定した。その結果を図９に示す。
（比較例２）
実施例と同様にして、図１の半導体デバイス用基板を製造した。ただし、バッファ層中における鉄の濃度を一定（すなわち、５×１０１８ａｔｏｍｓ／ｃｍ３で一定）とした。
製造した半導体デバイス用基板を用いて、実施例と同様にして図２の半導体デバイスを作製した。
作製した半導体デバイスについて、室温動作時のリーク電流特性を図８と同様に測定した。その結果を図１０に示す。
さらに、作製した半導体デバイスについて、１５０℃における（すなわち、高温動作時の）リーク電流特性を図８と同様に測定した。その結果を図１１に示す。
図６、９、１１からわかるように、実施例の半導体デバイスにおいては、高温動作時に、比較例２（バッファ層に一定量のＦｅドープ有り）の半導体デバイスと比べて横方向のリーク電流が低減でき、比較例１（バッファ層にＦｅドープ無し）の半導体デバイスと同等に横方向リーク電流を抑制することができた。これにより、実施例の半導体デバイスは全体的なリーク電流が減少し、高耐圧な半導体デバイスであることがわかる。
図７、８、１０からわかるように、実施例の半導体デバイスにおいては、比較例１（バッファ層にＦｅドープ無し）の半導体デバイスと比べて縦方向のリーク電流が低減でき、比較例２（バッファ層に一定量のＦｅドープ有り）の半導体デバイスよりは縦方向のリーク電流が増加しているが、問題ないレベルであった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１０…半導体デバイス用基板、 １１…半導体デバイス、
１２…シリコン系基板（基板）、 １３…初期層、 １５…バッファ層、
１５ａ…下部バッファ層、 １５ｂ…上部バッファ層、 １６…高抵抗層、
１７…第１の層、 １８…第２の層、 ２６…チャネル層、 ２７…バリア層、
２８…二次元電子ガス層、 ２９…デバイス能動層、 ３０…ソース電極、
３１…ドレイン電極、 ３２…ゲート電極、
１１１…シリコン基板、 １１２…第１の半導体層、 １１３…第２の半導体層、
１１４…バッファ層、 １１５…チャネル層、 １１６…バリア層、
Ｓ…ソース電極、 Ｄ…ドレイン電極、 Ｇ…ゲート電極。

Claims (9)

  1. 基板と、
    該基板上に設けられ、窒化物半導体からなるバッファ層と、
    前記バッファ層上に設けられた窒化物半導体層からなるデバイス能動層と
    を有する半導体デバイス用基板であって、
    前記バッファ層は炭素及び鉄を含有し、
    前記基板側から前記デバイス能動層に向かって炭素濃度は増加し、前記バッファ層の上面の炭素濃度は、前記バッファ層の下面の炭素濃度より高く、
    前記基板側から前記デバイス能動層に向かって鉄の濃度が減少し、前記バッファ層の上面の鉄の濃度は、前記バッファ層の下面の鉄の濃度より低く、
    前記バッファ層と前記デバイス能動層との間に高抵抗層をさらに備え、
    前記高抵抗層の炭素濃度の最大値は、前記バッファ層の炭素濃度の最大値以上であり、
    前記バッファ層の厚み方向において前記鉄の濃度が下がり始めるよりも基板側にある前記バッファ層の下部の下面の炭素の濃度が１×１０ １７ ａｔｏｍｓ／ｃｍ ３ 以上であることを特徴とする半導体デバイス用基板。
  2. 前記バッファ層の上面の炭素濃度と鉄の濃度の和は、前記バッファ層の下面の炭素濃度と鉄の濃度の和以上であることを特徴とする請求項１に記載の半導体デバイス用基板。
  3. 前記バッファ層は、組成の異なるＡｌＧａＮ層の積層体、又は、ＡｌＮ層とＧａＮ層の積層体であることを特徴とする請求項１又は請求項２に記載の半導体デバイス用基板。
  4. 前記高抵抗層は、５００ｎｍ以上の厚みを有するＧａＮからなることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体デバイス用基板。
  5. 前記バッファ層は、ＡｌＮ層とＧａＮ層の積層体であり、前記積層体の各層は、０．５ｎｍ以上、３００ｎｍ以下の厚みであることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体デバイス用基板。
  6. 基板と、該基板上に設けられ窒化物半導体からなるバッファ層と、該バッファ層に設けられた窒化物半導体からなるデバイス能動層を有する半導体デバイス用基板であって、
    前記バッファ層内において、前記基板側から前記デバイス能動層側に向かって炭素濃度が増加し、かつ、鉄の濃度が減少する領域を備え、
    前記バッファ層の上面の炭素濃度は、前記バッファ層の下面の炭素濃度より高く、
    前記バッファ層の上面の鉄の濃度は、前記バッファ層の下面の鉄の濃度より低く、
    前記バッファ層と前記デバイス能動層との間に高抵抗層をさらに備え、
    前記高抵抗層の炭素濃度の最大値は、前記バッファ層の炭素濃度の最大値以上であり、
    前記バッファ層の厚み方向において前記鉄の濃度が下がり始めるよりも基板側にある前記バッファ層の下部の下面の炭素の濃度が１×１０ １７ ａｔｏｍｓ／ｃｍ ３ 以上であることを特徴とする半導体デバイス用基板。
  7. 請求項１から請求項６のいずれか一項に記載の半導体デバイス用基板を有し、
    前記デバイス能動層は、窒化物半導体からなるチャネル層と、前記チャネル層とバンドギャップの異なる窒化物半導体からなるバリア層を含み、
    前記チャネル層と、前記バリア層との間の境界面の近傍に形成される２次元電子ガス層に電気的に接続される電極をさらに有することを特徴とする半導体デバイス。
  8. 基板上に窒化物半導体からなるバッファ層を形成する工程と、
    前記バッファ層上に、デバイス能動層を形成する工程と
    前記デバイス能動層の上に、電極を形成する工程
    を有し、
    前記バッファ層と前記デバイス能動層との間に高抵抗層を形成する工程を更に有し、
    前記バッファ層は、炭素及び鉄を含有し、
    前記バッファ層は、
    下部と、
    前記基板側から前記デバイス能動層に向かって炭素濃度は増加し、前記バッファ層の上面の炭素濃度が前記バッファ層の下面の炭素濃度より高く、前記基板側から前記デバイス能動層に向かって鉄の濃度が減少し、前記バッファ層の上面の鉄の濃度が前記バッファ層の下面の鉄の濃度より低くなるように上部とを形成し、
    前記高抵抗層は、前記高抵抗層の炭素濃度の最大値が、前記バッファ層の炭素濃度の最大値以上となるように形成し、
    前記鉄のドープ量を下げる前に形成された前記バッファ層の下部の下面の炭素の濃度が１×１０ １７ ａｔｏｍｓ／ｃｍ ３ 以上であることを特徴とする半導体デバイスの製造方法。
  9. 前記バッファ層として、組成の異なるＡｌＧａＮ層の積層体、又は、ＡｌＮ層とＧａＮ層の積層体を形成することを特徴とする請求項８に記載の半導体デバイスの製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335799B2 (en) * 2015-03-26 2022-05-17 Chih-Shu Huang Group-III nitride semiconductor device and method for fabricating the same
KR102651544B1 (ko) * 2016-11-21 2024-03-28 삼성전자주식회사 광대역 다기능 광학소자와 그 제조 및 동작방법
EP3486939B1 (en) 2017-11-20 2020-04-01 IMEC vzw Method for forming a semiconductor structure for a gallium nitride channel device
JP7393138B2 (ja) * 2019-06-24 2023-12-06 住友化学株式会社 Ｉｉｉ族窒化物積層体
US20220384583A1 (en) * 2021-01-26 2022-12-01 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof
US20240112909A1 (en) * 2021-02-22 2024-04-04 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor epitaxial substrate, method for producing same, and nitride semiconductor device
CN117413345A (zh) 2021-06-08 2024-01-16 信越半导体株式会社 氮化物半导体基板及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123725A (ja) 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP5013218B2 (ja) 2009-02-05 2012-08-29 日立電線株式会社 半導体エピタキシャルウェハの製造方法、並びに電界効果トランジスタの製造方法
JP2010232297A (ja) 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP2010258441A (ja) * 2009-03-31 2010-11-11 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP5696392B2 (ja) 2010-07-29 2015-04-08 住友電気工業株式会社 半導体装置
JP5987288B2 (ja) 2011-09-28 2016-09-07 富士通株式会社 半導体装置
JP5793101B2 (ja) * 2012-03-23 2015-10-14 株式会社豊田中央研究所 半導体装置
JP2013229493A (ja) * 2012-04-26 2013-11-07 Sharp Corp Ｉｉｉ族窒化物半導体積層基板およびｉｉｉ族窒化物半導体電界効果トランジスタ
JP5656930B2 (ja) * 2012-07-05 2015-01-21 古河電気工業株式会社 窒化物系化合物半導体素子
JP6119165B2 (ja) * 2012-09-28 2017-04-26 富士通株式会社 半導体装置
US9306009B2 (en) * 2013-02-25 2016-04-05 Cree, Inc. Mix doping of a semi-insulating Group III nitride
JP2015053328A (ja) * 2013-09-05 2015-03-19 富士通株式会社 半導体装置
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法

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