KR102121096B1 - 반도체 기판 및 반도체 소자 - Google Patents

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히로시 시까우찌
히로까즈 고또
마사루 시노미야
게이따로 쯔찌야
가즈노리 하기모또
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산켄덴키 가부시키가이샤
신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은 기판과, 상기 기판 상의 버퍼층과, 상기 버퍼층 상의 질화물계 반도체를 포함하고, 전이 금속 및 탄소를 포함하는 고저항층과, 상기 고저항층 상의 질화물계 반도체를 포함하는 채널층을 갖는 반도체 기판이며, 상기 고저항층은, 상기 채널층에 접함과 함께 상기 버퍼층측으로부터 상기 채널층측을 향하여 상기 전이 금속의 농도가 감소하는 감소층을 갖고, 탄소 농도의 상기 채널층을 향하여 감소하는 감소율은, 상기 전이 금속의 농도의 상기 채널층을 향하여 감소하는 감소율보다도 큰 것을 특징으로 하는 반도체 기판이다. 이에 의해, 채널층 내의 탄소 농도 및 전이 금속의 농도를 내리면서, 고저항층의 채널층측의 영역의 고저항화를 도모할 수 있는 반도체 기판을 제공할 수 있다.

Description

반도체 기판 및 반도체 소자{SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR ELEMENT}
본 발명은 반도체 기판 및 이 반도체 기판을 사용하여 제작된 반도체 소자에 관한 것이다.
질화물 반도체를 사용한 반도체 기판은, 고주파이면서 또한 고출력으로 동작하는 파워 소자 등에 사용되고 있다. 특히, 마이크로파, 준밀리미터파, 밀리미터파 등의 고주파 대역에 있어서 증폭을 행하는 데 적합한 것으로서, 예를 들어 고 전자 이동도 트랜지스터(High Electron Mobility Transistor: HEMT) 등이 알려져 있다.
질화물 반도체를 사용한 반도체 기판으로서, Si 기판 상에 버퍼층, GaN층, AlGaN을 포함하는 배리어층이 순차 적층된 반도체 기판이 알려져 있다.
GaN층 중 하부의 층(고저항층)은, 세로 방향 및 가로 방향의 전기 저항을 높임으로써, 트랜지스터의 오프 특성 향상, 세로 방향 누설의 억제에 의해 고내압화가 가능해진다. 그 때문에 GaN층에 탄소를 도프하여, GaN 결정 중에 깊은 준위를 형성하여, n형의 전도를 억제시킨다.
한편, GaN층 중 상부의 층은, 채널층으로서 기능하여, 캐리어를 트랩시키는 준위가 형성되면 불순물 산란에 의한 이동도의 저하나 전류 붕괴(collapse)(출력 전류 특성의 재현성이 열화되는 현상)의 요인이 될 수 있기 때문에, 탄소 등의 농도를 충분히 저하시킬 필요가 있다(특허문헌 1 내지 3 참조).
또한, 특허문헌 4에는, GaN층에 Fe를 첨가함으로써 고저항화를 도모하는 것이 개시되고(도 6 참조), Fe의 에너지 준위를 안정화시키기 위하여 탄소를 더 첨가하는 것도 개시되어 있다(도 7 참조).
일본 특허 제5064824호 공보 일본 특허 공개 제2006-332367호 공보 일본 특허 공개 제2013-070053호 공보 일본 특허 공개 제2012-033646호 공보 일본 특허 제5013218호 공보
그러나, 특허문헌 5에 개시되어 있는 바와 같이 GaN층에 Fe를 첨가하면, 그 상층의 GaN층에도 Fe가 밑단을 끌듯이 포함되어 버리므로, Fe의 에너지 준위를 안정화시키기 위하여 상층의 GaN층에도 탄소를 첨가할 필요가 있다.
그러나, 도 6에 도시한 GaN층(116)의 전자 공급층(118)측의 영역(119)은 채널층으로서 기능하므로, 상술한 바와 같이 능동층이 되는 GaN층에 탄소를 첨가하는 것은 바람직하지 않다.
따라서, 도 8에 도시한 바와 같이, 제2 GaN층(122)에 있어서, Fe와 동일한 타이밍에 채널층으로서 기능하는 제3 GaN층(124)측을 향하여 탄소 농도를 서서히 감소시키는 것도 생각할 수 있지만, 그 경우, 제2 GaN층(122)의 제3 GaN층(124)측의 영역에서 Fe도 탄소도 그다지 함유하고 있지 않아, 두께 방향 및 가로 방향의 저항이 내려가, 이 영역은 고저항층으로서 충분히 기능하지 않게 된다는 문제가 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것이며, 채널층 내의 탄소 농도 및 전이 금속의 농도를 내리면서, 더 높은 저항의 고저항층을 실현할 수 있는 반도체 기판 및 이 반도체 기판을 사용하여 제작된 반도체 소자를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판 상의 버퍼층과, 상기 버퍼층 상의 질화물계 반도체를 포함하고, 전이 금속 및 탄소를 포함하는 고저항층과, 상기 고저항층 상의 질화물계 반도체를 포함하는 채널층을 갖는 반도체 기판이며, 상기 고저항층은, 상기 채널층에 접함과 함께 상기 버퍼층측으로부터 상기 채널층측을 향하여 상기 전이 금속의 농도가 감소하는 감소층을 갖고, 탄소 농도의 상기 채널층을 향하여 감소하는 감소율은, 상기 전이 금속의 농도의 상기 채널층을 향하여 감소하는 감소율보다도 큰 것을 특징으로 하는 반도체 기판을 제공한다.
이와 같이, 고저항층 내에 채널층에 접함과 함께 버퍼층측으로부터 채널층측을 향하여 전이 금속의 농도가 감소하는 감소층을 형성하고, 탄소 농도의 채널층을 향하여 감소하는 감소율이 전이 금속의 농도의 채널층을 향하여 감소하는 감소율보다도 크게 함으로써, 감소층의 채널층측에 보다 가까운 영역까지, 탄소 농도를 높일 수 있는 한편, 채널층 내의 탄소 농도를 내릴 수 있으므로, 고저항층의 채널층측의 고저항을 유지하면서, 채널층 내의 탄소 농도 및 전이 금속의 농도를 내릴 수 있다.
이때, 상기 채널층의 평균 탄소 농도가 상기 감소층의 평균 탄소 농도보다도 낮은 것이 바람직하다.
이와 같은 구성에 의해, 채널층 내의 전류 붕괴의 발생이나 캐리어의 이동도의 저하를 억제하면서, 고저항층에 있어서의 두께 방향의 보다 높은 고저항화를 도모할 수 있다.
이때, 상기 버퍼층측의 상기 감소층의 탄소 농도가 감소하는 부분까지의 탄소 농도는, 상기 버퍼층측으로부터 상기 채널층측을 향하여 증가하고 있거나, 또는 일정한 것이 바람직하다.
이와 같은 구성에 의해, 전이 금속의 농도의 감소를 탄소에 의해 보전할 수 있으므로, 감소층에 있어서의 전이 금속의 농도의 감소에 기인하는 저항의 감소를 보다 확실하게 억제할 수 있다.
이때, 상기 감소층에 있어서, 탄소 농도와 전이 금속의 농도의 합이, 1×1018atoms/㎤ 이상, 1×1020atoms/㎤ 이하인 것이 바람직하다.
탄소 농도와 전이 금속의 농도의 합이 상기한 범위이면, 적합하게 감소층의 고저항을 유지할 수 있다.
이때, 상기 감소층의 두께가 500㎚ 이상, 3㎛ 이하이고, 상기 감소층에 있어서 상기 전이 금속은 1×1019atoms/㎤ 이상, 1×1020atoms/㎤ 이하의 농도로부터 1×1016atoms/㎤ 이하의 농도로 감소하고 있는 것이 바람직하다.
감소층의 두께가 500㎚ 이상이면, 전이 금속의 농도를 충분히 낮은 농도로까지 감소시킬 수 있고, 감소층의 두께가 3㎛ 이하이면 기판 주변부에서 크랙이 발생하기 쉬워지는 것을 방지할 수 있다.
또한, 감소층에 있어서의 전이 금속의 농도 구배로서, 상기한 농도 구배를 적합하게 사용할 수 있다.
이때, 상기 고저항층은, 상기 전이 금속의 농도가 일정한 층을 더 갖는 것이 바람직하다.
이와 같은 구성에 의해, 고저항층을 보다 두껍게 할 수 있으므로, 세로 방향(두께 방향)의 누설 전류를 보다 작게 할 수 있다.
이때, 상기 전이 금속을 Fe로 할 수 있다.
이와 같이, 전이 금속으로서 Fe를 적합하게 사용할 수 있다.
또한, 본 발명은, 상기한 반도체 기판을 사용하여 제작된 반도체 소자이며, 상기 채널층 상에 전극이 설치되어 있는 것인 것을 특징으로 하는 반도체 소자를 제공한다.
이와 같이 본 발명의 반도체 기판을 사용하여 제작된 반도체 소자이면, 감소층의 채널층측에 보다 가까운 영역까지, 탄소 농도를 높일 수 있는 한편, 채널층 내의 탄소 농도를 내릴 수 있으므로, 고저항층의 채널층측의 고저항을 유지하면서, 채널층 내의 탄소 농도 및 전이 금속의 농도를 내릴 수 있어, 채널층 내의 캐리어의 이동도의 저하를 억제하면서, 세로 방향의 전기 저항을 높임으로써 트랜지스터의 세로 방향 누설의 억제에 의한 고내압화가 가능해진다.
이상과 같이, 본 발명에 따르면, 감소층의 채널층측에 보다 가까운 영역까지, 탄소 농도를 높일 수 있는 한편, 채널층 내의 탄소 농도를 내릴 수 있으므로, 채널층 내의 탄소 농도 및 전이 금속의 농도를 내리면서, 고저항층의 채널층측의 고저항화를 도모할 수 있고, 채널층 내의 캐리어의 이동도의 저하를 억제하면서, 세로 방향의 전기 저항을 높임으로써 트랜지스터의 오프 특성 향상, 세로 방향 누설의 억제에 의해 고내압화가 가능해진다. 따라서, 본 발명의 반도체 기판에 의해, 고품질의 HEMT 등의 파워 소자를 제작할 수 있다.
도 1은 본 발명의 실시 형태의 일례를 나타내는 반도체 기판의 깊이 방향의 농도 분포를 도시한 도면이다.
도 2는 본 발명의 실시 형태의 일례를 나타내는 반도체 기판의 단면도이다.
도 3은 본 발명의 실시 형태의 일례를 나타내는 반도체 소자의 단면도이다.
도 4는 실시예 및 비교예 1의 전류 붕괴의 Vds 의존성을 도시한 도면이다.
도 5는 실시예 및 비교예 2의 세로 방향 누설 전류와 세로 방향 전압의 관계를 도시한 도면이다.
도 6은 종래의 GaN층에 Fe를 첨가한 반도체 기판의 깊이 방향의 농도 분포를 도시한 도면이다.
도 7은 종래의 GaN층에 Fe 및 탄소를 첨가한 반도체 기판의 깊이 방향의 농도 분포를 도시한 도면이다.
도 8은 종래의 GaN층에 Fe 및 탄소를 첨가하고, 탄소 농도에 구배를 갖게 한 반도체 기판의 깊이 방향의 농도 분포를 도시한 도면이다.
도 9는 비교예 1의 반도체 기판의 깊이 방향의 농도 분포를 도시한 도면이다.
도 10은 비교예 2의 반도체 기판의 깊이 방향의 농도 분포를 도시한 도면이다.
전술한 바와 같이, GaN층에 Fe를 첨가하면, 그 상층의 GaN층에도 Fe가 밑단을 끌듯이 포함되어 버리므로, Fe의 에너지 준위를 안정화시키기 위하여 상층의 GaN층에도 탄소를 첨가할 필요가 있지만, 도 6에 도시하는 GaN층(116)의 전자 공급층(118)측의 영역(119)은 채널층으로서 기능하므로, 상술한 바와 같이 능동층이 되는 GaN층에 탄소를 첨가하는 것은 바람직하지 않다.
따라서, 도 8에 도시한 바와 같이, 제2 GaN층(122)에 있어서 Fe와 동일한 타이밍에 채널층으로서 기능하는 제3 GaN층(124)측을 향하여 탄소 농도를 서서히 감소시키는 것도 생각할 수 있지만, 그 경우, 제2 GaN층(122)의 제3 GaN층(124)측의 영역에서 Fe도 탄소도 그다지 함유하고 있지 않아, 두께 방향 및 가로 방향의 저항이 내려가, 고저항층으로서 충분히 기능하지 않게 된다는 문제가 있었다.
따라서, 본 발명자들은, 채널층 내의 탄소 농도 및 전이 금속의 농도를 내리면서, 더 높은 저항의 고저항층을 실현할 수 있는 반도체 기판에 대하여 예의 검토를 거듭했다. 그 결과, 고저항층 내에 채널층에 접함과 함께 버퍼층측으로부터 채널층측을 향하여 전이 금속의 농도가 감소하는 감소층을 형성하고, 탄소 농도의 채널층을 향하여 감소하는 감소율이 전이 금속의 농도의 채널층을 향하여 감소하는 감소율보다도 크게 함으로써, 감소층의 채널층측에 보다 가까운 영역까지, 탄소 농도를 높일 수 있는 한편, 채널층 내의 탄소 농도를 내릴 수 있으므로, 채널층 내의 탄소 농도 및 전이 금속의 농도를 내리면서, 더 높은 저항의 고저항층을 실현할 수 있는 것을 발견하고, 본 발명을 이루기에 이르렀다.
이하, 본 발명에 대하여, 실시 형태의 일례로서, 도면을 참조하면서 상세하게 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
먼저, 본 발명의 일례의 반도체 기판에 대하여, 도 1 내지 도 2를 참조하면서 설명한다.
도 1은 본 발명의 일례의 반도체 기판의 깊이 방향의 농도 분포를 도시한 도면이며, 도 2는 본 발명의 일례의 반도체 기판의 단면도이다.
도 2에 도시하는 반도체 기판(10)은, 기판(12)과, 기판(12) 상에 형성된 버퍼층(14)과, 버퍼층(14) 상에 설치된 질화물계 반도체(예를 들어, GaN)를 포함하고, 전이 금속 및 탄소를 불순물로서 포함하는 고저항층(15)과, 고저항층(15) 상에 형성된 능동층(22)을 갖고 있다.
여기서, 기판(12)은, 예를 들어 Si 또는 SiC를 포함하는 기판이다. 또한, 버퍼층(14)은, 예를 들어 질화물계 반도체를 포함하는 제1 층과, 제1 층과 조성이 상이한 질화물계 반도체를 포함하는 제2 층이 반복하여 적층된 적층체로 구성되는 층이다.
제1 층은 예를 들어, AlyGa1 - yN을 포함하고, 제2 층은, 예를 들어 AlxGa1 - xN(0≤x<y≤1)을 포함한다.
구체적으로는, 제1 층은 AlN으로 할 수 있고, 제2 층은 GaN으로 할 수 있다.
능동층(22)은, 질화물계 반도체를 포함하는 채널층(18)과, 채널층(18) 상에 설치된 질화물계 반도체를 포함하는 배리어층(20)을 갖고 있다. 채널층(18)은 예를 들어, GaN을 포함하고, 배리어층(20)은 예를 들어, AlGaN을 포함한다.
고저항층(15)은, 전이 금속이 일정한 일정층(16)과, 채널층(18)에 접함과 함께 전이 금속이 버퍼층(14)측으로부터 채널층(18)측을 향하여 감소하고 있는 감소층(17)을 포함하고 있다.
또한, 도 1 내지 도 2에 있어서, 고저항층(15)이 일정층(16)을 포함하고 있는 경우를 나타내고 있지만, 고저항층(15)은 일정층(16)을 포함하고 있지 않아도 된다.
또한, 버퍼층(14)은 Fe, 탄소를 포함하고 있어도 된다.
고저항층(15)에 있어서, 탄소 농도가 감소하는 부분은 전이 금속의 농도가 감소하는 부분보다도 채널층(18)측에 있고, 탄소 농도와 전이 금속의 농도가 감소하는 위치가 두께 방향에서 상이하다. 또한, 탄소 농도의 채널층(18)을 향하여 감소하는 감소율은, 전이 금속의 농도의 채널층(18)을 향하여 감소하는 감소율보다도 크다.
상기한 바와 같이 고저항층(15) 내에 채널층(18)에 접함과 함께 버퍼층(14)측으로부터 채널층(18)측을 향하여 전이 금속의 농도가 감소하는 감소층(17)을 형성하고, 탄소 농도의 채널층(18)을 향하여 감소하는 감소율이 전이 금속의 농도의 채널층(18)을 향하여 감소하는 감소율보다도 크게 함으로써, 감소층(17)의 채널층(18)측에 보다 가까운 영역까지, 탄소 농도를 높일 수 있는 한편, 채널층(18) 내의 탄소 농도를 내릴 수 있으므로, 채널층(18) 내의 탄소 농도 및 전이 금속의 농도를 내리면서, 고저항층(15)의 채널층(18)측의 고저항화를 도모할 수 있다.
반도체 기판(10)에 있어서, 채널층(18)의 평균 탄소 농도가 감소층(17)의 평균 탄소 농도보다도 낮은 것이 바람직하다.
이와 같은 구성에 의해, 채널층 내의 전류 붕괴의 발생이나 캐리어의 이동도의 저하를 억제하면서, 감소층의 고저항을 유지할 수 있다.
반도체 기판(10)에 있어서, 감소층(17)의 전술한 탄소 농도가 감소하는 부분까지의 탄소 농도는, 버퍼층(14)측으로부터 채널층(18)측을 향하여 증가하고 있거나, 또는 일정한 것이 바람직하다.
전이 금속의 농도가 감소하는 영역보다 탄소 농도가 감소하는 영역을 채널층측으로 함으로써, 전이 금속의 농도의 감소를 탄소에 의해 보전할 수 있으므로, 감소층에 있어서의 전이 금속의 농도의 감소에 기인하는 저항의 감소를 억제할 수 있다.
감소층(17)에 있어서, 탄소 농도와 전이 금속의 농도의 합이 1×1018atoms/㎤ 이상, 1×1020atoms/㎤ 이하인 것이 바람직하다.
탄소 농도와 전이 금속의 농도의 합이 상기한 범위이면, 적합하게 감소층의 고저항을 유지할 수 있다.
반도체 기판(10)에 있어서, 감소층(17)의 두께가 500㎚ 이상, 3㎛ 이하이고, 감소층(17)에 있어서 전이 금속은 1×1019atoms/㎤ 이상, 1×1020atoms/㎤ 이하의 농도로부터 1×1016atoms/㎤ 이하의 농도로 감소하고 있는 것이 바람직하다.
감소층의 두께가 500㎚ 이상이면, 전이 금속의 농도를 충분히 낮은 농도로까지 감소시킬 수 있고, 감소층의 두께가 3㎛ 이하이면 반도체 기판이 너무 두꺼워지는 것을 방지할 수 있다.
또한, 감소층에 있어서의 전이 금속의 농도 구배로서, 상기한 농도 구배를 적합하게 사용할 수 있다.
전이 금속으로서, 탄소보다도 고저항화하기 쉬운 Fe로 할 수 있다. 또한, 전이 금속으로서 Sc, Ti, V, Cr, Mn, Co, Ni, Cu, Zn 등을 사용할 수도 있다.
또한, Fe의 농도의 제어는, 표면 편석 등에 의한 오토 도프의 효과 외에, Cp2Fe(비스시클로펜타디에닐철)의 유량 제어에 의해 행할 수 있다.
Fe는 상기한 바와 같이 편석 등에 의해 오토 도프되기 때문에, Fe의 농도를 급격하게 감소시키는 것은 어렵다.
또한, 탄소의 첨가는, 질화물계 반도체층을 MOVPE(유기 금속 기상 성장)법에 의해 성장시킬 때에, 원료 가스(TMG(트리메틸갈륨) 등)에 포함되는 탄소가 막 중에 도입됨으로써 행하여지는 것이지만, 프로판 등의 도핑 가스에 의해 행할 수도 있다.
또한, 탄소 농도는, 질화물계 반도체층의 성장 온도, 노내 압력 등을 제어함으로써, 급격하게 감소시킬 수도 있다.
따라서, Fe 등의 전이 금속의 농도에 비하여, 탄소 농도는 용이하게 급격하게 감소시킬 수 있다.
이어서, 본 발명의 일례의 반도체 소자에 대하여, 도 3을 참조하면서 설명한다.
도 3은 본 발명의 일례의 반도체 소자의 단면도이다.
반도체 소자(11)는, 본 발명의 일례의 반도체 기판(10)을 사용하여 제작된 것이며, 능동층(22) 상에 설치된 제1 전극(26), 제2 전극(28), 제어 전극(30)을 갖고 있다.
반도체 소자(11)에 있어서, 제1 전극(26) 및 제2 전극(28)은, 제1 전극(26)으로부터, 채널층(18) 내에 형성된 이차원 전자 가스층(24)을 통하여, 제2 전극(28)으로 전류가 흐르도록 배치되어 있다.
제1 전극(26)과 제2 전극(28) 사이에 흐르는 전류는, 제어 전극(30)에 인가되는 전위에 의해 컨트롤할 수 있다.
반도체 소자(11)는, 본 발명의 일례의 반도체 기판(10)을 사용하여 제작된 것이며, 감소층(17)의 채널층(18)측에 보다 가까운 영역까지, 탄소 농도를 높일 수 있는 한편, 채널층(18) 내의 탄소 농도를 내릴 수 있으므로, 고저항층(15)의 채널층측의 고저항을 유지하면서, 채널층(18) 내의 탄소 농도 및 전이 금속의 농도를 내릴 수 있어, 채널층(18) 내의 캐리어의 이동도의 저하를 억제하면서, 세로 방향 및 가로 방향의 전기 저항을 높임으로써 트랜지스터의 오프 특성 향상, 세로 방향 누설의 억제에 의해 고내압화가 가능해진다.
실시예
이하, 실시예 및 비교예를 기재하고 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
(실시예)
도 2의 반도체 기판(10)에 있어서, 기판(12)으로서 실리콘 기판을 사용하고, 버퍼층(14)으로서, AlN층과 GaN층이 반복하여 적층된 적층체에 Fe를 첨가한 것을 사용하고, 고저항층(15)으로서 GaN층을 사용하고, 고저항층(15) 중에 Fe의 농도가 감소하는 감소층(17)을 형성했다.
또한, 반도체 기판(10)의 표면으로부터 1㎛ 정도의 영역에서, Fe의 농도는, 1×1016atoms/㎤ 정도 이하로 감소하도록 했다. 또한, Fe의 농도의 제어는, 편석에 의한 오토 도프의 효과 외에, Cp2Fe(비스시클로펜타디에닐철)의 유량 제어에 의해 행했다.
또한, 감소층(17)에 있어서, 탄소 농도가 표면을 향하여 증가하도록 탄소를 첨가하여, Fe의 농도 감소를 보전하도록 했다.
또한, 반도체 기판(10)의 표면으로부터 1㎛ 정도의 영역에서, 탄소 농도는 1×1016atoms/㎤ 정도로 급격하게 감소하도록 했다.
본 실시예에서는, 고저항층(15)에 Fe가 첨가되어 있기 때문에, 효과적으로 고저항화할 수 있다.
상기한 바와 같이 하여 제작한 반도체 기판에 대하여 SIMS 분석에 의해 농도 프로파일을 측정했다. 그 결과, 탄소 농도, Fe 농도에 대하여 도 1에 도시한 바와 같은 농도 분포를 갖고 있는 것이 확인되었다.
상기한 반도체 기판을 사용하여, 도 3에 도시한 바와 같은 반도체 소자를 제작했다.
제작된 반도체 소자에 있어서, 전류 붕괴의 Vds(전극(26)과 전극(28)의 전위차) 의존성 및 세로 방향 누설 전류와 세로 방향 전압의 관계를 측정했다. 그 결과를 도 4 내지 도 5에 도시한다. 또한, 도 4의 종축은, 붕괴가 아닌 상태(통상의 상태)의 온 저항 RON과 붕괴 상태의 온 저항 RON'의 비: RON'/RON으로 정의되는 RON비이며, RON비로 어느 정도 붕괴에 의해 온 저항이 올랐는지 나타나 있다.
(비교예 1)
실시예와 마찬가지로 하여 반도체 기판을 제작했다. 단, 감소층은 형성하지 않고, 도 9에 도시한 바와 같은 깊이 방향의 농도 분포를 갖는 것으로 했다. 비교예 1의 반도체 기판에 있어서는, 채널층(18)에 있어서 Fe가 밑단을 끌고 있다.
상기한 반도체 기판을 사용하여, 도 3에 도시한 바와 같은 반도체 소자(단, 감소층(17)은 형성되어 있지 않음)를 제작했다.
제작된 반도체 소자에 있어서, 전류 붕괴의 Vds(전극(26)과 전극(28)의 전위차) 의존성을 측정했다. 그 결과를 도 4에 도시한다.
(비교예 2)
실시예와 마찬가지로 하여 반도체 기판을 제작했다. 단, 고저항층(16)에 Fe를 첨가하지 않고, 탄소만을 첨가하고, 도 10에 도시한 바와 같은 깊이 방향의 농도 분포를 갖는 것으로 했다.
상기한 반도체 기판을 사용하여, 도 3에 도시한 바와 같은 반도체 소자(단, 감소층(17)은 형성되어 있지 않음)를 제작했다.
제작된 반도체 소자에 있어서, 세로 방향 누설 전류와 세로 방향 전압의 관계를 측정했다. 그 결과를 도 5에 도시한다.
도 4로부터 알 수 있는 바와 같이, 실시예의 반도체 소자에 있어서는, 비교예 1의 반도체 소자와 비교하여, 전류 붕괴가 억제되고 있다. 이것은 채널층에 있어서 Fe 및 탄소 농도가 충분히 낮아지고 있는 것에 의한 것으로 생각되어진다.
또한, 도 5로부터 알 수 있는 바와 같이, 실시예의 반도체 소자에 있어서는, 비교예 2의 반도체 소자와 비교하여, 세로 방향 누설 전류가 낮아지고 있다. 이것은 감소층에 있어서 Fe의 농도가 감소하고 있는 만큼을 탄소로 보전함으로써, 감소층에 있어서 보다 높은 저항이 실현되고 있는 것에 의한다고 생각되어진다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는 예시이며, 본 발명의 특허 청구 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 마찬가지의 작용 효과를 발휘하는 것은, 어떠한 것이든 본 발명의 기술적 범위에 포함된다.

Claims (16)

  1. 기판과,
    상기 기판 상의 버퍼층과,
    상기 버퍼층 상의 질화물계 반도체를 포함하고, 전이 금속 및 탄소를 포함하는 고저항층과,
    상기 고저항층 상의 질화물계 반도체를 포함하는 채널층
    을 갖는 반도체 기판으로서,
    상기 고저항층은, 상기 채널층에 접함과 함께 상기 버퍼층측으로부터 상기 채널층측을 향하여 상기 전이 금속의 농도가 감소하는 감소층을 갖고,
    탄소 농도의 상기 채널층을 향하여 감소하는 감소율은, 상기 전이 금속의 농도의 상기 채널층을 향하여 감소하는 감소율보다도 크고,
    탄소 농도의 감소 개시 위치는 고저항층에서 상기 전이 금속의 농도의 감소 개시 위치보다 상기 채널층측에 있는 것을 특징으로 하는 반도체 기판.
  2. 제1항에 있어서, 상기 채널층의 평균 탄소 농도가, 상기 감소층의 평균 탄소 농도보다도 낮은 것을 특징으로 하는 반도체 기판.
  3. 제1항에 있어서, 상기 버퍼층측의 상기 감소층의 탄소 농도가 감소하는 부분까지의 탄소 농도는, 상기 버퍼층측으로부터 상기 채널층측을 향하여 증가하고 있거나, 또는 일정한 것을 특징으로 하는 반도체 기판.
  4. 제2항에 있어서, 상기 버퍼층측의 상기 감소층의 탄소 농도가 감소하는 부분까지의 탄소 농도는, 상기 버퍼층측으로부터 상기 채널층측을 향하여 증가하고 있거나, 또는 일정한 것을 특징으로 하는 반도체 기판.
  5. 제1항에 있어서, 상기 감소층에 있어서, 탄소 농도와 전이 금속의 농도의 합이 1×1018atoms/㎤ 이상, 1×1020atoms/㎤ 이하인 것을 특징으로 하는 반도체 기판.
  6. 제2항에 있어서, 상기 감소층에 있어서, 탄소 농도와 전이 금속의 농도의 합이 1×1018atoms/㎤ 이상, 1×1020atoms/㎤ 이하인 것을 특징으로 하는 반도체 기판.
  7. 제3항에 있어서, 상기 감소층에 있어서, 탄소 농도와 전이 금속의 농도의 합이 1×1018atoms/㎤ 이상, 1×1020atoms/㎤ 이하인 것을 특징으로 하는 반도체 기판.
  8. 제4항에 있어서, 상기 감소층에 있어서, 탄소 농도와 전이 금속의 농도의 합이 1×1018atoms/㎤ 이상, 1×1020atoms/㎤ 이하인 것을 특징으로 하는 반도체 기판.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 감소층의 두께가 500㎚ 이상, 3㎛ 이하이고, 상기 감소층에 있어서 상기 전이 금속은 1×1019atoms/㎤ 이상, 1×1020atoms/㎤ 이하의 농도로부터 1×1016atoms/㎤ 이하의 농도로 감소하고 있는 것을 특징으로 하는 반도체 기판.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 고저항층은 상기 전이 금속의 농도가 일정한 층을 더 갖는 것을 특징으로 하는 반도체 기판.
  11. 제9항에 있어서, 상기 고저항층은 상기 전이 금속의 농도가 일정한 층을 더 갖는 것을 특징으로 하는 반도체 기판.
  12. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전이 금속은 Fe인 것을 특징으로 하는 반도체 기판.
  13. 제9항에 있어서, 상기 전이 금속은 Fe인 것을 특징으로 하는 반도체 기판.
  14. 제10항에 있어서, 상기 전이 금속은 Fe인 것을 특징으로 하는 반도체 기판.
  15. 제11항에 있어서, 상기 전이 금속은 Fe인 것을 특징으로 하는 반도체 기판.
  16. 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 기판을 사용하여 제작된 반도체 소자로서, 상기 채널층 상에 전극이 설치되어 있는 것인 것을 특징으로 하는 반도체 소자.
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