KR101364026B1 - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 명세서는, 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층이 포함되도록 상기 제 1 GaN층을 형성시킴으로써 감소된 누설 전류 특성을 나타내는 반도체 소자 및 그 제조방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, 제 1 GaN 층; 상기 제 1 GaN 층 상에 형성되는 AlGaN 층; 상기 AlGaN 층 상에 형성되는 제 2 GaN 층; 및 상기 2 GaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하되, 상기 제 1 GaN 층은, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층을 포함할 수 있다.

Description

질화물 반도체 소자 및 그 제조 방법{Nitride semiconductor and method thereof}
본 명세서는 FexNy 층(또는, 인터레이어, interlayer)을 포함하는 GaN HFET 소자 및 그 제조 방법에 관한 것이다.
질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다.
HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.
또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.
일반적인 HFET 소자의 경우 Gate 동작을 이용한 쇼트키(schottky) 특성의 퀄리티가 소자의 스위치 특성에 커다란 영향을 줄 수 있다.
따라서, HFET의 누설 전류를 감소시키고, 항복 전압을 최대화시키는 기술이 필요하다.
본 명세서는 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층이 포함되도록 상기 제 1 GaN층을 형성시킴으로써 감소된 누설 전류 특성을 나타내는 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, 제 1 GaN 층; 상기 제 1 GaN 층 상에 형성되는 AlGaN 층; 상기 AlGaN 층 상에 형성되는 제 2 GaN 층; 및 상기 2 GaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하되, 상기 제 1 GaN 층은, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층을 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 GaN 층의 두께는, 0.1um ~ 10um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 FexNy 층의 두께는, 1nm ~ 20nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 FexNy 층은, 복수 개인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 복수의 GaN층은, 상기 복수의 FexNy 층 각각을 사이에 두고 서로 이격하도록 적층된 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 복수의 FexNy 층의 개수는, 2 ~ 20인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 복수의 GaN 층은, p형 도펀트로 도핑되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, C, Mg 및 Fe 중 적어도 하나인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 도핑량은, 1e17/cm3 ~ 1e19/cm3인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, 상기 제 1 GaN층의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 도핑 프로파일은, 상기 AlGaN 층에 근접할수록 상기 p형 도펀트의 도핑량이 특정 기울기로 줄어드는 형태의 도핑 프로파일인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 도핑량은, 상기 AlGaN 층의 하부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 특정 깊이는, 2nm ~ 50nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 최소 도핑량은, 1e17/cm3 인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 FexNy 층은, 복수의 FexNy 결정체들이 상기 제 1 GaN 층의 적층 방향의 수직 방향으로이격하여 배치되는 아일랜드(island) 형태를 구비하는 것일 수 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 제 1 GaN 층을 형성시키는 단계; 상기 제 1 GaN 층 상에 AlGaN 층을 형성시키는 단계; 상기 AlGaN 층 상에 제 2 GaN 층을 형성시키는 단계; 및 상기 2 GaN 층의 일부 영역 상에 소스 전극, 드레인 전극 및 게이트 전극을 형성시키는 단계를 포함하되, 상기 제 1 GaN 층은, FexNy 층을 사이에 두고, 서로 이격하도록 적층된 복수의 GaN층을 포함하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 GaN층, 상기 AlGaN층 및 상기 제 2 GaN층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 FexNy 층은, Fe 소스(source) 및 Si3H4 개스(gas)를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층이 포함되도록 상기 제 1 GaN층을 형성시킴으로써 감소된 누설 전류 특성을 나타내는 반도체 소자 및 그 제조방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, 누설 전류 증가와 항복 전압 감소를 최소화하기 위해 MOCVD 질화물 박막(또는 상기 제 1 GaN층) 성장 중간에 FexNy 층(또는 interlayer)를 삽입함으로써 질화물의 결정 결함을 줄이고, Fe p-type dopant를 사용하여 interlayer 뿐만 아니라 위 아래 GaN layer의 trap 형성에도 영향을 줌으로써 누설 전류를 감소시키는 장점을 가지고 있다. 또한 성장 조건에 따라 bow도 감소시킬 수 있어서 여러 장점을 가진 layer로 사용될 수 있으며, 고출력의 HFET 소자를 제작할 수 있는 이점이 있을 수 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 제 1 실시예에 따른 p형 도펀트의 도핑 프로파일을 나타내는 예시도이다.
도 4는 본 명세서에 개시된 제 2 실시예에 따른 반도체 소자를 나타내는 예시도이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 6a ~ 도 6g는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.
특히, MOCVD 질화물 박막 성장 중간에 FexNy interlayer를 삽입함으로써 질화물의 결정 결함을 줄이고, Fe p-type dopant를 사용하여 interlayer 뿐만 아니라 위 아래 GaN으로 이루어지는 층(또는 layer)의 trap 형성에도 영향을 줌으로써 누설 전류를 감소시키는 장점을 가지는 반도체 소자 및 그 제조방법에 적용될 수 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
구체적으로 본 명세서에 개시된 기술은, 질화물계 반도체 소자 및 그 제조방법에 관한 것으로, 이종 접합 구조의 질화물 반도체 전력 소자에서 에피 박막에서 오는 누설 전류를 줄이기 위한 방법이 개시된다.
먼저, GaN 박막의 누설 전류를 위해 결정 결함을 최소화하는 방법이 있고, semi-insulating 기능을 강화하기 위해 p-type dopant를 첨가할 수 있다.
또한, 결정 결함을 최소화 하기 위해 성장 조건을 최적화하는 방법이 있을 수 있고, GaN 성장 중간에 interlayer를 삽입하는 방법이 있을 수 있다.
MOCVD 박막 성장 장비 내에서 interlayer를 만들 수 있는 종류에는 SixNy, AlN, MgxNy 등이 있을 수 있다.
여기서, GaN semi-insulating 기능을 강화하기 위해 p-type dopant를 사용할 수 있는데, 예를 들어, C, Mg, Fe 소소가 이에 해당될 수 있다.
GaN 성장 시 interlayer를 사용하는 이유는 두 가지가 있을 수 있다. 첫째는 Si기판 위에 GaN를 성장할 시에는 두 물질간의 격자 상수 차이와 열팽창 계수의 차이로 인해 crack과 bow가 발생할 수 있기 때문에 interlayer를 삽입하여 상기 요소들을 줄일 수 있다. 이는 GaN의 두께가 두꺼워질수록 그 경향이 더 심하기 때문에 interlayer의 역할은 더 중요하다고 볼 수 있다. 두 번째는 interlayer를 아일랜드(island) 방식으로 성장함으로써 그 위에 올라가는 GaN를 성장할 시에는 수평형 성장이 이루어지도록 함으로써 수직형 성장에서 오는 전위 결함을 제거할 수 있다. 이는 전위 결함을 줄이고 고품질의 GaN을 성장함으로써 누설 전류를 줄일 수 있는 장점을 가질 수 있다.
또한 GaN을 두껍게 성장하면서 오는 stress를 이완시켜 줌으로써 bow나 crack을 최소화할 수 있는 이점을 가질 수 있다.
이하에서는 도면을 참조하여 본 명세서에 개시된 기술에 대해 자세히 설명한다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자는, 제 1 GaN 층, 상기 제 1 GaN 층 상에 형성되는 AlGaN 층, 상기 AlGaN 층 상에 형성되는 제 2 GaN 층 및 상기 2 GaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하되, 상기 제 1 GaN 층은, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층을 포함할 수 있다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 제 1 GaN층(110), 상기 제 1 GaN층(110) 상에 형성되는 AlGaN층(120), 상기 AlGaN층(120) 상에 형성되는 제 2 GaN층(130), 상기 제 2 GaN층(130)의 일부 영역 상에 형성되는 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)을 포함할 수 있다.
또한, 상기 반도체 소자(100)는 도 2와 같이 표면 누설 전류를 막기 위한 산화막 층(170)을 더 포함할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극(160)에서 소스 전극(150)으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
여기서, 상기 제 1 GaN 층(110)은 기판(미도시) 상에 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판는 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자(100)의 구조는 상기 기판이 없는 구조일 수 있다.
상기 제 1 GaN층(110)은 GaN으로 이루어질 수 있으며, 0.1um ~ 10um의 두께를 가질 수 있다.
상기 제 1 GaN층(110)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 제 1 GaN층(110)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 제 1 GaN(110)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 제 1 GaN 층(110)은 복수의 GaN 층(111) 및 상기 복수의 GaN 층(111) 사이에 형성되는 FexNy 층(112)을 포함할 수 있다. 예를 들어, 상기 제 1 GaN층(110)은 두 개의 GaN 층 사이에 형성되는 1개의 FexNy 층을 포함할 수 있다.
상기 FexNy 층(또는 FexNy 인터레이터, 112)은, Si 기판 위에 GaN를 성장하는 경우, 두 물질 간의 격자 상수 차이와 열팽창 계수의 차이로 인한 크랙(crack) 또는 보우(bow)가 발생하는 것을 줄이는 역할을 할 수 있다.
따라서, 상기 FexNy 층(112)은 GaN 결정성을 향상시키는 동시에 Fe p형 도펀트의 반-절연(semi-insulating) 역할까지 함으로써 누설전류(또는 leakage current)를 최소화하는 데 이용될 수 있는 장점이 있다.
일 실시예에 따르면, 상기 FexNy 층(112)은 복수 개일 수 있다. 예를 들어, 상기 복수의 FexNy 층(112)의 개수는, 2 ~ 20인 것일 수 있다.
구체적으로, 상기 복수의 GaN층(111)은, 상기 복수의 FexNy 층 각각을 사이에 두고 서로 이격하도록 적층된 것일 수 있다.
예를 들어, 상기 FexNy 층(112)은, 도 2에 도시된 바와 같이, 3개일 수 있다. 이 경우, 상기 복수의 GaN 층(111)은 4개로 이루어질 수 있으며, 상기 제 1 GaN 층(110)은 상기 4개의 복수의 GaN 층(111) 사이에 상기 3개의 FexNy 층(112) 각각이 삽입되는 구조를 가질 수 있다.
반도체 소자 제조 측면에서 설명하면, 상기 제 1 GaN 층(110)은 상기 복수의 GaN층(111) 및 상기 복수의 FexNy 층(112)이 각각 반복적으로 성장(또는 교대로 성장)된 구조를 가질 수 있다.
일 실시예에 따르면, 상기 FexNy 층(112) 층의 두께는, 1nm ~ 20nm인 것일 수 있다.
일 실시예에 따르면, 상기 반도체 소자(100)는 상기 제 1 GaN층(110) 상에 C, Fe 및 Mg 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 고-저항 GaN층(미도시)을 더 포함할 수 있다. 여기서, 상기 적어도 하나의 도펀트의 농도는, 1e17/cm3 ~ 1e19/cm3인 것일 수 있다.
상기 AlGaN층(120)은 상기 제 1 GaN층(110) 상에 형성될 수 있다. 상기 AlGaN층(120)은 활성층의 역할을 할 수 있다.
일 실시예에 따르면, 상기 AlGaN층(120)의 두께는, 2nm ~ 100nm 범위, 바람직한 것은 15nm ~ 30nm 사이로 조정하는 것이 바람직할 수 있다.
상기 AlGaN층(120)은 다양한 물질과 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN층(120)는 AlxGa1 - xN으로 이루어진 것일 수 있다. 이외에도 다양한 물질 또는 조성비로써 상기 AlGaN층(120)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 제 2 GaN층(130)은 상기 AlGaN층(120) 상에 형성되고, GaN을 얇게 성장시킴으로써 형성될 수 있다.
일 실시예에 따르면, 상기 제 2 GaN(130)의 두께는 0nm ~ 100nm 범위, 바람직한 것은 2nm ~ 10nm인 것일 수 있다. 상기 제 2 GaN층(130)은 표면 누설 전류를 막는 역할을 할 수 있다.
상기 게이트 전극(140), 상기 소스 전극(150) 및 상기 드레인 전극(160)은 상기 2 GaN 층(130)의 일부 영역 상에 형성될 수 있다.
전술한 바와 같이, 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG 전류가 쇼트키(schottky) 게이트 전극(160)의 제어를 통해 발생할 수 있다.
또한, 일 실시예에 따르면, 상기 반도체 소자(100)는 상기 제 2 GaN층(130) 상에 형성되는 산화막층(170)을 포함할 수 있다. 상기 산화막층(170)은 표면 누설 전류를 감소시키는 역할을 할 수 있다.
여기서, 상기 산화막층(170)은, 상기 소스 전극(150) 또는 상기 드레인 전극(160)과 상기 게이트 전극(140) 사이에 형성되는 것일 수 있다.
상기 산화막층(170)은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 산화막층(170)은, SiO2, SixNy(예를 들어, Si3N4), HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 산화막층(170)의 두께는, 2nm ~ 200nm 범위이며, 바람직한 것은 2nm ~ 100nm일 수 있다.
또한, 상기 산화막층(170)은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 산화막층(170)은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
제 1 실시예 - p형 도펀트로 도핑된 제 1 GaN 층
본 명세서에 개시된 제 1 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 1 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 1 실시예에 따른 반도체 소자는, 제 1 GaN 층, 상기 제 1 GaN 층 상에 형성되는 AlGaN 층, 상기 AlGaN 층 상에 형성되는 제 2 GaN 층 및 상기 2 GaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하되, 상기 제 1 GaN 층은, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층을 포함할 수 있다.
또한, 제 1 실시예에 따르면, 상기 복수의 GaN 층(또는 상기 제 1 GaN 층)은, p형 도펀트로 도핑되는 것일 수 있다. 상기 p형 도펀트는 상기 복수의 GaN층의 반-절연(semi-insulating) 기능을 강화하기 위해 도핑되는 것일 수 있다.
즉, 상기 제 1 GaN층은 상기 제 1 GaN층에서 발생할 수 있는 누설 전류를 막기 위해, p형-도펀트로 도핑된 고-저항성(High-resistivity) GaN층을 포함할 수 있다.
여기서, 상기 p형 도펀트는, C, Mg 및 Fe 중 적어도 하나인 것일 수 있다.
제 1 실시예에 따르면, 상기 p형 도펀트의 도핑량은, 1e17/cm3 ~ 1e19/cm3인 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 p형 도펀트는, 상기 제 1 GaN층의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것일 수 있다.
여기서, 상기 도핑 프로파일은, 상기 AlGaN 층에 근접할수록 상기 p형 도펀트의 도핑량이 특정 기울기로 줄어드는 형태의 도핑 프로파일인 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 p형 도펀트의 도핑량은, 상기 AlGaN 층의 하부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것일 수 있다.
상기 특정 깊이는, 2nm ~ 50nm일 수 있다. 또한, 상기 최소 도핑량은, 1e17/cm3 인 것일 수 있다.
제 1 실시예에 따르면, 상기 p형 도펀트는 상기 복수의 GaN 층 중 적어도 하나의 GaN 층에 도핑될 수 있다. 또한, 상기 p형 도펀트는 상기 복수의 GaN 층에 걸쳐서 도핑될 수 있다. 특정 도핑 프로파일을 근거로 상기 p형 도펀트가 도핑되는 경우, 상기 특정 도핑 프로파일은 상기 FexNy 층으로 인해 불연속적인 그래프 형태를 가질 수 있다.
이하에서는 도 3을 참조하여, 도핑 프로파일을 근거로 p형 도펀트가 도핑된 반도체 소자를 설명한다.
도 3은 본 명세서에 개시된 제 1 실시예에 따른 p형 도펀트의 도핑 프로파일을 나타내는 예시도이다.
전술한 바와 같이, 본 명세서에 개시된 제 1 실시예에 따른 반도체 소자는, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층을 포함하는 제 1 GaN 층을 포함할 수 있다.
상기 제 1 GaN 층은, p형 도펀트가 도핑될 수 있으며, 이로 인해 상기 제 1 GaN 층을 통하여 아래 방향으로 발생할 수 있는 누설 전류가 감소될 수 있다.
상기 p형 도펀트는 C, Mg 및 Fe 중 적어도 하나인 것일 수 있다. 도 3은, 상기 p형 도펀트가 Fe인 경우를 나타낸다.
제 1 실시예에 따르면, 상기 p형 도펀트는, 상기 제 1 GaN층의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것일 수 있다.
상기 도핑 프로파일은 상기 반도체 소자의 수직방향(또는 아래 방향)으로의 p형 도펀트의 도핑 농도를 나타내는 그래프 형태로 표현될 수 있다.
도 3을 참조하면, 일 실시예에 따른 반도체 소자는, 상기 제 1 GaN 층 내에서 상기 p형 도펀트인 Fe의 도핑량이 특정 기울기로 줄어드는 형태의 도핑 프로파일을 가지고 있다.
이 경우, 상기 제 1 GaN 층 내에서의 상기 Fe의 도핑 농도(또는 도핑량)는 1e17/cm3 ~ 1e19/cm3인 것일 수 있다.
즉, 도 3에 도시된 도핑 프로파일에서와 같이, 상기 제 1 GaN 층 내에서 상기 Fe의 도핑 농도는 상기 제 1 GaN 층의 적층 방향을 일정 거리까지 1e19/cm3으로 유지되었다가, 특정 거리부터 특정 기울기로 도핑 농도가 감소되어 1e17/cm3가 될 수 있다.
또한, 제 1 실시예에 따르면, 상기 p형 도펀트의 도핑 농도는, 상기 AlGaN 층의 하부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것일 수 있다.
여기서, 상기 특정 깊이는, 2nm ~ 50nm인 것일 수 있다. 또한, 상기 최소 도핑량은, 1e17/cm3 일 수 있다.
예를 들어, 도 3과 같이, 상기 Fe의 도핑 농도는, 상기 AlGaN층 하부 50nm까지 최소 도핑량인 1e17/cm3 가 됨을 알 수 있다.
이렇게, 상기 p형 도펀트(예를 들어, Fe)의 도핑 농도를 상기 AlGaN 층에 근접할수록 감소시키다가 최소 도핑량 이하가 되도록 하는 것은 p형 도펀트의 도핑으로 인 영향을 2DEG 채널에 미치지 않게 하기 위함일 수 있다.
변형된 제 1 실시예에 따르면, 상기 제 1 GaN 층이 기판 상에 형성되는 경우, 상기 기판 상에 일종의 버퍼층(미도시)을 형성시킬 수 있다. 상기 버퍼층은 상기 제 1 GaN 층의 에피 성장을 위해 상기 기판 상에 형성되어 결정성을 제공하는 역할(또는 일종의 seed 층 역할)을 할 수 있다. 이 경우, 상기 p형 도펀트는 상기 버퍼층부터 도핑될 수 있다. 상기 버퍼층은, 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 버퍼층은 Si3N4로 이루어질 수 있다.
제 2 실시예 - 아일랜드 형태의 Fe x N y 층
본 명세서에 개시된 제 2 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 2 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 2 실시예에 따른 반도체 소자는, 제 1 GaN 층, 상기 제 1 GaN 층 상에 형성되는 AlGaN 층, 상기 AlGaN 층 상에 형성되는 제 2 GaN 층 및 상기 2 GaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하되, 상기 제 1 GaN 층은, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층을 포함할 수 있다.
제 2 실시예에 따르면, 상기 FexNy 층은, 복수의 FexNy 결정체들이 상기 제 1 GaN 층의 적층 방향의 수직 방향으로 이격하여 배치되는 아일랜드(island) 형태를 구비할 수 있다.
도 4는 본 명세서에 개시된 제 2 실시예에 따른 반도체 소자를 나타내는 예시도이다.
도 4를 참조하면, 본 명세서에 개시된 제 2 실시예에 따른 반도체 소자는 아일랜드 형태를 가지는 FexNy 층(112a, 112b)을 구비할 수 있다.
상기 아일랜드 형태는 본 기술분야에 일반적으로 알려진 의미로 해석될 수 있다. 예를 들어, 상기 아일랜드 형태는, 도 4에 도시된 바와 같이, 복수의 FexNy 결정체들이 상기 제 1 GaN 층의 적층 방향의 수직 방향으로 이격하여 배치되는 형태를 의미할 수 있다.
상기 아일랜드 형태로 성장된 FexNy 층(112a, 112b)은 그 위에 올라가는 GaN의 성장 시에 수평형 성장이 이루어지도록 함으로써 수직형 성장에서 오는 전위 결함을 제거하는 역할을 할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 제 1 GaN 층을 형성시키는 단계, 상기 제 1 GaN 층 상에 AlGaN 층을 형성시키는 단계, 상기 AlGaN 층 상에 제 2 GaN 층을 형성시키는 단계 및 상기 2 GaN 층의 일부 영역 상에 소스 전극, 드레인 전극 및 게이트 전극을 형성시키는 단계를 포함하되, 상기 제 1 GaN 층은, FexNy 층을 사이에 두고, 서로 이격하도록 적층된 복수의 GaN층을 포함할 수 있다.
여기서, 상기 제 1 GaN층, 상기 AlGaN층 및 상기 제 2 GaN층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 FexNy 층은, Fe 소스(source) 및 Si3H4 개스(gas)를 근거로 형성되는 것일 수 있다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 5를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, 기판 상에 FexNy 층을 사이에 두고, 서로 이격하도록 적층된 복수의 GaN층을 포함하는 제 1 GaN층을 형성시킬 수 있다(S110).
다음으로, 상기 제 1 GaN층 상에 AlGaN층을 형성시킬 수 있다(S120).
다음으로, 상기 AlGaN층 상에 제 2 GaN층을 형성시킬 수 있다(S130).
다음으로, 상기 제 2 GaN 층의 일부 영역 상에 소스 전극, 드레인 전극 및 게이트 전극을 형성시킬 수 있다.(S140).
도 6a ~ 도 6g는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 6a ~ 도 6g를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 차례로 제 1 GaN층, AlGaN층 및 제 2 GaN층을 적층시키고, 상기 제 2 GaN 층의 일부 영역 상에 게이트 전극, 소스 전극 및 드레인 전극을 형성시키되, 복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층이 포함되도록 상기 제 1 GaN층을 형성시킴으로써 감소된 누설 전류 특성을 나타내는 반도체 소자의 제조방법을 의미할 수 있다. 이를 위해, 상기 복수의 GaN 층 및 상기 FexNy 층이 교대로 반복적으로 성장될 수 있다.
자세한 공정 순서를 도 6a ~ 도 6g를 참조하여 구체적으로 상술하면, 먼저, 기판(미도시)상에 MOCVD 박막 성장 장비를 가지고 질화갈륨 박막(또는 제 1 서브 GaN층(111a))을 성장(또는 형성)시킬 수 있다.(도 6a)
상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 기판의 종류는 Si, SiC, Sapphire, GaN 기판등이 될 수 있다.
상기 제 1 서브 GaN층(111a)을 이루는 GaN은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.
이 경우, Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 상기 제 1 서브 GaN층(111a)이 에피 성장이 될 수 있다.
다음으로, 상기 제 1 서브 GaN층(111a) 상에 FexNy 층(112)를 형성시킬 수 있다(도 6b). 상기 FexNy 층(112)의 성장은 Fe 소스(source)와 Si3H4 개스(gas)를 사용하여 성장을 하며, 두께는 1nm ~ 20nm의 범위, 바람직한 것은 2nm ~ 15nm에서 조정하는 것이 바람직할 수 있다.
다음으로, 상기 FexNy 층(112) 상에 제 2 서브 GaN층(111b)를 성장시킬 수 있다(도 6c). 상기 제 2 서브 GaN층(111b)을 이루는 GaN은 상기 제 1 서브 GaN층(111a)와 마찬가지로 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.
상기 제 1 서브 GaN 층(111a) 및 상기 제 2 서브 GaN 층(111b)는 상술한 복수의 GaN층(111)을 의미할 수 있다. 따라서, 상기 제 1 서브 GaN 층(111a), FexNy 층(112) 및 상기 제 2 서브 GaN 층(111b)은 전술한 제 1 GaN 층(110)을 형성할 수 있다.
일 실시예에 따르면, 상기 제 1 GaN 층(또는 n형의 GaN, 110)의 두께는 1 ~ 10um인 것일 수 있다.
전술한 바와 같이, 상기 제 1 GaN층(110)에 C, Fe 또는 Mg 도펀트(dopant)를 사용하여 누설 전류를 막기 위한 고-저항 GaN층(또는 High- resistivity GaN)을 성장시킬 수 있다.
이 경우, 상기 도펀트의 불순물 농도는 1e17/cm3 ~ 1e19/cm3의 범위, 바람직한 것은 1e17/cm3 ~ 1e18/cm3인 것일 수 있다.
다음으로, 상기 제 1 GaN층(110)을 성장시킨 후에는 활성층의 AlGaN층(120)을 성장시킬 수 있다(도 6d).
일 실시예에 따르면, 상기 AlGaN층(120)의 두께는 2nm ~ 100nm 범위, 바람직한 것은 15nm ~ 30nm인 것일 수 있다.
또한, 상기 활성층을 성장시킨 후에는 표면 누설 전류를 막기 위해서 제 2 GaN층(또는 GaN cap, 130)을 성장시킬 수 있다(도 6e).
일 실시예에 따르면, 상기 제 2 GaN층(130)은 0nm ~ 100nm 범위, 바람직한 것은 2nm ~ 10nm인 것일 수 있다.
다음으로, 상기 제 2 GaN 층(130)의 일부 영역 상에 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)을 형성시킬 수 있다(도 6f).
다음으로, 상기 제 2 GaN 층(130) 상에 산화막층(170)을 형성시킬 수 있다(도 6g).
상기 산화막층(170)은 표면 누설 전류를 감소시키는 역할을 할 수 있다.
여기서, 상기 산화막층(170)은, 상기 소스 전극(150) 또는 상기 드레인 전극(160)과 상기 게이트 전극(140) 사이에 형성되는 것일 수 있다.
상기 산화막층(170)은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 산화막층(170)은, SiO2, SixNy(예를 들어, Si3N4), HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 산화막층(170)의 두께는, 2nm ~ 200nm 범위이며, 바람직한 것은 2nm ~ 100nm일 수 있다.
또한, 상기 산화막층(170)은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 산화막층(170)은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
이와 같이, 본 명세서에 개시된 기술은, 질화물 반도체 HFET소자의 제작 방법에 관한 것이다. 구체적으로 채널(또는 DEG 채널) 하부의 GaN layer의 결정성을 향상시키거나, bow 감소를 위해 SixNy 또는 AlN 층(또는 interlayer)를 사용하는 방식이 있을 수 있다.
특히, 본 명세서에 개시된 기술에 따르면, FexNy interlayer를 사용함으로써, GaN 결정성을 향상시키는 동시에 Fe p-type dopant의 semi-insulating 역할까지 이용함으로써 leakage를 최소화하는 질화물 HFET 소자를 제작할 수 있다.
FexNy는 MOCVD 박막 증착 장비를 가지고 성장을 하며, GaN 박막을 성장할 시에 성장을 중간에 멈추고, Fe 유기금속소스와 Si3H4 가스를 동시에 반응 챔버에 주입하여 얇은 층의 FexNy를 형성 시킬 수 있다. 그 후에 다시 GaN과 FexNy 층을 반복으로 성장함으로써 제작을 할 수 있다.
이때, FexNy 층과 GaN 층은 crack과 bow가 심해지지 않은 범위 내에서 반복적으로 성장할 수 있다. FexNy 층은 아일랜드(island) 또는 단일 층으로 성장이 될 수 있으며, 그 위에 올라가는 GaN 층의 수평형 성장을 유도하여 결정 결함을 줄이고, FexNy의 성장 조건에 따른 전체적 박막의 bow 컨트롤도 가능하며, GaN층에 남아있는 leakage를 더욱 감소시킬 수 있는 다방면의 장점을 가질 수 있다.
따라서 , 본 명세서에 개시된 반도체 소자에 따르면, 누설 전류 증가와 항복 전압 감소를 최소화하기 위해 MOCVD 질화물 박막(또는 상기 제 1 GaN층) 성장 중간에 FexNy 층(또는 interlayer)를 삽입함으로써 질화물의 결정 결함을 줄이고, Fe p-type dopant를 사용하여 interlayer 뿐만 아니라 위 아래 GaN layer의 trap 형성에도 영향을 줌으로써 누설 전류를 감소시키는 장점을 가지고 있다. 또한 성장 조건에 따라 bow도 감소시킬 수 있어서 여러 장점을 가진 layer로 사용될 수 있으며, 고출력의 HFET 소자를 제작할 수 있는 이점이 있을 수 있다.
본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.
100: 반도체 소자 110: 제 1 GaN층
120: AlGaN층 130: 제 2 GaN층
140: 게이트 전극 150: 소스 전극
160: 드레인 전극 170: 산화막

Claims (18)

  1. 제 1 GaN 층;
    상기 제 1 GaN 층 상에 형성되는 AlGaN 층;
    상기 AlGaN 층 상에 형성되는 제 2 GaN 층; 및
    상기 2 GaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하되,
    상기 제 1 GaN 층은,
    복수의 GaN 층 및 상기 복수의 GaN 층 사이에 형성되는 FexNy 층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제 1 GaN 층의 두께는,
    0.1um ~ 10um인 것인 반도체 소자.
  3. 제1항에 있어서, 상기 FexNy 층의 두께는,
    1nm ~ 20nm인 것인 반도체 소자.
  4. 제1항에 있어서, 상기 FexNy 층은,
    복수 개인 것인 반도체 소자.
  5. 제4항에 있어서, 상기 복수의 GaN층은,
    상기 복수의 FexNy 층 각각을 사이에 두고 서로 이격하도록 적층된 것인 반도체 소자.
  6. 제4항에 있어서, 상기 복수의 FexNy 층의 개수는,
    2 ~ 20인 것인 반도체 소자.
  7. 제1항에 있어서, 상기 복수의 GaN 층은,
    p형 도펀트로 도핑되는 것인 반도체 소자.
  8. 제7항에 있어서, 상기 p형 도펀트는,
    C, Mg 및 Fe 중 적어도 하나인 것인 반도체 소자.
  9. 제7항에 있어서, 상기 p형 도펀트의 도핑량은,
    1e17/cm3 ~ 1e19/cm3인 것인 반도체 소자.
  10. 제7항에 있어서, 상기 p형 도펀트는,
    상기 제 1 GaN층의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것인 반도체 소자.
  11. 제10항에 있어서, 상기 도핑 프로파일은,
    상기 제 1 GaN 층 내에서 상기 p형 도펀트의 도핑량이 상기 제 1 GaN 층의 적층 방향으로 일정 거리까지 유지되었다가, 특정 거리부터 특정 기울기로 줄어드는 형태의 도핑 프로파일인 것인 반도체 소자.
  12. 제7항에 있어서, 상기 p형 도펀트의 도핑량은,
    상기 AlGaN 층의 하부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것인 반도체 소자.
  13. 제12항에 있어서, 상기 특정 깊이는,
    2nm ~ 50nm인 것인 반도체 소자.
  14. 제12항에 있어서, 상기 최소 도핑량은,
    1e17/cm3 인 것인 반도체 소자.
  15. 제1항에 있어서, 상기 FexNy 층은,
    복수의 FexNy 결정체들이 상기 제 1 GaN 층의 적층 방향의 수직 방향으로이격하여 배치되는 아일랜드(island) 형태를 구비하는 것인 반도체 소자.
  16. 기판 상에 제 1 GaN 층을 형성시키는 단계;
    상기 제 1 GaN 층 상에 AlGaN 층을 형성시키는 단계;
    상기 AlGaN 층 상에 제 2 GaN 층을 형성시키는 단계; 및
    상기 2 GaN 층의 일부 영역 상에 소스 전극, 드레인 전극 및 게이트 전극을 형성시키는 단계를 포함하되,
    상기 제 1 GaN 층은,
    FexNy 층을 사이에 두고, 서로 이격하도록 적층된 복수의 GaN층을 포함하는 것인 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 제 1 GaN층, 상기 AlGaN층 및 상기 제 2 GaN층은,
    유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자의 제조방법.
  18. 제16항에 있어서, 상기 FexNy 층은,
    Fe 소스(source) 및 Si3H4 개스(gas)를 근거로 형성되는 것인 반도체 소자의 제조방법.
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