KR20150091703A - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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KR20150091703A KR1020140012234A KR20140012234A KR20150091703A KR 20150091703 A KR20150091703 A KR 20150091703A KR 1020140012234 A KR1020140012234 A KR 1020140012234A KR 20140012234 A KR20140012234 A KR 20140012234A KR 20150091703 A KR20150091703 A KR 20150091703A
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Abstract

본 명세서는, 질화물 반도체 소자 및 제작 방법에 관한 것으로, 질화물 반도체 소자 및 제작 방법에 관한 것으로, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층 및 상기 p형 게이트 층 위에 형성되고, 상기 p형 게이트 층보다 적은 양으로 도핑되거나 도핑되지 않으며 AlyGa1 - yN(0≤y≤1)으로 이루어진 상부 캡층을 포함하여 게이트 전류 특성 및 항복전압 특성이 개선된 질화물 반도체 소자 및 그 제조 방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, GaN 채널층; 상기 GaN 채널층 상에 형성된 AlGaN 장벽층; 상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 형성되고, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층; 상기 p형 게이트 층 상에 형성된 상부 캡층; 및 상기 상부 캡층 상에 형성된 게이트 전극을 포함할 수 있다.

Description

질화물 반도체 소자 및 그 제조 방법{Nitride semiconductor and method thereof}
본 명세서는 반도체 소자 및 그 제조방법에 관한 것이다.
Green energy 가 강조되면서 전력 반도체의 중요성이 더 높아지고 있다. 전기 자동차, 에어컨, 냉장고등의 인버터에 사용되는 전력 반도체는 현재 Silicon으로 제작 되고 있다. 하지만 새로운 물질의 질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온과 고주파 동작 특성이 주목되는 것으로써 차세대 전력 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다.
HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.
또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다.
그 중 일본 Furukawa Electric이 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT) discrete를 발표하였으며, 750 V의 높은 항복 전압과 6.3 mΩ-cm2의 낮은 온-저항을 가져 기존 Si MOSFET, Si superjunction MOSFET 및 SiC MESFET에 비하여 우수한 특성을 가짐을 증명하였다. 또한 발표된 GaN discrete는 225℃의 고온에서도 안정적인 스위칭 동작을 하였다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.
한편, 이러한 종류의 HFET 소자는 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally-on) 형태를 가지는 단점이 있다.
본 명세서에 개시된 기술은, 질화물 반도체 소자 및 제작 방법에 관한 것으로, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층 및 상기 p형 게이트 층 위에 형성되고, 상기 p형 게이트 층보다 적은 양으로 도핑되거나 도핑되지 않으며 AlyGa1 - yN(0≤y≤1)으로 이루어진 상부 캡층을 포함하여 게이트 전류 특성 및 항복전압 특성이 개선된 질화물 반도체 소자 및 그 제조 방법을 제작하는 데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, GaN 채널층; 상기 GaN 채널층 상에 형성된 AlGaN 장벽층; 상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 형성되고, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층; 상기 p형 게이트 층 상에 형성된 상부 캡층; 및 상기 상부 캡층 상에 형성된 게이트 전극을 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, Mg, C, Zn 및 Fe 중 적어도 하나인 것일 수 있다.
본 명세서와 관련된 일 예로서, 제1항에 있어서, 상기 p 형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 게이트 층의 두께는, 1 nm ~ 500 nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 x는, 0 ~ 0.5인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 상부 캡층은, AlyGa1 - yN(0≤y≤1)으로 이루어진 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 상부 캡층의 두께는, 1 nm ~ 100 nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자는, 상기 AlGaN 장벽층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자는, 상기 AlGaN 장벽층 및 상기 p형 게이트 층 간에 위치하는 하부 캡층을 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 하부 캡층은, AlzGa1 - zN(0≤z≤1)으로 이루어진 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 하부 캡층의 두께는, 0.1 nm ~ 100 nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자는, 상기 AlGaN 장벽층 또는 상기 하부 캡층 상에 형성되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 채널층의 두께는, 0.5um ~ 10um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 적어도 하나의 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlGaN 장벽층의 두께는, 1nm ~ 100nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 채널층은, 버퍼층 상에 형성된 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층의 두께는, 1 nm ~ 7 um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 채널층은, 기판 상에 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계; 상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 p형 도펀트인 p형 도펀트로 도핑되며, AlxGa1 -xN(0≤x≤1)으로 이루어지는 p형 게이트 층을 형성시키는 단계; 상기 p형 게이트 층 상에 상부 캡층을 형성시키는 단계; 및 상기 상부 캡층 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, Mg, C, Zn 및 Fe 중 적어도 하나인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 게이트 층의 두께는, 1 nm ~ 500 nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 x는, 0 ~ 0.5인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 상부 캡층은, AlyGa1 - yN(0≤y≤1)으로 이루어진 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 상부 캡층의 두께는, 1 nm ~ 100 nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자의 제조방법은, 상기 AlGaN 장벽층의 일부 영역 상에 소스 전극 및 드레인 전극을 형성시키는 단계를 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자의 제조방법은, 상기 AlGaN 장벽층 및 상기 p형 게이트 층 사이에 하부 캡층을 형성시키는 단계를 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자의 제조방법은, 상기 AlGaN 장벽층 또는 상기 하부 캡층 상에 소스 전극 및 드레인 전극을 형성시키는 단계를 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 채널층, 상기 AlGaN 장벽층, 상기 p형 게이트 층, 상기 상부 캡층 및 상기 하부 캡층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 질화물 반도체 소자 및 제작 방법에 관한 것으로, p형 도펀트로 도핑되며, AlxGa1-xN(0≤x≤1)으로 이루어지는 p형 게이트 층 및 상기 p형 게이트 층 위에 형성되고, 상기 p형 게이트 층보다 적은 양으로 도핑되거나 도핑되지 않으며 AlyGa1-yN(0≤y≤1)으로 이루어진 상부 캡층을 포함하여 게이트 전류 특성 및 항복전압 특성이 개선된 질화물 반도체 소자 및 그 제조 방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, 상기 p형 게이트 층 및 상기 상부 캡층을 포함하는 게이트 구조를 통하여 노멀리-오프 소자의 게이트 전류가 감소하고, 항복 전압이 증가될 수 있는 이점이 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 구성을 나타내는 예시도이다.
도 4는 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 구성을 나타내는 예시도이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 6a ~ 도 6i는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
최근, 질화물(Nitride) 반도체의 성장 기술에 따라, 자외선에서 적색 파장밴드를 포괄하는 발광 다이오드 및 청자색 레이저 다이오드의 개발이 완료되어 이미 신호등, 전광판, 핸드폰 등에 널리 사용되고 있다.
질화물 반도체를 이용한 전력소자는 Si 에 기반을 둔 소자에 비해 switching 속도나 내전압 특성이 우수하고 전류 포화속도가 커서 고출력 고전압용으로 Si 기반소자 들에 비해 많은 장점을 가지고 있다.
즉, 질화물 반도체의 대표격인 GaN은 밴드갭 에너지가 크고 이종 접합을 통해 2차원 2DEG 채널을 형성할 수 있기 때문에 임계 전압이 크고 고속 동작을 할 수 있다.
이러한 고출력, 고속 특성은 높은 동작 전압 및 스위칭 상의 적은 에너지 손실이 요구되는 전력 반도체에 매우 적합하기 때문에 차세대 전력 반도체 재료로써 주목받고 있다.
질화물 반도체는 높은 임계 전계와 높은 포화전자 이동도를 갖기 때문에, 이를 이용해 제작되는 반도체 소자는 높은 항복 전압과 큰 전류 특성을 나타낼 것으로 예상된다. 이의 예로는 AlGaN/GaN의 이종접합 구조를 바탕으로 제작되는 HFET 소자를 들 수 있다.
이러한 종류의 HFET 소자는 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally-on) 형태를 가지는 단점이 있다.
노멀리-온 소자의 경우 회로를 구성하는데에 있어 복잡도가 높아져 만들기 어렵기 때문에, 문턱전압 (Threshold voltage)을 높이기 위한 방안으로 플라즈마 처리, 게이트 리세스 및 p-type 도핑(p형 게이트 층 내지 p형 게이트 구조 방식) 방식이 있을 수 있다.
특히, 본 명세서에 개시된 기술은, p형 도핑 방식이 적용된 노멀리-온 소자를 제공한다.
일 실시예에 따르면, p형 게이트 구조 방식(또는 P-형 도핑 방식)은, AlGaN 장벽층(AlGaN barrier layer)위에 p-type dopant(예를 들어, Mg, Fe 등)를 사용하여 도핑한 GaN 또는 AlGaN층으로 AlGaN 장벽층과 GaN 버퍼층(GaN buffer layer) 사이에 흐르는 2DEG(2 Dimensional Electron Gas)를 공핍(Depletion)시켜 문턱전압을 높이는 방식일 수 있다.
일반적으로 게이트 아래에만 공핍을 시켜주기 때문에 게이트를 형성할 부분을 제외하고 나머지 p-type으로 도핑된 영역은 식각을 통해 제거해 준 뒤, 게이트 메탈을 증착하여 노멀리 오프가 구현되어 질 수 있다.
P-type으로 도핑된 GaN 또는 AlGaN층 위에 게이트 메탈을 증착하는 경우, 일반적으로 낮은 p-type 쇼트키 장벽(Schottky barrier)을 가지거나 오믹(Ohmic)을 형성하게 될 수 있다.
이로 인해 소자가 턴-온(Turn-on) 상태일 때 게이트 전류가 증가하여 게이트 항복(Gate breakdown)이 낮은 드레인 전압(Drain voltage)에서 발생할 수 있다.
본 발명의 목적은, 인헨스먼트 모드 질화물 반도체 소자를 제작하기 위한 것으로, p-type 도핑(또는 p형 게이트 구조)을 이용한 노멀리 오프 소자의 게이트 전류를 감소시키는 방법을 제공하고, 그를 통해 반도체 소자의 항복전압 특성을 개선 시키는 것에 있다.
본 명세서에 개시된 기술에 따르면, p형 게이트 층(p-type으로 도핑된 GaN 또는 AlGaN층)과 게이트 메탈이 직접적으로 접촉하는 방식이 아닌, 상기 p형 게이트 층보다 더 적은 양으로 도핑되거나 도핑되지 않은 GaN 또는 AlGaN층(상부 캡층)과 접촉하기 때문에, 더욱 높은 p-type 쇼트키 장벽을 가지게 되어 게이트 전류가 줄어들고 높은 게이트 항복전압 특성을 가지는 소자의 제작이 가능해진다.
또한, 본 명세서에 개시된 기술은, p-type 도핑 / p-type 쇼트키 접합(Schottky contact)을 이용한 GaN HFET 소자의 제작방법에 관한 것으로, 노멀리-오프(Normally-off) 및 낮은 게이트 전류(Gate current) 특성을 가지는 HFET 소자를 구현하는 제조방법에 관한 것이다.
본 명세서에 개시된 기술의 목적은, p형 게이트 층(예를 들어, p-type으로 도핑된 GaN 또는 AlGaN층)을 이용하여 노멀리 오프를 구현하고, 그 위에 상기 p형 게이트 층 보다 더 적은 양으로 도핑되거나 도핑되지 않은 GaN 또는 AlGaN(Unintentionally doped GaN or AlGaN)층과 게이트 메탈(Gate metal)과의 p-type 쇼트키 접합을 이용하여 낮은 게이트 전류 특성을 가지도록 하는 데 있다.
질화물계 반도체 소자에 있어서의 버퍼층에 대한 설명
전력 반도체에서 질화물 반도체 즉, GaN는 높은 Breakdown voltage와 낮은 on저항의 소자로써 각광받고 있다.
하지만 GaN을 defective하지 않으면서 적은 lattice mismatch를 유지하게 성장하기에는 그 기판의 단가가 높고, 제작하기가 어려워서 소자 성장에 어려움이 있을 수 있다.
또한, Sapphire나 SiC를 성장 후 공정하는데 있어서 기존 반도체 공정으로는 할 수가 없어 새로운 공정 프로세스를 개발해야 할 수 있다.
이런 이유로 단가가 낮고, 이미 반도체 공정 방법이 확립되어 있는 기판인 Silicon을 사용하게 되는데, Silicon의 경우에는 질화물 반도체인 GaN과의 Lattice mismatch가 커서 바로 위에 성장하게 될 경우 Epi가 defective하게 성장이 될 것이고, 소자를 제작하게 될 경우에는 defect들이 leakage path로 작용하여 소자의 leakage current를 증가될 수 있다.
따라서, GaN과 Silicon 기판 사이에 AlGaN등의 버퍼층(buffer) 층을 삽입하게 될 경우에는 Lattice mismatch를 줄여주어서 defect density를 줄여 줄 수 있고, GaN과 Silicon의 Lattice constant의 차이로 인한 Epi stress가 줄어들어서, thicker GaN을 성장하여도, Crack의 발생을 막아주게 될 수 있다.
또한, Grade AlGaN buffer를 이용한 소자의 경우에는 1 ~ 5개의 Al 조성이 다른 AlGaN 층을 AlN Nucleaiton 층 위에 성장하는 것으로써, Silicon과 GaN buffer layer 사이에 Latitice mismatch를 줄이고, 두꺼운 GaN buffer 층을 성장 시키기 위해 성장하게 되는 장점이 있을 수 있다.
이하에서는 본 명세서에 개시된 일 실시예에 따른 질화물계 반도체 소자에 있어서의 버퍼층에 대해 보다 구체적으로 설명한다.
lll-V족 화합물 반도체는 이종접합으로 인한 2차원 전자 가스 채널 (2-dimentional electron gas, 2DEG)로 고이동도 및 높은 전류 밀도를 가지는 소자를 제작 가능하기 때문에 고속, 고출력 소자에 유리한 장점을 가지고 있다.
그러나 구조적인 특성에 의해 발생하는 2DEG 때문에 소자는 노멀리-온 특성을 가지게 되며, 오프 상태를 위해서 추가적인 전압을 가해주어야 하기 때문에 소자의 대기 상태도 전력을 소모하는 단점을 가지고 있다.
GaN와 같은 화합물 반도체는 Gallium과 Nitride 같의 결합 과정에서 발생하는 N-vacancy 및 반응 챔버에 존재하는 불순물에서 유래하는 도너 등으로 인해 의도적인 도핑을 하지 않아도 약한 수준의 n-type 도핑된 효과가 있다.
이러한 결함 및 불순물의 GaN의 저항률을 낮추는 역할을 하며, 이로 인해 활성층 이 외 영역으로의 누설전류 문제가 발생할 수 있다.
MOCVD 공정은 전형적으로 1 x 1016 cm-3의 전자농도를 가지는 GaN을 형성하는 것으로 알려져 있다.
또한 sapphire, SiC, Si 등 이종의 기판 위에 성장되기 때문에 기판과의 격자 상수 차이로 인한 결함이 발생하여 Si과 같은 전도성 기판을 사용할 경우 누설 전류에 취약한 부분이 된다. 따라서 소자의 노멀리-오프 특성과 완충층(또는 버퍼층)을 통한 결함 감소 및 누설전류 억제를 위한 방안이 필요하다.
이종 접합 구조의 질화물 반도체 전력 소자에서 에피 박막에서 오는 누설 전류를 줄이기 위해 여러 방법이 있을 수 있다.
특히, 상기 누설 전류를 감소시키기 위해 기판 및 GaN층(또는 GaN 채널층) 사이에 적어도 하나의 버퍼층을 성장시키는 방법이 있을 수 있다.
또한, 버퍼층을 통해 효율적으로 누설 전류를 줄이기 위해서는 GaN 채널의 semi-insulating 기능을 강화해야 할 뿐만 아니라 이를 성장하기 위한 버퍼(buffer)층의 결정 결함도 최소화하고 semi-insulating 특성 또한 증대시켜 소자 active 영역에서 오는 vertical과 lateral 누설전류를 최소화해야 할 수 있다.
이는 특히, 고전력 소자의 동작에 있어서 필요한 부분이라고 할 수 있다.
본 명세서에 개시된 기술에서는 GaN 성장을 위한 버퍼(buffer)층의 누설 전류를 줄이기 한 효과적인 에피 구조에 대해서 제안하고자 한다.
본 명세서에 개시된 일 실시예에 따르면, 기판(예를 들어, Si기판) 위에 GaN를 성장하기 위한 버퍼층의 종류는 다양하게 존재할 수 있다. 예를 들어, 상기 버퍼층은 AlN층(AlN 버퍼층 또는 AlN 핵생성층) 및 AlGaN층(또는 AlGaN 버퍼층) 중 적어도 하나를 포함하는 구조로 이루어질 수 있다.
전술된 버퍼층은 AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 층을 의미할 수 있다.
일 실시예에 따르면, 상기 AlN층(AlN 버퍼층 또는 AlN 핵생성층)은 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.
예를 들어, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
또한, 예를 들어, AlN 버퍼(buffer)는 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다. 이 경우, 상기 AlN층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.
예를 들어, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
또한, 예를 들어, AlGaN 버퍼의 하부 층에는 Al 조성이 높고 상부 층에는 Al 조성이 낮은 연속 graded 또는 단계별 graded 버퍼가 사용될 수 있다.
즉, 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.
또 다른 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 다양한 종류의 버퍼층은, 단일 버퍼층으로 사용될 수도 있지만, 서로 조합되어 하나의 반도체 소자에 구비될 수 있다.
예를 들어, 일 실시예에 따른 반도체 소자는, 상기 AlN 버퍼(또는 AlN 버퍼층)가 기판상에 형성될 수 있고, 그 위에 다른 종류의 버퍼층이 형성될 수 있다.
이 경우, 상기 AlN 버퍼층은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.
일반적으로, 상기 기판의 종류는 Si, SiC, 절연성 기판(예를 들어, Sapphire 기판), GaN 기판 등이 사용될 수 있다.
예를 들어, 상기 기판이 Si 기판인 경우, Si 기판상에 곧바로 상기 GaN층을 성장(또는 증착, 적층)시키는 경우, Si 및 GaN의 격자 상수 차이로 인해 GaN층의 결정성이 떨어지고 격자 결함등으로 인한 누설 전류 증가 및 항복 전압 특성이 저하되는 문제점이 있을 수 있다.
따라서, 전술한 바와 같이, 상기 Si 기판상에 곧바로 상기 GaN층을 성장시키는 대신, 중간에 적어도 하나의 버퍼층을 성장시킴으로써 상기 GaN층의 결정성을 높이고, 누설 전류 특성 및 항복 전압 특성을 개선시킬 수 있다.
이하에서는 도 2 내지 도 4를 참조하여 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조 및 그 제조방법에 대해 설명한다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자는, GaN 채널층, 상기 GaN 채널층 상에 형성된 AlGaN 장벽층, 상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 형성되고, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층, 상기 p형 게이트 층 상에 형성된 상부 캡층 및 상기 상부 캡층 상에 형성된 게이트 전극을 포함할 수 있다.
일 실시예에 따르면, 상기 p형 도펀트는, Mg, C, Zn 및 Fe 중 적어도 하나인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p 형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 게이트 층의 두께는, 1 nm ~ 500 nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 x는, 0 ~ 0.5인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 상부 캡층은, AlyGa1 - yN(0≤y≤1)으로 이루어진 것일 수 있다.
또한, 일 실시예에 따르면, 상기 상부 캡층의 두께는, 1 nm ~ 100 nm인 것일 수 있다.
또한, 일 실시예에 따른 반도체 소자는, 상기 AlGaN 장벽층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
또한, 일 실시예에 따른 반도체 소자는, 상기 AlGaN 장벽층 및 상기 p형 게이트 층 간에 위치하는 하부 캡층을 더 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 하부 캡층은, AlzGa1 - zN(0≤z≤1)으로 이루어진 것일 수 있다.
또한, 일 실시예에 따르면, 상기 하부 캡층의 두께는, 0.1 nm ~ 100 nm인 것일 수 있다.
또한, 일 실시예에 따른 반도체 소자는, 상기 AlGaN 장벽층 또는 상기 하부 캡층 상에 형성되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 채널층의 두께는, 0.5um ~ 10um인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 적어도 하나의 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 AlGaN 장벽층의 두께는, 1nm ~ 100nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 채널층은, 버퍼층 상에 형성된 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층의 두께는, 1 nm ~ 7 um인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 채널층은, 기판 상에 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 GaN 채널층(110), AlGaN 장벽층(120), p형 게이트 층(130) 및 상부 캡층(140)을 포함할 수 있다.
또한, 상기 반도체 소자(100)는 표면 누설 전류를 막기 위한 산화막 층(미도시)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 p-GaN 게이트 층(130) 상에 형성된 게이트 전극(160)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(120)의 일부 영역 상에 형성된 소스 전극(170) 및 드레인 전극(180)을 더 포함할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG(CDEG) 전류를 쇼트키(schottky) 게이트 전극(160)을 통해 스위칭(switching) 동작을 할 수 있다.
상기 GaN 채널층(110)은 0.5um ~ 10um의 두께를 가질 수 있다. 특히(또는 바람직하게는), 상기 GaN 채널층(110)은 0.6um ~ 3um의 두께를 가질 수 있다.
상기 GaN 채널층(110)은 다양한 방식(또는 방법)으로 형성될 수 있다.
예를 들어, 상기 GaN 채널층(110)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 GaN 채널층(110)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
예를 들어, MOCVD 법으로 상기 GaN 채널층(110)이 형성되는 경우, Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 통해 상기 GaN 채널층(110)이 형성될 수 있다.
일 실시예에 따르면, 상기 GaN 채널층(110)은 C, Fe, Mg 및 Mn 도펀트 중 적어도 하나의 도펀트로 도핑될 수 있다.
다른 의미로는, 상기 반도체 소자(100)는 상기 GaN 채널층(110) 상에 C, Fe, Mg 및 Mn 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 GaN 채널의 semi-insulating 특성을 나타내기 위한 고-저항 GaN층(미도시)을 더 포함할 수 있다.
여기서, 상기 적어도 하나의 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 적어도 하나의 도펀트의 농도는 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
특히, 상기 적어도 하나의 도펀트가 C인 경우, 1e18/cm3 이상의 도핑이 일반적일 수 있다.
또한, 전술된 바와 같이, 전류가 흐르는 채널층을 형성하기 위해 GaN 채널층(110)의 끝부분은 불순물의 도핑이 최소화되어야 할 수 있고, 특히 C 농도는 1e17/cm3 이하로 도핑이 되어야 할 수 있다.
일 실시예에 따르면, 상기 GaN층(110)은, 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
상기 GaN 채널층(110) 위에는 상기 AlGaN 장벽층(120)이 형성되어 채널층에 2DEG가 형성될 수 있다.
즉, 상기 AlGaN 장벽층(120)은 상기 GaN 채널층(110) 상에 형성될 수 있고, 상기 AlGaN 장벽층(120)은 활성층의 역할을 할 수 있다.
또한, 상기 AlGaN 장벽층(120)의 두께는, 1nm ~ 100nm 범위일 수 있다. 특히(또는 바람직하게는), 상기 AlGaN 장벽층(140)의 두께는, 1nm ~ 20nm 범위일 수 있다.
상기 AlGaN 장벽층(120)은 다양한 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN 장벽층(120)의 Al의 조성은, 10% ~ 50%인 것일 수 있다. 이외에도 다양한 조성비로써 상기 AlGaN 장벽층(120)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 AlGaN 장벽층(120)은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함하는 것일 수 있다.
여기서, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
또한, 상기 AlGaN 장벽층(120)의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.
또한, 상기 AlGaN 장벽층(120)의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.
상기 AlGaN 장벽층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다.
예를 들어, 상기 AlGaN 장벽층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 AlGaN 장벽층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 AlGaN 장벽층(120)을 성장한 후에는 노멀리-오프(normally-off) 동작을 위한 p형 게이트 층(130)을 성장할 수 있다.
상기 p형 게이트 층(130)에 대해 상술하면, 노멀리-오프(Normally-off) HEMT 또는 HFET 소자를 제작하기 위한 방법으로 gate recess, fluorine treatment(또는 플라즈마 처리), p-type gate 방식(또는 p형 게이트 방식)등이 있을 수 있다.
게이트 리세스(gate recess) 방법은 에칭(etching)을 통해 2DEG의 일부를 절단하고 Schottky gate를 도입하여 off특성을 유지하는 방법일 수 있다. 이는 2DEG 손실에 대한 단점이 있을 수 있다.
fluorine treatement 방법은 F이온의 plasma treatment를 이용해 전자를 공핍시켜 off 특성을 유지하는 방법일 수 있다. 이는 원치않는 plasma damage등의 단점이 있을 수 있다.
마지막으로 p형 게이트 층을 채택하는 방식은 pn접합의 공핍층(depletion)을 이용해 소자 오프(off) 특성을 유지하는 방법일 수 있다.
p형 게이트 방식에는 질화물 반도체 소자의 우수한 전류 특성을 유지하면서 동시에 노멀리 오프 스위칭을 할 수 있는 기술이다.
게이트 전극 아래에 p-GaN 층을 형성시킬 경우, p-GaN 층과 그 아래에 있는 AlGaN/GaN 구조가 p-n 접합을 이루게 되고, 공핍 현상이 발생하게 될 수 있다.
따라서 게이트 하단에는 2DEG층이 사라지게 되고, 결국 게이트가 접지되어 있을 경우 소스와 드레인간은 전류가 흐르지 않게 될 수 있다.
하지만, 게이트에 (+) 부호를 갖는 문턱전압을 인가할 경우 사라졌던 게이트 하단 2DEG층이 다시 나타나며 전류가 흐르게 되고 이를 통하여 스위칭 동작을 할 수 있게 된다.
즉 p-GaN 게이트를 이용하면, 질화물 반도체 소자를 노멀리 오프 구동할 수 있으며 동시에 높은 전류 특성을 유지할 수 있다는 장점이 있다.
이러한 p-GaN 게이트 기술(상기 p-GaN 게이트 층 또는 p형 게이트 층을 이용한 기술)은 AlGaN/GaN 이종접합 구조 위에 p형 도핑되어 있는 GaN를 성장시키고, 그 위해 게이트 전극을 형성시키는 기술일 수 있다.
상기 형성된 p-GaN 층은 AlGaN과 GaN 사이 계면에 존재하는 2차원 자유 전자가스(2DEG)를 공핍시키는 역할을 할 수 있다.
상기 p형 게이트 층(130)은, GaN 계열(또는 질화물계 계열)의 물질에 p형 도펀트를 도핑시킨 물질로, 게이트 층으로 사용될 수 있다. 따라서, p-GaN 게이트 층이라고도 할 수 있다.
즉, 상기 p형 게이트 층(130)은 p형 도펀트로 도핑된 GaN 또는 AlGaN 층일 수 있다. 따라서, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 층을 의미할 수 있다. 특히, 상기 p형 게이트 층(130)의 조성 x는 0 ~ 0.5인 것일 수 있다.
상기 p형 게이트 층을 가지는 반도체 소자(예를 들어, HEMT 또는 HFET 소자)는 2DEG 밀도(density)의 감소 없이 노멀리-오프(normally-off) 특성을 유지할 수 있다는 장점을 가질 수 있다.
상기 p-GaN 게이트 층(또는 p형 게이트 층, 130)의 두께는, 1nm ~ 500nm인 것일 수 있다. 특히, 상기 p형 게이트 층(130)의 두께는, 1nm ~ 200nm인 것일 수 있다.
또한, 상기 p형 게이트 층(130)에 도핑된 p형 도펀트는, Mg, C, Zn 및 Fe 중 적어도 하나인 것일 수 있다.
예를 들어, 상기 p형 게이트 층(130)에 도핑된 p형 도펀트의 불순물 농도는 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 불순물의 농도는 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
상기 상부 캡층(140)은 상기 p형 게이트 층(130) 상에(또는 위에) 형성될 수 있다.
상기 상부 캡층(140)은, AlyGa1 - yN(0≤y≤1)으로 이루어진 것일 수 있다.
여기서, 상기 상부 캡층(140)의 두께는, 1nm ~ 100 nm인 것일 수 있다. 특히, 상기 상부 캡층(140)의 두께는, 1nm ~ 50nm일 수 있다.
상기 상부 캡층(140)은 p형 도펀트로 도핑되거나 도핑되지 않을 수 있다.
일 실시예에 따르면, 상기 상부 캡층(140)이 p형 도펀트로 도핑되는 경우, 상기 상부 캡층(140)은 상기 p형 게이트 층(130) 보다 적은 농도로 도핑되는 것일 수 있다.
상기 반도체 소자(100)는, 상기 상부 캡층(140) 상에 형성된 게이트 전극(160, 또는 p-GaN 전극)을 더 포함할 수 있다.
전술된 바와 같이, 상기 상부 캡층(140)의 존재로 인해, 게이트 메탈(Gate metal)과의 p-type 쇼트키 접합을 이용하여 낮은 게이트 전류 특성 및 높은 항복 전압 특성이 나타날 수 있다.
상기 반도체 소자(100)는, 상기 AlGaN 장벽층(120) 위에 형성된 드레인 전극(180) 및 소스 전극(170)을 더 포함할 수 있다.
상기 소스 전극(170) 및 상기 드레인 전극(180)은 상기 AlGaN 장벽층(120)의 일부 영역 상에 형성되는 것일 수 있다.
그러나, 도 3 내지 도 4를 참조하여 후술되는 하부 캡층(150', 150'')을 포함하는 반도체 소자(100', 100'')의 경우, 상기 소스 전극(170) 및 상기 드레인 전극(180)은 상기 AlGaN 장벽층(120) 또는 상기 하부 캡층(150') 상에 형성될 수 있다.
전술한 바와 같이, 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG(CDEG) 전류가 쇼트키(schottky) 게이트 전극(160)의 제어를 통해 발생할 수 있다.
또한, 일 실시예에 따르면, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(120), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 형성되는 산화막층(미도시)을 더 포함할 수 있다.
일 실시예에 따르면, 상기 GaN 채널층(110)은 버퍼층(미도시) 상에 형성되는 것일 수 있다.
또한, 상기 버퍼층은, 기판(미도시) 상에 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판은 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판, AlN 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판이 없는 구조일 수 있다.
상기 버퍼층은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.
여기서, 상기 버퍼층의 두께는, 1 nm ~ 7 um인 것일 수 있다.
일 실시예에 따르면, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.
상기 AlN 버퍼층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.
이 경우, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
즉, 상기 AlN 버퍼층은 다양한 조건에서 성장될 수 있다. 예를 들어, 상기 AlN 버퍼층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.
상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.
여기서, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은 적층 방향에 따라 다양하게 변화할 수 있다.
예를 들어, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.
또한, 예를 들어, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다(예를 들어 계단식으로 불연속적인 감소).
상기 산화막층은 표면 누설 전류를 감소시키는 역할을 할 수 있다.
여기서, 상기 산화막층은, 상기 소스 전극(170) 또는 상기 드레인 전극(180)과 상기 게이트 전극(160) 사이에 형성되는 것일 수 있다.
상기 산화막층은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 산화막층은, SiO2, SixNy(예를 들어, Si3N4), HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 산화막층의 두께는, 2nm ~ 200nm 범위이며, 특히(또는, 바람직하게는), 상기 산화막층의 두께는 2nm ~ 100nm 일 수 있다.
또한, 상기 산화막층은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 산화막층은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
도 3은 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 구성을 나타내는 예시도이다.
도 3을 참조하면, 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자(100')는, 상기 AlGaN 장벽층(120) 및 상기 p형 게이트 층(130) 간에 위치하는 하부 캡층(150')을 더 포함할 수 있다.
상기 하부 캡층(150')는, 상기 AlGaN 장벽층(120) 상에 형성되고, GaN 또는 AlGaN등 질화물계 물질을 얇게 성장시킴으로써 형성될 수 있다.
상기 하부 캡층(150')은 상기 상부 캡층(130)과 함께 게이트 전류 특성 또는 항복 전압 특성을 개선시키거나, 표면 누설 전류를 막는 역할을 할 수 있다.
여기서, 상기 하부 캡층(150')은, AlzGa1-zN(0≤z≤1)으로 이루어진 것일 수 있다.
또한, 상기 하부 캡층(150')의 두께는, 0.1 nm ~ 100 nm인 것일 수 있다. 특히, 상기 하부 캡층(150')의 두께는 0.1 nm ~ 50nm일 수 있다.
도 3은 상기 하부 캡층(150')이 상기 AlGaN 장벽층(120) 상의 전 영역에 형성된 경우를 나타낸다.
따라서, 상기 소스 전극(170) 및 상기 드레인 전극(180)은 상기 하부 캡층(150')의 일부 영역 상에 형성될 수 있다.
또한, 이 경우, 상기 산화막층은 상기 하부 캡층(150')의 일부 영역 상에 형성될 수 있다.
도 4는 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 구성을 나타내는 예시도이다.
도 4를 참조하면, 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자(100'')는, 상기 AlGaN 장벽층(120) 및 상기 p형 게이트 층(130) 간에 위치하는 하부 캡층(150'')을 더 포함할 수 있다.
상기 하부 캡층(150'')는, 상기 AlGaN 장벽층(120) 상에 형성되고, GaN 또는 AlGaN등 질화물계 물질을 얇게 성장시킴으로써 형성될 수 있다.
상기 하부 캡층(150'')은 상기 상부 캡층(130)과 함께 게이트 전류 특성 또는 항복 전압 특성을 개선시키거나, 표면 누설 전류를 막는 역할을 할 수 있다.
여기서, 상기 하부 캡층(150'')은, AlzGa1-zN(0≤z≤1)으로 이루어진 것일 수 있다.
또한, 상기 하부 캡층(150'')의 두께는, 0.1 nm ~ 100 nm인 것일 수 있다. 특히, 상기 하부 캡층(150'')의 두께는 0.1 nm ~ 50nm일 수 있다.
다만, 도 4는 도 3과는 달리 상기 하부 캡층(150'')이 상기 AlGaN 장벽층(120) 상의 일부 영역 상에 형성된 경우를 나타낸다.
상기 일부 영역은, 상기 p형 게이트 층(130)이 형성되는 게이트 영역으로 정의된 영역일 수 있다.
따라서, 이 경우, 상기 소스 전극(170) 및 상기 드레인 전극(180)은 상기 AlGaN 장벽층(120)의 일부 영역 상에 형성될 수 있다.
또한, 이 경우, 상기 산화막층은 상기 AlGaN 장벽층(120)의 일부 영역 상에 형성될 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계, 상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 p형 도펀트인 p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층을 형성시키는 단계, 상기 p형 게이트 층 상에 상부 캡층을 형성시키는 단계 및 상기 상부 캡층 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 p형 도펀트는, Mg, C, Zn 및 Fe 중 적어도 하나인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 게이트 층의 두께는, 1 nm ~ 500 nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 x는, 0 ~ 0.5인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 상부 캡층은, AlyGa1 - yN(0≤y≤1)으로 이루어진 것일 수 있다.
또한, 일 실시예에 따르면, 상기 상부 캡층의 두께는, 1 nm ~ 100 nm인 것일 수 있다.
또한, 일 실시예에 따른 반도체 소자의 제조방법은, 상기 AlGaN 장벽층의 일부 영역 상에 소스 전극 및 드레인 전극을 형성시키는 단계를 더 포함할 수 있다.
또한, 일 실시예에 따른 반도체 소자의 제조방법은, 상기 AlGaN 장벽층 및 상기 p형 게이트 층 사이에 하부 캡층을 형성시키는 단계를 더 포함할 수 있다.
또한, 일 실시예에 따른 반도체 소자의 제조방법은, 상기 AlGaN 장벽층 또는 상기 하부 캡층 상에 소스 전극 및 드레인 전극을 형성시키는 단계를 더 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 채널층, 상기 AlGaN 장벽층, 상기 p형 게이트 층, 상기 상부 캡층 및 상기 하부 캡층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 5를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, GaN 채널층 상에 AlGaN 장벽층을 형성시킬 수 있다(S110).
다음으로, 상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 p형 도펀트인 p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층을 형성시킬 수 있다(S120).
다음으로, 상기 p형 게이트 층 상에 상부 캡층을 형성시킬 수 있다(S130).
다음으로, 상기 상부 캡층 상에 게이트 전극을 형성시킬 수 있다(S140).
일 실시예에 따르면, 상기 AlGaN 장벽층의 일부 영역 상에 소스 전극 및 드레인 전극을 형성시키는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 AlGaN 장벽층 및 상기 p형 게이트 층 사이에 하부 캡층을 형성시키는 단계를 더 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 하부 캡층이 형성된 경우, 상기 소스 전극 및 드레인 전극은 상기 AlGaN 장벽층 또는 상기 하부 캡층 상에 형성된 것일 수 있다.
도 6a ~ 도 6i는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 6a ~ 도 6i를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 기판(미도시) 상에 차례로 GaN 채널층(110), AlGaN 장벽층(120) 및 p형 게이트 층(130)을 형성시키는 단계로 이루어질 수 있다.
전술된 바와 같이, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판이 없는 구조일 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상기 p-GaN 게이트 층(130) 상에 게이트 전극(160)을 형성시키는 단계를 더 포함할 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(120)의 일부 영역 상에 소스 전극(170) 및 드레인 전극(180)을 형성시키는 단계를 더 포함할 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(120), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 산화막층(미도시)을 형성시키는 단계를 더 포함할 수 있다.
자세한 공정 순서를 도 6a ~ 도 6i를 참조하여 구체적으로 상술하면, 먼저, 기판(미도시)상에 MOCVD 박막 성장 장비를 가지고 GaN 채널층(110)을 형성(또는 성장)시킬 수 있다(도 6a).
전술된 바와 같이, 상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 기판의 종류는 Si, SiC, Sapphire, GaN(예를 들어, Freestanding GaN) 기판, AlN 기판 등이 될 수 있다.
상기 GaN 채널층(110)을 이루는 GaN은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.
이 경우, Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 상기 GaN 채널층(110)이 에피 성장으로 형성될 수 있다.
상기 GaN 채널층(110)은 0.5um ~ 10um의 두께를 가질 수 있다. 특히(또는 바람직하게는), 상기 GaN 채널층(110)은 0.6um ~ 3um의 두께를 가질 수 있다.
여기서, 상기 GaN 채널층(110)에는 semi-insulating한 특성을 만들어 주기 위해서 Fe, Mg 또는 Carbon이 도핑될 수 있다. 상기 GaN 채널층(110) 또한 한가지의 온도로 성장되거나 2 ~ 5가지 연속적 혹은 불연속적인 온도로 성장될 수 있다.
다음으로, 상기 GaN 채널층(110)을 성장시킨 후에는 이종접합 부분의 2DEG 층을 만들기 위한 활성층인 AlGaN 장벽층(120)을 성장시킬 수 있다(도 6b).
일 실시예에 따르면, 상기 AlGaN 장벽층(120)는 10% ~ 50% Al 조성비로 성장될 수 있다.
상기 AlGaN 장벽층(120)의 두께는 1 nm ~ 20 nm일 수 있다.
상기 AlGaN 장벽층(120)은 상기 GaN 채널층(110)과의 격자 상수 차이로 인한 piezo-polarization등으로 2DEG를 형성해주는 층으로써 Al 조성과 두께에 따라서 2DEG density가 결정될 수 있다.
다음으로, 상기 AlGaN 장벽층(120)을 성장시킨 후, 하부 캡층(150)으로 AlGaN을 성장시킬 수 있다(도 6c).
상기 하부 캡층(150)는, 상기 AlGaN 장벽층(120) 상에 형성되고, GaN 또는 AlGaN등 질화물계 물질을 얇게 성장시킴으로써 형성될 수 있다.
상기 하부 캡층(150)은 반도체 소자의 게이트 전류 특성 또는 항복 전압 특성을 개선 시키거나, 표면 누설 전류를 막는 역할을 할 수 있다.
여기서, 상기 하부 캡층(150)은, AlzGa1-zN(0≤z≤1)으로 이루어진 것일 수 있다.
또한, 상기 하부 캡층(150)의 두께는, 0.1 nm ~ 100 nm인 것일 수 있다. 특히, 상기 하부 캡층(150)의 두께는 0.1 nm ~ 50nm일 수 있다.
다음으로, 상기 하부 캡층(150) 위에 p형 도펀트로 도핑된 AlGaN을 성장시켜 p형 게이트 층(130)을 형성시킬 수 있다(도 6d).
상기 p형 게이트 층(130)은, GaN 계열(또는 질화물계 계열)의 물질에 p형 도펀트를 도핑시킨 물질로, 게이트 층으로 사용될 수 있다. 따라서, p-GaN 게이트 층이라고도 할 수 있다.
즉, 상기 p형 게이트 층(130)은 p형 도펀트로 도핑된 GaN 또는 AlGaN 층일 수 있다. 따라서, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 층을 의미할 수 있다. 특히, 상기 p형 게이트 층(130)의 조성 x는 0 ~ 0.5인 것일 수 있다.
상기 p형 게이트 층을 가지는 반도체 소자(예를 들어, HEMT 또는 HFET 소자)는 2DEG 밀도(density)의 감소 없이 노멀리-오프(normally-off) 특성을 유지할 수 있다는 장점을 가질 수 있다.
상기 p-GaN 게이트 층(또는 p형 게이트 층, 130)의 두께는, 1nm ~ 500nm인 것일 수 있다. 특히, 상기 p형 게이트 층(130)의 두께는, 1nm ~ 200nm인 것일 수 있다.
또한, 상기 p형 게이트 층(130)에 도핑된 p형 도펀트는, Mg, C, Zn 및 Fe 중 적어도 하나인 것일 수 있다.
예를 들어, 상기 p형 게이트 층(130)에 도핑된 p형 도펀트의 불순물 농도는 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 불순물의 농도는 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
다음으로, 상기 p형 게이트 층(130) 위에 AlGaN을 성장시켜 상부 캡층(140)을 형성시킬 수 있다(도 6e).
상기 하부 캡층(150) 및 상기 상부 캡층(140) 중 적어도 하나는 상기 p형 게이트 층(130) 보다 적은 양으로 도핑되거나 도핑되지 않는 것일 수 있다.
상기 상부 캡층(140)은, AlyGa1 - yN(0≤y≤1)으로 이루어진 것일 수 있다.
여기서, 상기 상부 캡층(140)의 두께는, 1nm ~ 100 nm인 것일 수 있다. 특히, 상기 상부 캡층(140)의 두께는, 1nm ~ 50nm일 수 있다.
다음으로, 상기 GaN 채널층(110)부터 상기 상부 캡층(140)까지 에피 성장시킨 후, 게이트 전극(160), 소스 전극(170) 및 드레인 전극(180)을 증착시키기 위해 에칭 또는 식각 공정을 진행할 수 있다.
일 실시예에 따르면, 상기 AlGaN 장벽층(120) 상의 일부 영역에 게이트 영역을 정의하고 나머지 부분을 Cl2와 BCl3 기반의 개스(gas)를 이용하여 p형 도펀트로 도핑된 AlGaN 층(즉, 상기 p형 게이트 층, 130)까지 식각이 진행될 수 있다(도 6f).
이 경우, 하부 캡층(150')은 여전히 상기 AlGaN 장벽층(120) 상의 전 영역에 위치하게 될 수 있다.
또 다른 일 실시예에 따르면, 하부 캡층(150'')까지 에피층이 식각될 수 있다(도 6g).
이 경우, 하부 캡층(150'')은 기정의된 게이트 영역에만 위치하게 될 수 있다.
다음으로, 상기 p-GaN 게이트 층(130) 상에 게이트 전극(160)을 형성시키고, 상기 AlGaN 장벽층(120) 상에 소스 전극(170) 및 드레인 전극(180)을 형성시키거나(도 6h), 상기 하부 캡층(150'') 상에 소스 전극(170) 및 드레인 전극(180)을 형성시킬 수 있다(도 6i).
도 6h의 경우, 전술된 도 3에 해당하는 반도체 소자(100')가 형성되며, 도 6i의 경우, 전술된 도 4에 해당하는 반도체 소자(100'')가 형성될 수 있다.
상기 소스 전극(170), 상기 드레인 전극(180)은 오믹 콘택을 형성할 수 있으며, 예를 들어, Ti/Al 기반의 구조가 사용될 수 있다. 또한, 이후 열처리가 될 수 있다.
상기 소스 전극(170), 드레인 전극(180) 및 게이트 전극(160)의 증착은 오믹 전극을 E-beam을 이용하여 이루어질 수 있다.
또한, 추가적으로, passivation을 위하여 상기 AlGaN 장벽층(120)(상기 하부 캡층(150')이 증착된 경우에는, 상기 하부 캡층(150')), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 산화막층(미도시)을 형성시킬 수 있다.
일 실시예에 따르면, 상기 GaN 채널층(110), 상기 AlGaN 장벽층(120), 상기 p형 게이트 층(130), 상기 상부 캡층(140) 및 상기 하부 캡층(150) 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 기술을 정리하면, 최근, 파워 반도체 시장의 급성장으로 인해, 낮은 on 저항과 높은 임계전압을 가지고 있는 질화물계(예를 들어, GaN)가 소자가 차세대 파워소자의 재료로써 주목을 받고 있다.
질화물계(GaN) 파워소자의 대표적인 예로는 HFET과 p-type HFET이 있을 수 있다.
HFET는 구조 특성상 높은 전류 특성을 가지고 있으나, 문턱전압이 낮다는 단점을 가지고 있다.
이를 해결하기 위한 방안으로 p-type으로 도핑 된 GaN 또는 AlGaN층을 이용하여 2DEG를 공핍시키는 방법이 적용될 수 있다.
일반적으로 사용되는 게이트 메탈은 높은 일함수(Workfunction)을 가지고 있어 p-type GaN 또는 AlGaN 층(p형 게이트 층)과 접촉 시, 낮은 쇼트키 장벽을 가지거나 오믹을 형성하게 되는데, 이는 소자가 턴-온 상태일 때 높은 게이트 전류를 흐르게 하여 소자의 항복전압이 감소할 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 질화물 반도체 소자 및 제작 방법에 관한 것으로, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층 및 상기 p형 게이트 층 위에 형성되고, 상기 p형 게이트 층보다 적은 양으로 도핑되거나 도핑되지 않으며 AlyGa1 - yN(0≤y≤1)으로 이루어진 상부 캡층을 포함하여 게이트 전류 특성 및 항복전압 특성이 개선된 질화물 반도체 소자 및 그 제조 방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, 상기 p형 게이트 층 및 상기 상부 캡층을 포함하는 게이트 구조를 통하여 노멀리-오프 소자의 게이트 전류가 감소하고, 항복 전압이 증가될 수 있는 이점이 있다.
본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.
100: 반도체 소자 110: GaN 채널층
120: AlGaN 장벽층 130: p형 게이트 층
140: 상부 캡층 150: 하부 캡층

Claims (32)

  1. GaN 채널층;
    상기 GaN 채널층 상에 형성된 AlGaN 장벽층;
    상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 형성되고, p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층;
    상기 p형 게이트 층 상에 형성된 상부 캡층; 및
    상기 상부 캡층 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 p형 도펀트는,
    Mg, C, Zn 및 Fe 중 적어도 하나인 것인 반도체 소자.
  3. 제1항에 있어서, 상기 p 형 도펀트의 농도는,
    1e12/cm3 ~ 1e21/cm3 인 것인 반도체 소자.
  4. 제1항에 있어서, 상기 p형 게이트 층의 두께는,
    1 nm ~ 500 nm인 것인 반도체 소자.
  5. 제1항에 있어서, 상기 x는,
    0 ~ 0.5인 것인 반도체 소자.
  6. 제1항에 있어서, 상기 상부 캡층은,
    AlyGa1 - yN(0≤y≤1)으로 이루어진 것인 반도체 소자.
  7. 제1항에 있어서, 상기 상부 캡층의 두께는,
    1 nm ~ 100 nm인 것인 반도체 소자.
  8. 제1항에 있어서,
    상기 AlGaN 장벽층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 AlGaN 장벽층 및 상기 p형 게이트 층 간에 위치하는 하부 캡층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 하부 캡층은,
    AlzGa1 - zN(0≤z≤1)으로 이루어진 것인 반도체 소자.
  11. 제9항에 있어서, 상기 하부 캡층의 두께는,
    0.1 nm ~ 100 nm인 것인 반도체 소자.
  12. 제9항에 있어서,
    상기 AlGaN 장벽층 또는 상기 하부 캡층 상에 형성되는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서, 상기 GaN 채널층의 두께는,
    0.5um ~ 10um인 것인 반도체 소자.
  14. 제1항에 있어서, 상기 GaN 채널층은,
    Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것인 반도체 소자.
  15. 제14항에 있어서, 상기 적어도 하나의 도펀트의 농도는,
    3e17/cm3 ~ 1e20/cm3인 것인 반도체 소자.
  16. 제1항에 있어서, 상기 AlGaN 장벽층의 두께는,
    1nm ~ 100nm인 것인 반도체 소자.
  17. 제1항에 있어서, 상기 GaN 채널층은,
    버퍼층 상에 형성된 것인 반도체 소자.
  18. 제17항에 있어서, 상기 버퍼층의 두께는,
    1 nm ~ 7 um인 것인 반도체 소자.
  19. 제17항에 있어서, 상기 버퍼층은,
    AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 것인 반도체 소자.
  20. 제1항에 있어서, 상기 GaN 채널층은,
    기판 상에 형성되는 것인 반도체 소자.
  21. 제20항에 있어서, 상기 기판은,
    Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것인 반도체 소자.
  22. GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계;
    상기 AlGaN 장벽층 상의 일부 영역에 정의된 게이트 영역에 p형 도펀트인 p형 도펀트로 도핑되며, AlxGa1 - xN(0≤x≤1)으로 이루어지는 p형 게이트 층을 형성시키는 단계;
    상기 p형 게이트 층 상에 상부 캡층을 형성시키는 단계; 및
    상기 상부 캡층 상에 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제22항에 있어서, 상기 p형 도펀트는,
    Mg, C, Zn 및 Fe 중 적어도 하나인 것인 반도체 소자의 제조방법.
  24. 제22항에 있어서, 상기 p형 도펀트의 농도는,
    1e12/cm3 ~ 1e21/cm3 인 것인 반도체 소자의 제조방법.
  25. 제22항에 있어서, 상기 p형 게이트 층의 두께는,
    1 nm ~ 500 nm인 것인 반도체 소자의 제조방법.
  26. 제22항에 있어서, 상기 x는,
    0 ~ 0.5인 것인 반도체 소자의 제조방법.
  27. 제22항에 있어서, 상기 상부 캡층은,
    AlyGa1 - yN(0≤y≤1)으로 이루어진 것인 반도체 소자의 제조방법.
  28. 제22항에 있어서, 상기 상부 캡층의 두께는,
    1 nm ~ 100 nm인 것인 반도체 소자의 제조방법.
  29. 제22항에 있어서,
    상기 AlGaN 장벽층의 일부 영역 상에 소스 전극 및 드레인 전극을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제22항에 있어서,
    상기 AlGaN 장벽층 및 상기 p형 게이트 층 사이에 하부 캡층을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제30항에 있어서,
    상기 AlGaN 장벽층 또는 상기 하부 캡층 상에 소스 전극 및 드레인 전극을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제30항에 있어서,
    상기 GaN 채널층, 상기 AlGaN 장벽층, 상기 p형 게이트 층, 상기 상부 캡층 및 상기 하부 캡층 중 적어도 하나는,
    유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자의 제조방법.
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CN111490100A (zh) * 2020-04-16 2020-08-04 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

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* Cited by examiner, † Cited by third party
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CN110943126A (zh) * 2018-09-21 2020-03-31 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN110943126B (zh) * 2018-09-21 2023-05-26 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN111490100A (zh) * 2020-04-16 2020-08-04 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
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