CN108987280B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，涉及半导体技术领域。本申请实施例中通过先将源极位置和/或漏极位置的半导体层刻蚀去除一部分，并利用源极位置或漏极位置的半导体层作为成核中心生长半导体材料。使得半导体材料可以外延生长至栅绝缘层上，进而可以得到栅极。如此制得的栅极不是直接在栅绝缘层上生长的，以源极位置或漏极位置的半导体层作为成核中心生长半导体材料可以得到单晶质量的栅极，使得栅极具备较高的晶体质量和优良的电学性能。从而可以在降低器件的栅极漏电流的同时，显著提升器件的阈值电压，扩展器件的栅极电压工作范围，提高器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制造方法。
背景技术
III族氮化物是一种重要的新型半导体材料，主要包括AlN、GaN、InN及这些材料的化合物，如AlGaN、InGaN、AlInGaN等。由于具有直接带隙、宽禁带、高击穿电场强度等优点，以GaN为代表的III族氮化物在发光器件、电力电子、射频器件等领域具有广阔的应用前景。例如，基于GaN的LED器件已成为发射绿光和蓝光的主要电学器件，在照明、背光、显示屏等领域获得了巨大应用。
III族氮化物的另一个重要器件类型是高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)，在功率半导体领域有巨大前景。由于自发极化和压电极化效应的存在，GaN与AlGaN界面处有很强的极化正电荷。这些极化正电荷的存在，会吸引并导致界面处二维电子气的生成。这些二维电子气具有很高的载流子浓度和很高的载流子迁移率，是制作高电子迁移率晶体管的核心组成部分。但III族氮化物半导体器件的性能仍然有待提高，III族氮化物半导体器件往往存在栅极漏电的问题。虽然在III族氮化物半导体器件中引入栅绝缘层，可以一定程度降低栅极漏电流，但设置栅绝缘层会使器件的阈值电压向更负的方向发展。
如果可以在栅绝缘层上制备半导体材料作为栅电极，则可以通过半导体材料的掺杂来调整栅电极的有效功函数，以达到调整器件的阈值电压的目的。但是在栅绝缘层上难以直接制备晶体质量高的半导体栅电极，材料的晶体质量对于器件性能的影响较大，晶体质量差的栅电极对器件的性能造成了不利影响。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制造方法。
本发明提供的技术方案如下：
一种半导体器件的制造方法，包括：
提供一衬底；
基于所述衬底制作形成半导体层；
在所述半导体层远离所述衬底的一侧制作栅绝缘层；
从所述栅绝缘层远离所述半导体层一侧进行刻蚀，形成用于制作源极的源极位置和/或用于制作漏极的漏极位置，其中，所述半导体层与源极位置或漏极位置对应的至少一部分被刻蚀去除；
以所述源极位置或漏极位置对应的半导体层为成核中心在该源极位置或漏极位置生长半导体材料，其中，所述源极位置和/或漏极位置的半导体材料外延生长至所述栅绝缘层的表面；
将从所述源极位置或从所述漏极位置外延生长的半导体材料刻蚀去除一部分，形成源极、漏极以及位于源极和漏极之间的栅极。
进一步地，在所述半导体层远离所述衬底的一侧制作栅绝缘层的步骤之前，该方法还包括：
在所述半导体层远离所述衬底的一侧制作钝化层；
将所述钝化层与用于制作栅极的栅极位置对应的部分刻蚀去除；
在所述半导体层远离所述衬底的一侧制作栅绝缘层包括：
在所述栅极位置制作所述栅绝缘层。
进一步地，在所述半导体层远离所述衬底的一侧制作栅绝缘层的步骤之后，该方法还包括：
在所述栅绝缘层远离所述半导体层的一侧制作钝化层；
将所述钝化层与用于制作栅极的栅极位置对应的部分刻蚀去除；
从所述栅绝缘层远离所述半导体层一侧进行刻蚀，分别形成用于制作源极的源极位置和用于制作漏极的漏极位置，包括：
将所述钝化层与所述源极位置和漏极位置对应的部分刻蚀去除。
进一步地，该方法还包括：
在形成所述源极、漏极以及栅极之后，在所述源极和栅极之间、所述栅极和漏极之间制作形成位于所述栅绝缘层远离半导体层一侧的钝化层。
进一步地，上述制作形成的源极、漏极以及栅极其中至少一个包括侧向外延的场板结构。
进一步地，该方法还包括：
在形成所述栅极的半导体材料中掺杂N-型材料或P型材料。
进一步地，在以所述源极位置或漏极位置对应的半导体层为成核中心在该源极位置或漏极位置生长半导体材料的过程中，形成所述源极和/或漏极的所述半导体材料掺杂P型或N-型杂质。
进一步地，该方法还包括：
在所述源极和漏极远离所述半导体层的一侧，分别制作欧姆接触电极。
进一步地，所述半导体材料包括氮化镓、氮化铝、氮化铟及其化合物。
本发明还提供了一种半导体器件，包括：
衬底；
制作于所述衬底一侧的半导体层；
制作于所述半导体层远离所述衬底一侧的源极和漏极；
制作于所述半导体层远离所述衬底一侧的栅绝缘层，所述栅绝缘层覆盖所述源极和漏极之间的半导体层的至少一部分；
制作于所述栅绝缘层远离所述半导体层一侧的栅极；其中，所述栅极从所述源极或漏极的位置以所述半导体层作为成核中心外延生长至所述栅绝缘层表面的半导体材料形成。
进一步地，该半导体器件还包括：
钝化层，所述钝化层制作于所述半导体层远离所述衬底一侧；其中，所述源极和栅极之间以及漏极和栅极之间具有所述钝化层。
进一步地，该半导体器件还包括从制作形成的源极、漏极以及栅极其中至少一个侧向外延形成的场板结构。
进一步地，所述栅极的材料包括P-型杂质或N-型杂质。
进一步地，所述源极和/或漏极的材料包括N型或P-型杂质。
进一步地，该半导体器件还包括位于所述源极远离所述半导体层一侧和所述漏极远离所述半导体层一侧的欧姆接触电极。
进一步地，所述半导体层包括：
制作于所述衬底一侧的沟道层；以及
制作于所述沟道层远离所述衬底一侧的势垒层，所述沟道层与所述势垒层的界面处形成二维电子气。
进一步地，所述半导体材料为氮化物，包括氮化镓、氮化铝、氮化铟及其多元化合物。
进一步地，所述栅极的材料含有P-型杂质。
进一步地，在选区外延的过程中，形成所述源极和/或漏极的所述半导体材料时掺杂N型杂质。
本申请实施例中通过先将源极位置或漏极位置的半导体层刻蚀去除一部分，并利用源极位置或漏极位置的半导体层作为成核中心生长半导体材料。使得半导体材料可以外延生长至栅绝缘层上，进而可以得到栅极。如此制得的栅极不是直接在栅绝缘层上生长的，以源极位置或漏极位置的半导体层作为成核中心生长半导体材料可以得到单晶质量的栅极，使得栅极具备较高的晶体质量和优良的电学性能。通过设置栅绝缘层可以降低器件的栅极漏电，同时半导体材料形成的栅极可以是单晶质量，可以显著提升器件的阈值电压。本申请实施例中的半导体器件可以在降低器件栅极漏电流的同时，显著提升器件的阈值电压，扩展器件的栅极电压工作范围，提高器件的性能，进而提高器件的可靠性。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种半导体器件的剖面结构示意图。
图2为本发明实施例提供的另一种半导体器件的剖面结构示意图。
图3为本发明实施例提供的一种半导体器件的制造方法的流程示意图。
图4为本发明实施例提供的一种半导体器件的制造方法中步骤S101对应的器件剖面结构示意图。
图5为本发明实施例提供的一种半导体器件的制造方法中步骤S102对应的器件剖面结构示意图。
图6为本发明实施例提供的一种半导体器件的制造方法中步骤S103对应的器件剖面结构示意图。
图7为本发明实施例提供的一种半导体器件的制造方法中步骤S104对应的器件剖面结构示意图。
图8为本发明实施例提供的一种半导体器件的制造方法中步骤S104对应的另一器件剖面结构示意图。
图9为本发明实施例提供的一种半导体器件的制造方法中步骤S104对应的再一器件剖面结构示意图。
图10为本发明实施例提供的一种半导体器件的制造方法中步骤S104对应的又一器件剖面结构示意图。
图11为本发明实施例提供的一种半导体器件的制造方法中步骤S105对应的器件剖面结构示意图。
图12为本发明实施例提供的一种半导体器件的制造方法中步骤S105对应的另一器件剖面结构示意图。
图13为本发明实施例提供的一种半导体器件的制造方法中步骤S105对应的再一器件剖面结构示意图。
图14为本发明实施例提供的一种半导体器件的制造方法中步骤S105对应的又一器件剖面结构示意图。
图15为本发明实施例提供的一种半导体器件的制造方法中步骤S106对应的器件剖面结构示意图。
图16为本发明实施例提供的一种半导体器件的制造方法中步骤S106对应的另一器件剖面结构示意图。
图17为本发明实施例提供的一种半导体器件的制造方法制得的器件剖面结构示意图。
图18为本发明实施例提供的一种半导体器件的制造方法制得的另一器件剖面结构示意图。
图19为本发明实施例提供的一种半导体器件的制造方法中步骤S107对应的器件剖面结构示意图。
图20为本发明实施例提供的一种半导体器件的制造方法中步骤S108对应的器件剖面结构示意图。
图21为本发明实施例提供的一种半导体器件的制造方法中步骤S108对应的另一种器件剖面结构示意图。
图22为本发明实施例提供的一种半导体器件的制造方法中制作栅绝缘层的器件剖面结构示意图。
图23为本发明实施例提供的一种半导体器件的制造方法中制作栅绝缘层的器件剖面结构示意图。
图24为本发明实施例提供的一种半导体器件的制造方法中步骤S109对应的器件剖面结构示意图。
图25为本发明实施例提供的一种半导体器件的制造方法中步骤S110对应的器件剖面结构示意图。
图26为本发明实施例提供的一种半导体器件的制造方法中步骤S110对应的另一器件剖面结构示意图。
图27为本发明实施例提供的一种半导体器件的制造方法中步骤S110对应的另一器件剖面结构示意图。
图28为本发明实施例提供的一种半导体器件的制造方法中步骤S110对应的另一器件剖面结构示意图。
图29为在制作有钝化层的半导体器件中生长半导体材料的另一器件剖面结构示意图。
图30为在制作有钝化层的半导体器件中生长半导体材料的另一器件剖面结构示意图。
图31为在制作有钝化层的半导体器件中生长半导体材料的另一器件剖面结构示意图。
图32为在制作有钝化层的半导体器件中生长半导体材料的器件剖面结构示意图。
图33为在制作有钝化层的半导体器件中去除部分半导体材料的器件剖面结构示意图。
图34为在制作有钝化层的半导体器件中去除部分半导体材料的另一器件剖面结构示意图。
图35为在制作有钝化层的半导体器件中去除部分半导体材料的另一器件剖面结构示意图。
图36为在制作有钝化层的半导体器件中去除部分半导体材料的另一器件剖面结构示意图。
图37为在本申请实施例提供的制作有钝化层的半导体器件的剖面结构示意图。
图38为在本申请实施例提供的制作有钝化层的半导体器件的另一剖面结构示意图。
图39为在本申请实施例提供的制作有钝化层的半导体器件的另一剖面结构示意图。
图40为在本申请实施例提供的制作有钝化层的半导体器件的另一剖面结构示意图。
图41为在本申请实施例提供的半导体器件的制造方法中步骤S109对应的器件剖面结构示意图。
图42为在本申请实施例提供的半导体器件的制造方法中步骤S109对应的另一器件剖面结构示意图。
图43为在本申请实施例提供的半导体器件的制造方法中制作有场板结构的器件剖面结构示意图。
图44为在本申请实施例提供的半导体器件的制造方法中制作有场板结构的另一器件剖面结构示意图。
图45为在本申请实施例提供的一种半导体器件的器件剖面结构示意图。
图46为在本申请实施例提供的一种半导体器件的另一器件剖面结构示意图。
图47为在本申请实施例提供的一种半导体器件的另一器件剖面结构示意图。
图48为在本申请实施例提供的一种半导体器件的另一器件剖面结构示意图。
图49为在本申请实施例提供的一种半导体器件的再一器件剖面结构示意图。
图50为在本申请实施例提供的一种半导体器件的又一器件剖面结构示意图。
图51为在本申请实施例提供的一种半导体器件的又一器件剖面结构示意图。
图52为在本申请实施例提供的一种半导体器件的又一器件剖面结构示意图。
图53为在本申请实施例提供的一种半导体器件的又一器件剖面结构示意图。
图54为在本申请实施例提供的一种半导体器件的又一器件剖面结构示意图。
图标：10-半导体器件；11，101-衬底；12，102-半导体层；121-沟道层；122-势垒层；13，103-栅绝缘层；14，104-源极；141-源极位置；15，105-漏极；151-漏极位置；106-半导体材料；17，107-栅极；171-栅极位置；172-场板结构；108-钝化层。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图1所示，为一种常见的HEMT结构，其中，在衬底11上制作了半导体层12，半导体层12中形成二维电子气(2DEG)，二维电子气在源极14和漏极15之间导通电流，栅极17控制器件的开关。但是由于在半导体层12中总是存在2DEG，所以只有在栅极17上加较大的负电压才可以关断电流。也就是说这个器件的阈值电压是负的。在栅极17不加电压的情况下，器件是无法关闭的，该种结构的HEMT属于常开型器件。在很多应用中，这种常开型器件会带来很大的安全隐患。在栅极17断路或断电等失效情况下，负载将承受很高的电压，存在严重的安全隐患。所以HEMT在应用中的一个重要障碍是难以制造常关型器件。
发明人发现，图1所示结构的另一个严重问题是在栅极17与2DEG之间容易出现严重的栅极漏电流。由于栅极17直接与2DEG连接，中间没有绝缘物质，所以，栅极漏电流相对较大，对很多应用非常不利，也容易由于较大的栅漏电而对器件的可靠性造成不利影响。
一种降低栅极漏电流的办法是在栅极17与半导体层12之间加上一层绝缘层13。如图2所示，这可以显著降低漏电流，但是会导致阈值电压往更负的方向发展。
一种常见的提升阈值电压的办法是在图1所示的器件结构中，使用P型GaN或P型AlGaN制作栅极17。由于P-GaN具有很高的功函数，可以显著地提升器件的阈值电压。但是这种结构也存在严重的问题，由于P-GaN直接与半导体层12中的势垒层接触，中间没有绝缘层13，同样导致了严重的栅极漏电问题。由于栅极漏电问题，导致器件只有较小的栅极电压工作范围，超过一定的电压器件就很可能损坏，造成严重的可靠性问题。
而如果在图2所示的器件中，先在势垒层上形成SiO2、SiN等栅绝缘层13，再直接在栅绝缘层13上生长P-GaN，因为SiO2、SiN等绝缘层都是非晶物质，在上面很难生长高质量的P-GaN，那么栅极17的晶体质量和电学性能都比较差，同样无法得到性能较好的半导体器件。
因此，如果为了降低栅极漏电流而在栅极17与半导体层12之间设置栅绝缘层13，那么将会使器件的阈值电压向更负的方向发展。而如果为了提升器件的阈值电压，采用P型GaN制作栅极17，在不设置绝缘层13时会存在栅极漏电流很大的缺点。而采用P型GaN制作栅极17，在设置了栅绝缘层13时，如前所述，栅绝缘层13上是难以制备质量较好的P型GaN栅极的，无法提升器件的性能，也无法提高器件的可靠性。例如，只有单晶形式的氮化物半导体才能形成有效的P-型掺杂。但是在栅绝缘层13上直接制作氮化物半导体材料通常只能获得多晶或非晶，无法进行有效掺杂，尤其是P-型掺杂。
为解决以上所述问题，本发明实施例提供一种半导体器件10的制造方法，如图3所示，该制造方法包括以下步骤。
步骤S101，如图4所示，提供一衬底101。
衬底101的材料可以是蓝宝石、碳化硅、氮化镓、硅或其它材料，本申请实施例并不限制衬底101的具体材料形式。
步骤S102，如图5所示，基于所述衬底101制作形成半导体层102。
半导体层102位于所述衬底101一侧，半导体层102的材料可以是III-V族化合物。可以理解的是，半导体层102可以包括沟道层121以及势垒层122。沟道层121位于所述衬底101的一侧，势垒层122位于沟道层121远离衬底101的一侧。沟道层121和势垒层122可以形成异质结结构，在沟道层121和势垒层122的界面处形成二维电子气。势垒层122的材料可以是能够与沟道层121形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。
步骤S103，如图6所示，在所述半导体层102远离所述衬底101的一侧制作栅绝缘层103。
在制作完成半导体层102后，可以在半导体层102远离衬底101一侧继续制作栅绝缘层103。制作栅绝缘层103的材料可以是氮化硅、氧化铝、氧化硅或氧化铬等材料。栅绝缘层103可以将半导体层102的表面全部覆盖，或者可以只覆盖半导体层102表面的一部分。设置栅绝缘层103可以降低器件的漏电流。
步骤S104，从所述栅绝缘层103远离所述半导体层102一侧进行刻蚀，形成用于制作源极104的源极位置141和/或用于制作漏极105的漏极位置151，其中，所述半导体层102与源极位置141或漏极位置151对应的至少一部分被刻蚀去除。
在制作完成栅绝缘层103后，可以从栅绝缘层103远离所述半导体层102一侧进行刻蚀。可以理解的是，在栅绝缘层103将半导体层102的表面全部覆盖时，在制作源极位置141或漏极位置151时，就需要将源极位置141或漏极位置151的栅绝缘层103刻蚀去除，再将源极位置141或漏极位置151的半导体层102刻蚀去除一部分，以将半导体层102暴露出一部分。在栅绝缘层103没有覆盖源极位置141或漏极位置151的半导体层102时，可以不去除源极位置141或漏极位置151的半导体层102，也可以去除预设位置的半导体层102的一部分，形成源极位置141或漏极位置151。
可以理解的是，在对半导体层102进行刻蚀时，如图7所示，可以仅刻蚀形成源极位置141，或者，如图8所示，仅刻蚀形成漏极位置151，也可以如图9所示，一并形成源极位置141和漏极位置151。对半导体层102的刻蚀深度可以达到势垒层122、沟道层121或更深的深度，在源极位置141处对半导体层102的刻蚀深度与在漏极位置151处对半导体层102的刻蚀深度可以相等，也可以不同。本申请实施例并不限制对半导体层102的具体刻蚀深度。
此外，再如图7至图9所示，半导体层102进行刻蚀的源极位置141可以为一个，漏极位置151也可以为一个，这样最后制得的半导体器件就具备一个源极104和一个漏极105。如图10所示，漏极位置151可以为多个，源极位置141为一个，如此制得的半导体器件就具备一个源极104以及多个漏极105。可以理解的是，半导体器件10还可以具备多个源极104和多个漏极105，相应的，对半导体层102进行刻蚀时，就可以对应刻蚀多个源极位置141和多个漏极位置151。本申请实施例并不限制源极位置141和漏极位置151的具体数量。
步骤S105，以所述源极位置141和漏极位置151对应的半导体层102为成核中心在该源极位置141和漏极位置151生长半导体材料106，其中，所述源极位置141和/或漏极位置151的半导体材料106外延生长至所述栅绝缘层103的表面。
如图11至14所示，将源极位置141或漏极位置151处的半导体层102刻蚀去除后，可以以源极位置141或漏极位置151处的半导体层102中的氮化物作为成核中心外延生长半导体材料106。在本申请实施例中，外延生长的半导体材料106可以选择包括氮化镓、氮化铝、氮化铟及其化合物。在外延生长半导体材料106时，可以通过控制外延生长的环境条件，使半导体材料106在沿半导体层102所在平面的生长速度大于竖直方向的生长速度。半导体材料106以源极位置141或漏极位置151的半导体层102中的势垒层122或沟道层121等半导体层作为成核中心，即可在半导体层102或栅绝缘层103的表面进行侧向生长。
由于半导体层102中的势垒层122、沟道层121等半导体层不是非晶材料，以这样的半导体层102作为成核中心，外延生长得到的半导体材料106就可以具有较高的晶体质量和较优良的电学性能，即可以外延生长得到单晶质量的半导体材料106。
步骤S106，将从所述源极位置141或从所述漏极位置151外延生长的半导体材料106刻蚀去除一部分，形成源极104、漏极105以及位于源极104和漏极105之间的栅极107。
如图15和图16所示，在半导体材料106完成外延侧向生长后，可以根据半导体器件的预设结构，将外延至所述栅绝缘层103表面的半导体材料106刻蚀去除一部分，保留源极位置141、漏极位置151以及用于制作栅极107的栅极位置171的半导体材料106。如图17和图18所示，源极位置141对应的半导体材料106可以形成源极104，漏极位置151对应的半导体材料106可以形成漏极105，源极位置141和漏极位置151之间的半导体材料106形成栅极107。可以理解的是，进行外延生长的半导体材料106可以掺杂其他材料，在半导体材料106外延侧向生长至栅极位置171时，可以进行P型掺杂，形成P型掺杂氮化物栅极。当然，栅极位置171处的材料也可以进行N-型掺杂，形成N-型掺杂的栅极可以使器件的阈值电源向更负的方向发展。通过对材料进行不同形式的掺杂，可以获得不同性能的半导体器件。本申请实施例并不限制掺杂的具体形式。
可以理解的是，如前所述，栅绝缘层103采用氧化硅、氮化硅等材料时，由于这些物质是非晶材料，直接在这样的栅绝缘层103上是很难生长得到高质量的单晶半导体材料106的。本申请实施例中，栅绝缘层103上的栅极107并不是直接在栅绝缘层103上生长的，而是以源极位置141或漏极位置151的半导体层102为成核中心生长得到的，半导体层102中的各层是晶体质量较高的氮化物晶体。如此，使得栅极107可以是单晶质量的半导体材料106，使得栅绝缘层103上的栅极107具备较高的晶体质量和较优良的电学性能。
如前所述，半导体器件可以包括一个源极104、一个栅极107和一个漏极105，也可以包括多个源极104、多个漏极105以及呈插指状设置在源极104和漏极105之间的多个栅极107。在对外延生长的半导体材料106进行去除时，可以根据预先确定的器件结构去除预设位置的半导体材料106。
综上所述，本申请实施例中通过先将源极位置141或漏极位置151的半导体层102刻蚀去除一部分，并利用源极位置141或漏极位置151的半导体层102作为成核中心生长半导体材料106。使得半导体材料106可以外延生长至栅绝缘层103上，进而可以得到栅极107。如此制得的栅极107不是直接在栅绝缘层103上生长的，以源极位置141或漏极位置151的半导体层102作为成核中心生长半导体材料106可以得到单晶质量的栅极107，使得栅极107具备较高的晶体质量和优良的电学性能。通过设置栅绝缘层103可以降低器件的栅极漏电，同时半导体材料106形成的栅极107可以是单晶质量，可以显著提升器件的阈值电压。本申请实施例中的半导体器件10可以在降低器件栅极漏电流的同时，显著提升器件的阈值电压，扩展器件的栅极电压工作范围，提高器件的性能，进而提高器件的可靠性。通过对不同区域的半导体材料106进行掺杂，可以得到不同性能的半导体器件。
在另一种具体实施方式中，在所述半导体层102远离所述衬底101的一侧制作栅绝缘层103的步骤之前，该方法还包括以下步骤S107和步骤S108。
步骤S107，如图19所示，在所述半导体层102远离所述衬底的一侧制作钝化层108。
步骤S108，如图20和图21所示，将所述钝化层108与用于制作栅极107的栅极位置171对应的部分刻蚀去除。
在制作完成半导体层102后，可以先在半导体层102远离衬底101的表面制作一层钝化材料，形成钝化层108。在完成钝化层108的制作后，将预先确定的栅极位置171处的钝化材料去除，使得钝化层108上形成可以容纳栅极107的凹槽。如图22和图23所示，然后在该栅极位置171的凹槽内再制作栅绝缘层103，使栅绝缘层103至少覆盖栅极位置171凹槽的底部。可以理解的是，可以将栅极位置171的钝化层全部去除，使栅极位置171的半导体层102的表面暴露出来，从而使得再制作的栅绝缘层103位于栅极位置171的半导体层102的表面。
如上所述，钝化层108可以在制作栅绝缘层103之前进行制作，还可以在制作完成栅绝缘层103之后再制作钝化层108。在另一种具体实施方式中，在所述半导体层102远离所述衬底101的一侧制作栅绝缘层103的步骤之后，该方法还可以包括以下步骤S109和步骤S110。
步骤S109，如图24所示，在所述栅绝缘层103远离所述半导体层102的一侧制作钝化层108。
可以理解的是，钝化层108可以是在制作完成栅绝缘层103后制作的，通过设置钝化层108可以钝化半导体器件的表面，降低或消除半导体器件的电流崩塌效应，并可以保护半导体层102表面免受外界影响，从而提高半导体器件的性能。钝化层108可以采用氮化硅等材料。
步骤S110，将所述钝化层108与用于制作栅极107的栅极位置171对应的部分刻蚀去除。
由于预先形成了钝化层108，而后续制作的栅极107需要与栅绝缘层103相接触，在制作栅极107之前，如图25和图26所示，可以将栅极位置171的钝化层108去除。栅极位置171可以是钝化层108上的与栅极107相匹配的凹槽。
在栅绝缘层103表面制备完成钝化层108后，相应的，再如图25和图26所示，从所述栅绝缘层103远离所述半导体层102一侧进行刻蚀时，就可以将所述钝化层108与所述源极位置141和漏极位置151对应的部分刻蚀去除，进而再刻蚀去除栅绝缘层103和半导体层102，分别形成用于制作源极104的源极位置141和用于制作漏极105的漏极位置151。可以理解的是，如图27和图28所示，在钝化层108位于半导体层102表面的器件的制作过程中，可以将源极位置141和漏极位置151的钝化层108和半导体层102的一部分去除。在本申请实施例中，制作栅极位置171可以与制作源极位置141或漏极位置151同时进行，也可以分开制作，本申请实施例并不限制源极位置141、漏极位置151和栅极位置171的制作顺序。
如图29、图30、图31和图32所示，从源极位置141或漏极位置151外延生长的半导体材料106可以覆盖钝化层108的表面，并可以通过控制外延生长的条件，使半导体材料106生长至钝化层108上的栅极位置171。半导体材料106即可实现选区生长，将栅极位置171的凹槽填充。
在先形成钝化层108后进行源极位置141或漏极位置151刻蚀的实施例中，在完成以源极位置141、漏极位置151及栅极位置171的半导体材料106的生长后，如图33、图34、图35和图36所示，可以将钝化层108表面的半导体材料106的一部分去除，从而分别得到对应的如图37、图38、图39和图40所示的半导体器件。
如前所述，钝化层108可以在刻蚀形成源极位置141和漏极位置151前制作完成，也可以在制作形成源极104、漏极105和栅极107之后再制作。相应的，该方法还包括以下步骤。
步骤S111，如图41和图42所示，在形成所述源极104、漏极105以及栅极107之后，在所述源极104和栅极107之间、所述栅极107和漏极105之间制作形成位于所述栅绝缘层103远离半导体层102一侧的钝化层108。
在没有先在半导体层102或栅绝缘层103表面制作钝化层108的器件中，在制作完成源极104、漏极105和栅极107后，可以在源极104和栅极107之间填充钝化材料，同时在栅极107和漏极105之间填充钝化材料，形成钝化层108。图41所示的器件，是在图17所示的器件结构的栅绝缘层103上制作形成的钝化层108。图42所示的器件，是在图18所示的器件结构的栅绝缘层103上制作形成的钝化层108。
在另一种具体实施方式中，如图43和图44所示，上述制作形成的源极104、漏极105以及栅极107其中至少一个包括侧向外延的场板结构172。即在对半导体材料106进行刻蚀去除时，可以同时保留栅极位置171以及栅极位置171以外的部分半导体材料106。保留不同位置的半导体材料106，可以形成不同的场板结构172。可以形成与源极104连接的源极场板，也可以形成与栅极107连接的栅极场板，也可以形成与漏极105连接的漏极场板。场板结构172的具体形态和掺杂浓度可以根据器件的结构、工作电压进行相应调整。
在制作源极位置141或漏极位置151的半导体材料106时，可以进行N型掺杂，再在源极位置141和漏极位置151的N型掺杂半导体材料上制作欧姆接触电极。如此，N型掺杂半导体材料上形成的欧姆接触可以具有更低的欧姆接触电阻，从而提高器件的性能。当然，形成源极104和漏极105的半导体材料还可以不进行掺杂，可以根据半导体器件的实际需要进行处理，本申请实施例并不限制源极104或漏极105的掺杂形式。
本申请实施例还提供了一种半导体器件10，如图45、图46、图47和图48所示，该半导体器件10包括衬底101、半导体层102、栅绝缘层103、源极104、漏极105和栅极107。
如前所述，衬底101的材料可以是蓝宝石、碳化硅、氮化镓、硅或其它适合生长氮化镓的材料，本申请实施例并不限制衬底101的具体材料形式。
半导体层102制作于所述衬底101一侧。如图49和图50所示，所述半导体层102可以包括：制作于所述衬底101一侧的沟道层121；以及制作于所述沟道层121远离所述衬底101的一侧的势垒层122，所述沟道层121与所述势垒层122的界面处形成二维电子气。
源极104和漏极105制作于所述半导体层102远离所述衬底101一侧。
栅绝缘层103制作于所述半导体层102远离所述衬底101一侧，所述栅绝缘层103覆盖所述源极104和漏极105之间的半导体层102的至少一部分。
栅极107制作于所述栅绝缘层103远离所述半导体层102一侧。所述栅极107由制作所述源极104或漏极105时，从所述源极104或漏极105的位置以所述半导体层102作为成核中心外延生长至所述栅绝缘层103表面的半导体材料106形成。详细的制作方法参见前述方法实施例，这里不再赘述。
本申请实施例的半导体器件10中的栅极107不是直接在栅绝缘层103生长的，而是先将源极位置141和栅极位置171的半导体层102的一部分刻蚀去除，使半导体层102中的氮化物暴露出。再以半导体层102中的氮化物为成核中心生长半导体材料106，这些外延生长的半导体材料106就可以在栅绝缘层103上选区生长，进而通过刻蚀去除多余的半导体材料106，制备得到栅极107。使得本申请实施例中半导体器件10的栅极107是以半导体层102中高质量的半导体为核生长的，使栅极位置171的半导体材料106可以形成单晶质量的栅极107，使栅极107具备优良的电学性能。可以理解的是，在制备栅极107时可以进行P型掺杂或N-型掺杂。在以所述源极位置141或漏极位置151对应的半导体层102为成核中心在该源极位置141或漏极位置151生长半导体材料106的过程中，形成所述源极104和/或漏极105的所述半导体材料106掺杂P型或N-型杂质。
在另一具体实施方式中，如图51、图52、图53和图54所示，该半导体器件10还可以包括钝化层108，所述钝化层108制作于所述半导体层102远离所述衬底101一侧；其中，所述源极104和栅极107之间以及漏极105和栅极107之间具有所述钝化层108。
如前所述，钝化层108可以是在制作形成源极位置141、漏极位置151之前制备的，也可以是在制作完成源极104、栅极107和漏极105之后再制备。详细的，可参见前述方法实施例，这里不再赘述。
在另一种具体实施方式中，再如图30所示，该半导体器件10还包括从制作形成的源极104、漏极105以及栅极107其中至少一个侧向外延形成的场板结构172。该场板结构172是在刻蚀去除半导体材料106时形成，根据器件的结构保留部分半导体材料106，进而形成场板结构172。本申请实施例中半导体器件10的场板结构172也是以半导体层102为成核中心外延侧向生长的，同样具备较高的晶体质量和优良的电学性能。
综上所述，本申请实施例中的半导体器件10中的栅极107是以半导体层102为成核中心，在制备源极104或漏极105过程中，通过外延选区生长的方法制备得到的。如此制得的栅极107不是直接在栅绝缘层103上生长的，以源极位置141或漏极位置151的半导体层102作为成核中心生长半导体材料106可以得到单晶质量的栅极107，使得栅极107具备较高的晶体质量和优良的电学性能。从而可以显著降低器件的漏电流的同时，显著提升器件的阈值电压，扩展器件的栅极电压工作范围，提高器件的可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (19)
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
基于所述衬底制作形成半导体层；
在所述半导体层远离所述衬底的一侧制作栅绝缘层；
从所述栅绝缘层远离所述半导体层一侧进行刻蚀，形成用于制作源极的源极位置和/或用于制作漏极的漏极位置，其中，所述半导体层与源极位置或漏极位置对应的至少一部分被刻蚀去除；
以所述源极位置或漏极位置对应的半导体层为成核中心在该源极位置或漏极位置生长半导体材料，其中，所述源极位置和/或漏极位置的半导体材料外延生长至所述栅绝缘层的表面；
将从所述源极位置或从所述漏极位置外延生长的半导体材料刻蚀去除一部分，形成源极、漏极以及位于源极和漏极之间的栅极。
2.根据权利要求1所述的制造方法，其特征在于，在所述半导体层远离所述衬底的一侧制作栅绝缘层的步骤之前，该方法还包括：
在所述半导体层远离所述衬底的一侧制作钝化层；
将所述钝化层与用于制作栅极的栅极位置对应的部分刻蚀去除；
在所述半导体层远离所述衬底的一侧制作栅绝缘层包括：
在所述栅极位置制作所述栅绝缘层。
3.根据权利要求1所述的制造方法，其特征在于，在所述半导体层远离所述衬底的一侧制作栅绝缘层的步骤之后，该方法还包括：
在所述栅绝缘层远离所述半导体层的一侧制作钝化层；
将所述钝化层与用于制作栅极的栅极位置对应的部分刻蚀去除；
从所述栅绝缘层远离所述半导体层一侧上的所述钝化层起进行刻蚀，分别形成用于制作源极的源极位置和用于制作漏极的漏极位置，包括：
将所述钝化层和所述半导体与所述源极位置和漏极位置对应的部分刻蚀去除。
4.根据权利要求1所述的制造方法，其特征在于，该方法还包括：
在形成所述源极、漏极以及栅极之后，在所述源极和栅极之间、所述栅极和漏极之间制作形成位于所述栅绝缘层远离半导体层一侧的钝化层。
5.根据权利要求1至3任意一项所述的制造方法，其特征在于，上述制作形成的源极、漏极以及栅极其中至少一个包括侧向外延的场板结构。
6.根据权利要求1至3任意一项所述的制造方法，其特征在于，该方法还包括：
在形成所述栅极的半导体材料中掺杂N-型材料或P型材料。
7.根据权利要求1至3任意一项所述的制造方法，其特征在于，在以所述源极位置或漏极位置对应的半导体层为成核中心在该源极位置或漏极位置生长半导体材料的过程中，形成所述源极和/或漏极的所述半导体材料掺杂P型或N-型杂质。
8.根据权利要求7所述的制造方法，其特征在于，该方法还包括：
在所述源极和漏极远离所述半导体层的一侧，分别制作欧姆接触电极。
9.根据权利要求1至3任意一项所述的制造方法，其特征在于，所述半导体材料包括氮化镓、氮化铝、氮化铟及其化合物。
10.一种半导体器件，其特征在于，包括：
衬底；
制作于所述衬底一侧的半导体层；
制作于所述半导体层远离所述衬底一侧的源极和漏极；
制作于所述半导体层远离所述衬底一侧的栅绝缘层，所述栅绝缘层覆盖所述源极和漏极之间的半导体层的至少一部分；
制作于所述栅绝缘层远离所述半导体层一侧的栅极；其中，所述栅极从所述源极或漏极的位置以所述半导体层作为成核中心外延生长至所述栅绝缘层表面的半导体材料形成。
11.根据权利要求10所述的半导体器件，其特征在于，该半导体器件还包括：
钝化层，所述钝化层制作于所述半导体层远离所述衬底一侧；其中，所述源极和栅极之间以及漏极和栅极之间具有所述钝化层。
12.根据权利要求10所述的半导体器件，其特征在于，该半导体器件还包括从制作形成的源极、漏极以及栅极其中至少一个侧向外延形成的场板结构。
13.根据权利要求10至12任意一项所述的半导体器件，其特征在于，所述栅极的材料包括P-型杂质或N-型杂质。
14.根据权利要求10至12任意一项所述的半导体器件，其特征在于，所述源极和/或漏极的材料包括N型或P-型杂质。
15.根据权利要求10至12任意一项所述的半导体器件，其特征在于，该半导体器件还包括位于所述源极远离所述半导体层一侧和所述漏极远离所述半导体层一侧的欧姆接触电极。
16.根据权利要求10至12任意一项所述的半导体器件，其特征在于，所述半导体层包括：
制作于所述衬底一侧的沟道层；以及
制作于所述沟道层远离所述衬底一侧的势垒层，所述沟道层与所述势垒层的界面处形成二维电子气。
17.根据权利要求16所述的半导体器件，其特征在于，所述半导体材料为氮化物，包括氮化镓、氮化铝、氮化铟及其多元化合物。
18.根据权利要求17所述的半导体器件，其特征在于，所述栅极的材料含有P-型杂质。
19.根据权利要求17所述的半导体器件，其特征在于，在以所述源极位置或漏极位置对应的半导体层为成核中心在该源极位置或漏极位置生长半导体材料的过程中，形成所述源极和/或漏极的所述半导体材料时掺杂N型杂质。
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