KR101364029B1 - 질화물 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
질화물 반도체 소자 및 이의 제조 방법이 개시된다. 본 발명의 실시 예들은 알루미늄 나이트라이드를 이용하여 공간층(spacer)을 형성함으로써, 전자 농도가 감소하는 채널 영역을 최소화하고, 노멀리 오프 형태의 구현 시에 발생하는 전류 감소 현상을 보완할 수 있다. 즉, 본 발명의 실시 예들은 2차원 전자 가스 채널의 전류의 변화를 줄이고, 전체적으로 전류량을 증가시킨다. 본 발명의 실시 예들은 p형 질화물을 이용하여 노멀리 오프 형태로 2차원 전자 가스 채널을 형성할 수 있다. 본 발명의 실시 예들은 게이트 전극의 아래 영역을 제외한 영역에 대해서만 알루미늄 나이트라이드를 성장함으로써 2차원 전자 가스 채널의 전류량을 감소시키지 않음과 동시에, 문턱전압(공급전압)을 양(positive)으로 유지할 수 있고, 문턱전압이 높은 노멀리 오프 소자를 제조할 수 있다. 본 발명의 실시 예들은 p형 질화물 게이트의 알루미늄 갈륨 나이트라이드 장벽층 아래에 알루미늄 나이트라이드를 선택 성장함으로써 성장하지 아니한 폭에 따라 2차원 전자 가스 채널의 전류량과 문턱전압을 조절할 수 있고, 이에 따라 노멀리 오프 특성을 강화할 수 있다.
Description
본 발명은 노멀리 오프 형태의 질화물 반도체 소자 및 이의 제조 방법에 관한 것이다.
질화물 반도체는 광대역 밴드 갭 화합물 반도체로서, 가시 범위와, 넓게는 자외선 범위까지 광을 방출하는 것이 가능하다. 청자색 레이저 다이오드 및 청색 발광 다이오드는 광 픽업 장치, 신호등, 퍼블릭 디스플레이, 액정의 백라이트, 조명에 이르기까지 넓은 분야에서 사용되고 있다.
질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 온(on) 저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는, 일반적으로 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect-Transistor; MOSFET)와, 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; IGBT)가 있다. 또한, 갈륨 나이트라이드(Gallium Nitride; GaN) 계열로는, 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT), 이종 접합 전계 효과 트랜지스터(Heterojunction Field-Effect Transistor; HFET) 및 MOSFET 등의 소자가 연구되고 있다. HEMT는, 높은 전자의 이동도를 이용하여 고주파 특성의 통신 소자 등에 이용되고 있다.
도 1은 이종 접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다. 도 1을 참조하면, 일반적인 HFET는 기판(1), 상기 기판 상에 형성된 제1 GaN층(2), 상기 제1 GaN층 상에 형성되는 AlGaN층(3), 상기 AlGaN층 상에 형성되는 제2 GaN층(4), 상기 제2 GaN층 상에 형성되는 게이트(Gate) 전극(5), 소스(Source) 전극(6) 및 드레인(Drain) 전극(7)을 포함한다.
일반적인 HFET는 쇼트키(schottky) 게이트 전극을 통해 드레인 전극에서 소스 전극으로 흐르는 2차원 전자 가스(Two-Dimensional Electron Gas; 2DEG) 전류를 스위칭(switching) 동작한다.
일반적인 HFET 소자의 경우, 게이트 동작을 이용한 쇼트키 특성의 퀄리티가 소자의 스위칭 특성에 커다란 영향을 줄 수 있다. 따라서, 게이트 쪽 누설 전류(leakage)를 최소화하고, 공핍 영역을 확대하는 역할이 무엇보다 중요하다. 또한 이종 접합 구조에서의 2DEG 채널의 전류 흐름을 평상시에서는 턴-오프(turn-off) 되도록 문턱 전압(공급 전압)을 양의 방향으로 이동시키는 기술이 필요하다.
HFET 소자를 구성하는 질화물 박막은 성장시키는 과정에서 의도치 않게 발생하는 질소 결함으로 인해 n-타입으로 도핑되고, 질화물 박막은 높은 밴드 갭(band gap)에 불구하고 전도성을 갖게 된다.
의도하지 아니한 도핑으로 인해 질화물 박막층에 형성되는 자유전자 캐리어는 보통 1.0×1016~1.0×1017개 정도의 수준으로 형성된다. 이러한 과정을 통해 질화물 박막 자체에 자유 전자 캐리어가 형성될 경우, 게이트 아래에 존재하는 2DEG 채널을 국부적으로 공핍시키게 된다. 이로써, HFET 소자에는 2DEG 채널 외에 전류가 흐를 수 있는 채널이 형성되게 되고, 이때 2DEG 채널이 아닌 박막을 통해 흐르는 전류는 누설 전류로서 소자 성능의 저하를 가져오게 되며, 소자의 off 상태를 유지하게 어려워진다. 즉, HFET 소자는, 의도하지 아니한 도핑으로 인해 많은 누설 전류와 낮은 내전압을 갖게 될 수 있다.
본 발명의 실시 예들은 노멀리 오프 형태를 갖는 질화물 반도체 소자 및 이의 제조 방법을 제공하는 데에 일 목적이 있다.
본 발명의 실시 예들은 2차원 전자 가스 채널의 전류량을 감소시키지 않고, 문턱전압(공급전압)을 양으로 유지하는 질화물 반도체 소자 및 이의 제조 방법을 제공하는 데에 그 목적이 있다.
일 실시 예에 따른 질화물 반도체 소자는, 기판 위에 형성되고, 질화물계 반도체로 이루어지는 버퍼층과, 상기 버퍼층의 상부에 2차원 전자 가스 채널이 형성되도록 하는 장벽층과, 상기 버퍼층과 상기 장벽층의 사이에 형성되는 공간층과, 상기 장벽층 위에 접촉되는 게이트 전극, 소스 전극 및 드레인 전극을 포함하여 구성된다. 여기서, 상기 공간층은, 리세스 영역을 포함하고, 상기 장벽층은, 상기 리세스 영역을 통해 상기 버퍼층의 일부와 접하고, 상기 공간층 위에 형성된다.
상기 질화물 반도체 소자는, 일정 폭을 가지고, 상기 장벽층 위에 형성되며, p형 질화물로 이루어지는 캡층을 더 포함할 수 있다.
상기 질화물 반도체 소자는, 상기 소스 전극, 드레인 전극, 및 게이트 전극이 접촉되지 아니한 상기 장벽층 위에 형성되는 산화막층을 더 포함하여 구성될 수 있다.
일 실시 예에 따른 질화물 반도체 소자의 제조 방법은, 기판 위에 질화물을 이용하여 버퍼층을 형성하는 단계와, 상기 버퍼층 위에 알루미늄 나이트라이드를 이용하여 공간층을 형성하는 단계와, 상기 공간층을 식각하여 리세스 영역을 형성하는 단계와, 상기 공간층 및 리세스 영역 위에 장벽층을 형성하는 단계와, 상기 장벽층 위에 소스 전극 및 드레인 전극을 접촉하는 단계를 포함하여 구성된다.
다른 실시 예에 따른 기판 위에 질화물을 이용하여 버퍼층을 형성하는 단계와, 상기 버퍼층 위에 알루미늄 나이트라이드를 선택적으로 성장하여 리세스 영역을 포함하는 공간층을 형성하는 단계와, 상기 공간층 위에 장벽층을 형성하는 단계와, 상기 장벽층 위에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계를 포함하여 구성된다.
상기 공간층을 형성하는 단계는, 상기 버퍼층 위에 산화막을 증착하는 과정과, 상기 산화막 위에 상기 리세스 영역을 정의하고, 상기 리세스 영역 이외의 영역을 제거하는 과정과, 상기 알루미늄 나이트라이드를 증착하는 과정과, 상기 산화막을 제거하는 과정을 포함하여 구성될 수 있다.
상기 실시 예들에 따른 질화물 반도체 소자의 제조 방법은, 상기 장벽층 위에 p형 질화물을 이용하여 일정 폭을 가지는 캡층을 형성하는 단계를 더 포함하여 구성될 수 있다. 여기서, 상기 게이트 전극을 형성하는 단계는, 상기 캡층 위에 형성한다.
상기 캡층을 형성하는 단계는, 상기 장벽층 위에 상기 p형 질화물을 증착하는 과정과, 상기 일정 폭을 가지는 게이트 메탈 마스크를 형성하여 게이트 영역을 정의하는 과정과, 상기 게이트 영역을 제외한 나머지 영역을 식각하는 과정을 포함하여 구성될 수 있다.
상기 실시 예들에 따른 질화물 반도체 소자의 제조 방법은, 상기 소스 전극, 드레인 전극, 및 게이트 전극이 접촉되지 아니한 상기 장벽층 위에 산화막층을 형성하는 단계를 더 포함하여 구성된다.
본 발명의 실시 예들은 알루미늄 나이트라이드를 이용하여 공간층(spacer)을 형성함으로써, 전자 농도가 감소하는 채널 영역을 최소화하고, 노멀리 오프 형태의 구현 시에 발생하는 전류 감소 현상을 보완할 수 있다. 즉, 본 발명의 실시 예들은 2차원 전자 가스 채널의 전류의 변화를 줄이고, 전체적으로 전류량을 증가시킨다.
본 발명의 실시 예들은 p형 질화물을 이용하여 노멀리 오프 형태로 2차원 전자 가스 채널을 형성할 수 있다.
본 발명의 실시 예들은 게이트 전극의 아래 영역을 제외한 영역에 대해서만 알루미늄 나이트라이드를 성장함으로써 2차원 전자 가스 채널의 전류량을 감소시키지 않음과 동시에, 문턱전압(공급전압)을 양(positive)으로 유지할 수 있고, 문턱전압이 높은 노멀리 오프 소자를 제조할 수 있다.
본 발명의 실시 예들은 p형 질화물 게이트의 알루미늄 갈륨 나이트라이드 장벽층 아래에 알루미늄 나이트라이드를 선택 성장함으로써 성장하지 아니한 폭에 따라 2차원 전자 가스 채널의 전류량과 문턱전압을 조절할 수 있고, 이에 따라 노멀리 오프 특성을 강화할 수 있다.
도 1은 이종 접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 보인 예시도;
도 2 내지 도 4는 본 발명의 실시 예들에 따른 질화물 반도체 소자의 구조를 보인 도들;
도 5 및 도 6은 본 발명의 일 실시 예들에 따른 질화물 반도체 소자의 제조 방법을 개략적으로 보인 흐름도들; 및
도 7a 내지 도 7h는 질화물 반도체를 제조하는 동작을 설명하기 위한 예시도들이다.
도 2 내지 도 4는 본 발명의 실시 예들에 따른 질화물 반도체 소자의 구조를 보인 도들;
도 5 및 도 6은 본 발명의 일 실시 예들에 따른 질화물 반도체 소자의 제조 방법을 개략적으로 보인 흐름도들; 및
도 7a 내지 도 7h는 질화물 반도체를 제조하는 동작을 설명하기 위한 예시도들이다.
도 2를 참조하면, 일 실시 예에 따른 질화물 반도체 소자는, 버퍼층(10)과, 장벽층(30)과, 공간층(20), 그리고 게이트 전극(40), 소스 전극(50), 드레인 전극(60)을 포함하여 구성된다.
버퍼층(10)은, 기판(1) 위에 형성되고, 질화물계 반도체로 이루어진다. 장벽층(30)은 버퍼층(10)의 상부에 2차원 전자 가스(2-Dimensional Electron Gas; 2DEG) 채널이 형성되도록 한다. 공간층(20)은, 버퍼층(10)과 장벽층(30)의 사이에 형성된다. 또한, 공간층(20)은, 리세스 영역을 포함한다. 장벽층(30)은, 리세스 영역을 통해 버퍼층(10)의 일부와 접하고, 공간층(20) 위에 형성된다.
기판(1)은 사파이어 기판 등과 같은 절연성 기판일 수 있다. 또, 기판(1)은 갈륨 나이트라이드(GaN) 기판, 실리콘 카바이트(SiC) 기판, 및 실리콘(Si) 기판 중 하나로 이루어질 수 있다. 기판(1)은 질화물 반도체 소자의 제작 후에 제거될 수 있다. 이 경우, 최종적인 소자의 구조는 기판(1)이 없는 구조일 수 있다.
버퍼층(10)은, 도핑되지 아니한 GaN층(undoped GaN)이거나, 또는 카본(Carbon), 아이언(Fe), 마그네슘(Mg), 및 이들의 조합 중 하나로 도핑된 고저항 GaN층이다. 버퍼층(10)의 두께는, 0.5 내지 10 마이크로미터(μm), 바람직하게는 0.6 내지 3 μm이 좋다. 버퍼층(10)에 도핑된 불순물 농도는, 1e17/cm3 내지 1e20/cm3이다. 바람직하게는 1e18/cm3 내지 1e19/cm3의 농도를 갖도록 한다. 버퍼층(10)의 상부에는 2차원 전자 가스 (2 Dimensional Electron Gas; 2DEG) 채널이 형성된다.
버퍼층(10)은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD), 분자선 에피택시(Molecular Beam Epitaxy; MBE), 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy; HVPE), 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링(Sputtering), 및 원자층 증착(AtOhmic Layer Deposition; ALD) 중 하나 이상을 근거로 형성될 수 있다. 다만, 버퍼층(10)의 결정성을 고려하여, 버퍼층(10)은 금속-유기 화학적 기상 증착으로 제작하는 것이 일반적이다. Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 하게 된다.
버퍼층(10)은, 도시하지 아니하였으나, 기판(1)과의 사이에 저저항층을 포함할 수 있다. 저저항층은, 일반적으로 엔-형 갈륨 나이트라이드(n-GaN)로 이루어진다. 저저항층의 두께는 0.01 내지 10 마이크로미터(μm)이다. 바람직하게는 저저항층의 두께가 0.1~2 μm이 되도록 성장시킨다. 저저항층도 버퍼층과 마찬가지로, 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
또, 도시하지 아니하였으나, 버퍼층(10)과 기판(1)의 사이에는 AlxGa1 - xN (0≤x≤1)으로 이루어지는 AlGaN층이 더 형성될 수 있다.
장벽층(30)은, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. 장벽층(30)의 두께는 2 내지 100 나노미터(nm)이다. 바람직하게는 15~30 nm이 되도록 성장시킨다. AlGaN의 Al 조성은 1~100%, 바람직하게는 10~50% 정도로 성장시킨다. 장벽층(30)도 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
공간층(spacer, 20)은, 버퍼층(10)과 장벽층(30)의 사이에 형성된다. 공간층(20)은, 알루미늄 나이트라이드(AlN)로 이루어진다. 공간층(20)의 전자 캐리어 농도는 1e17/cm3 이상인 것이 좋다. 공간층(20)의 두께는 0.1 내지 3 나노미터, 바람직하게는 1 nm이다. 공간층(20)도 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
공간층(20)은, 리세스 영역을 포함하는데, 리세스 영역은 장벽층(30)과 버퍼층(10)이 서로 접할 수 있도록 한다. 리세스 영역의 폭은, 게이트 전극의 폭 이하일 수 있다. 즉, 리세스 영역의 폭은 게이트 전극의 폭과 동일하거나, 또는 그 이하이다. 구체적으로, 리세스 영역의 폭은 0.01 내지 10 마이크로미터인 것이 좋다. 즉, 공간층(20)은 게이트 전극이 형성되는 영역 이외의 영역에만 성장된다.
공간층(20)은 버퍼층(10)과 장벽층(30)의 에너지 전도대를 페르미 준위 아래로 내려줌으로써 채널에 전자를 더 가두게 되어 전류량을 증대시킨다. 본 발명에 따라 게이트 영역에 해당하는 장벽층 아래 영역만 공간층을 제거함으로써, 드레인 전극으로부터 소스 전극에 이르는 2차원 전자 가스 채널의 전류 상승 효과는 유지한 채 문턱전압을 양(positive) 방향으로 가져올 수 있다.
에피 성장 후, 아이솔레이션(isolation) 공정을 진행하여 소자 간 영역을 정의하고 소스 전극 및 드레인 전극을 증착한다.
즉, 에피 성장 후, 장벽층(30) 위에 소스 전극(50)을 형성한다. 소스 전극(50)은, 게이트 전극(40)이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.
소스 전극(50)은 오믹 접촉(Ohmic Contact)으로 형성된다. 예를 들면, 소스 전극(50)은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다. 일 예로, 소스 전극(50)은, Ti/Al/Ti/Au이 각각 30/100/20/200nm의 두께로 전자 빔 증착기를 이용하여 증착하여 리프트 오프(Lift-off) 공정으로 패턴을 형성한다.
또, 에피 성장 후, 장벽층(30) 위에 드레인 전극(60)을 형성한다. 드레인 전극(60)은, 게이트 전극(40)이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.
드레인 전극(60)은 오믹 접촉(Ohmic Contact)으로 형성된다. 예를 들면, 드레인 전극(60)은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다.
게이트 전극(40)도 소스 전극(50)이나 드레인 전극(60)과 마찬가지로 장벽층(30) 위에 오믹 접촉으로 형성될 수 있다.
도 3을 참조하면, 다른 실시 예에 따른 질화물 반도체 소자는, 버퍼층(10)과, 장벽층(30)과, 공간층(20)과, 게이트 전극(40), 소스 전극(50), 드레인 전극(60), 그리고 캡층(70)을 포함하여 구성된다.
캡층(70)은, 일정 폭을 가지고, 장벽층(30) 위에 형성되며, p형 질화물로 이루어진다. 캡층(70)의 두께는 1 내지 200 나노미터, 바람직하게는 50 내지 100 nm인 것이 좋다. p형 질화물을 이루는 도핑 물질은, 마그네슘(Mg) 또는 이와 치환가능한 물질일 수 있다. 또, 도핑물질의 도핑농도는 1e17 내지 2e20 atoms/cm3일 수 있다.
장벽층(30)이 성장된 질화물 반도체 소자 위에 게이트 메탈 마스크(gate metal mask)를 형성시키고, p-GaN 게이트 메탈을 이용하여 게이트 영역을 제외한 나머지 p-GaN 영역을 식각한다. 이때, p-GaN 게이트 메탈로는 Ni/Au 또는 W가 이용될 수 있다.
여기서, 게이트 전극(40)은, 캡층(70) 위에 접촉된다. 게이트 전극(40)의 길이는, 0.1 내지 10 마이크로미터일 수 있다.
도 4를 참조하면, 다른 실시 예에 따른 질화물 반도체 소자는, 버퍼층(10)과, 장벽층(30)과, 공간층(20)과, 게이트 전극(40), 소스 전극(50), 드레인 전극(60), 캡층(70), 그리고 산화막층(80)을 포함하여 구성된다.
산화막층(80)은, 소스 전극(50), 드레인 전극(60), 및 게이트 전극(40)이 접촉되지 아니한 장벽층(30) 위에 형성된다. 산화막층(80)은, 실리콘 옥사이드(SiO2), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드드(Al2O3), 징크 옥사이드(ZnO) 및 갈륨 옥사이드(Ga2O3) 중 하나 이상으로 이루어진다. 산화막층(80)의 두께는 2 내지 200 나노미터, 바람직하게는 2~100 nm이다. 이때, 모든 전극 위의 산화막은 식각된다. 산화막층(80)은 표면 누설 전류를 막는다.
산화막층(80)도 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다.
도 5를 참조하면, 일 실시 예에 따른 질화물 반도체 소자의 제조 방법은, 기판 위에 질화물을 이용하여 버퍼층을 형성하는 단계(S110)와, 상기 버퍼층 위에 알루미늄 나이트라이드를 이용하여 공간층을 형성하는 단계(S120)와, 상기 공간층을 식각하여 리세스 영역을 형성하는 단계(S130)와, 상기 공간층 및 리세스 영역 위에 장벽층을 형성하는 단계(S140)와, 상기 장벽층 위에 소스 전극 및 드레인 전극을 접촉하는 단계(S160)를 포함하여 구성된다.
버퍼층은, 도핑되지 아니한 GaN층(undoped GaN)이거나, 또는 카본(Carbon), 아이언(Fe), 마그네슘(Mg), 및 이들의 조합 중 하나로 도핑된 고저항 GaN층이다. 도 7a에 도시한 바와 같이, 기판 위에 GaN층을 0.5~10 μm, 바람직하게는 0.6~3 μm 성장시켜 버퍼층을 형성한다(S110). 버퍼층에 도핑된 불순물 농도는, 1e17/cm3 내지 1e20/cm3. 바람직하게는 1e18/cm3 내지 1e19/cm3의 농도를 갖도록 하는 것이 좋다. 버퍼층의 상부에는 2차원 전자 가스 채널이 형성된다.
버퍼층은, 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다. 다만, 버퍼층의 결정성을 고려하여, 버퍼층은 금속-유기 화학적 기상 증착으로 제작하는 것이 일반적이다. Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 하게 된다.
공간층은 버퍼층 위에 형성되는 알루미늄 나이트라이드(AlN)층이다. 공간층의 전자 캐리어 농도는 1e17/cm3 이상인 것이 좋다. 도 7b에 도시한 바와 같이, 알루미늄 나이트라이드를 0.1~3 nm, 바람직하게는 1 nm의 두께로 성장시켜 공간층을 형성한다(S120). 공간층도 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
그런 다음, 도 7c에 도시한 바와 같이, 공간층에는 리세스 영역이 형성된다(S130). 리세스 영역은 장벽층과 버퍼층이 서로 접할 수 있도록 한다. 리세스 영역의 폭은, 0.01~10 μm일 수 있다. 즉, 공간층은 게이트 전극이 형성되는 영역 이외의 영역에만 성장된다.
장벽층은, 알루미늄 갈륨 나이트라이드(AlGaN), 즉 AlxGa1 - xN (0≤x≤1)로 이루어진다. 도 7d에 도시한 바와 같이, 알루미늄 갈륨 나이트라이드를 공간층 위에 2~100 nm, 바람직하게는 15~30 nm 성장시켜 장벽층을 형성한다(S140). 이때, 알루미늄 갈륨 나이트라이드는 리세스 영역을 통해 버퍼층 위에도 성장된다. 즉, 장벽층은 리세스 영역을 통해 버퍼층과 접하게 된다. AlGaN의 Al 조성은 1~100%, 바람직하게는 10~50% 정도로 성장시킨다. 장벽층도 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착 등에 의해 형성될 수 있다.
상기 질화물 반도체 소자의 제조 방법은, 상기 장벽층 위에 p형 질화물을 이용하여 일정 폭을 가지는 캡층을 형성하는 단계(S150)를 더 포함하여 구성될 수 있다.
캡층은, 일정 폭을 가지고, 장벽층 위에 형성되며, p형 질화물로 이루어진다. 도 7f에 도시한 바와 같이, 장벽층 위에 p형 도핑 물질로 도핑된 질화물이 1~200 nm, 바람직하게는 50~100 nm 성장시켜 캡층을 형성한다(S150). p형 질화물을 이루는 도핑 물질은, 마그네슘(Mg) 또는 이와 치환가능한 물질일 수 있다. 또, 도핑물질의 도핑농도는 1e17 내지 2e20 atoms/cm3일 수 있다.
장벽층이 성장된 질화물 반도체 소자 위에 게이트 메탈 마스크(gate metal mask)를 형성시키고, p-GaN 게이트 메탈을 이용하여 게이트 영역을 제외한 나머지 p-GaN 영역을 식각한다. 이때, p-GaN 게이트 메탈로는 Ni/Au 또는 W가 이용될 수 있다.
게이트 전극은, 캡층이 형성되지 아니한 경우에는 장벽층 위에, 캡층이 형성된 경우에는 장벽층이 아닌 캡층 위에 접촉된다. 게이트 전극의 길이는, 0.1 내지 10 마이크로미터일 수 있다.
도 7h를 참조하면, 에피 성장 후, 아이솔레이션(isolation) 공정을 진행하여 소자 간 영역을 정의하고 소스 전극 및 드레인 전극을 증착한다(S160).
즉, 에피 성장 후, 장벽층 위에 소스 전극을 형성한다. 소스 전극은, 게이트 전극이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.
소스 전극은 오믹 접촉(Ohmic Contact)으로 형성된다. 예를 들면, 소스 전극은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다. 일 예로, 소스 전극은, Ti/Al/Ti/Au이 각각 30/100/20/200nm의 두께로 전자 빔 증착기를 이용하여 증착하여 리프트 오프(Lift-off) 공정으로 패턴을 형성한다.
또, 에피 성장 후, 장벽층 위에 드레인 전극을 형성한다. 드레인 전극은, 게이트 전극이 형성되지 아니한 부분에 형성되고, 메탈로 이루어진다.
드레인 전극은 오믹 접촉(Ohmic Contact)으로 형성된다. 예를 들면, 드레인 전극은, Ti/Al 기반의 구조를 사용하는데, 열처리를 하고 사용할 수도 있고 열처리 없이 사용하는 경우도 가능하다.
상기 질화물 반도체 소자의 제조 방법은, 상기 소스 전극, 드레인 전극, 및 게이트 전극이 접촉되지 아니한 상기 장벽층 위에 산화막층을 형성하는 단계(S170)를 더 포함하여 구성될 수 있다.
산화막층은, 전극들이 접촉되지 아니한 장벽층 위에 형성된다. 산화막층은, 실리콘 옥사이드(SiO2), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드드(Al2O3), 징크 옥사이드(ZnO) 및 갈륨 옥사이드(Ga2O3) 중 하나 이상으로 이루어진다. 산화막층의 두께는 2~200 nm, 바람직하게는 2~100 nm이다. 이때, 모든 전극 위의 산화막은 식각된다.
산화막층도 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다.
도 6을 참조하면, 다른 실시 예에 따른 기판 위에 질화물을 이용하여 버퍼층을 형성하는 단계(S210)와, 상기 버퍼층 위에 알루미늄 나이트라이드를 선택적으로 성장하여 리세스 영역을 포함하는 공간층을 형성하는 단계(S220)와, 상기 공간층 위에 장벽층을 형성하는 단계(S230)와, 상기 장벽층 위에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계(S250)를 포함하여 구성된다. 도 5 및 일 실시 예와 동일한 내용은 그에 갈음하고 이하 생략한다.
상기 공간층을 형성하는 단계(S220)는, 상기 버퍼층 위에 산화막을 증착하는 과정(S221)과, 상기 산화막 위에 상기 리세스 영역을 정의하고, 상기 리세스 영역 이외의 영역을 제거하는 과정(S223)과, 상기 알루미늄 나이트라이드를 증착하는 과정(S225)과, 상기 산화막을 제거하는 과정(S227)을 포함하여 구성될 수 있다.
예를 들어, 버퍼층을 성장한 후(S210) PECVD를 이용하여 산화막을 전면에 증착한다(S221). 이때, 산화막의 두께는 100~200nm가 바람직하다. 도 7a에 도시한 바와 같이 게이트 패턴 영역(리세스 영역)만 제외하고 나머지 영역은 산화막을 제거한다(S223). 다음으로 도 7b에 도시한 바와 같이 다시 MOCVD 장비를 이용하여 공간층을 형성한다(S225). 이때, 알루미늄 나이트라이드의 두께는 0.1nm~3nm의 범위, 바람직한 것은 1nm이다. 알루미늄 나이트라이드를 성장한 후에는 도 7c에 도시한 바와 같이 게이트 산화막을 etchant를 이용하여 제거한다(S227).
상기 질화물 반도체 소자의 제조 방법은, 상기 장벽층 위에 p형 질화물을 이용하여 일정 폭을 가지는 캡층을 형성하는 단계(S240)를 더 포함하여 구성될 수 있다.
상기 캡층을 형성하는 단계(S240)는, 상기 장벽층 위에 상기 p형 질화물을 증착하는 과정(S241)과, 상기 일정 폭을 가지는 게이트 메탈 마스크를 형성하여 게이트 영역을 정의하는 과정(S243)과, 상기 게이트 영역을 제외한 나머지 영역을 식각하는 과정(S245)을 포함하여 구성될 수 있다.
캡층은, 일정 폭을 가지고, 장벽층 위에 형성되며, p형 질화물로 이루어진다. 도 7e에 도시한 바와 같이, 장벽층 위에 p형 도핑 물질로 도핑된 질화물이 1~200 nm, 바람직하게는 50~100 nm 성장시켜(S241) 캡층을 형성한다(S240). p형 질화물을 이루는 도핑 물질은, 마그네슘(Mg) 또는 이와 치환가능한 물질일 수 있다. 또, 도핑물질의 도핑농도는 1e17 내지 2e20 atoms/cm3일 수 있다.
장벽층이 성장된 질화물 반도체 소자 위에 게이트 메탈 마스크(gate metal mask)를 형성시키고, 도 7g에 도시한 바와 같이, p-GaN 게이트 메탈을 이용하여 게이트 영역을 제외한 나머지 p-GaN 영역을 식각한다. 이때, p-GaN 게이트 메탈로는 Ni/Au 또는 W가 이용될 수 있다.
도 7f 또는 도 7g에 도시한 바와 같이, 게이트 전극은, 캡층이 형성된 경우에 캡층 위에 접촉된다. 게이트 전극의 길이는, 0.1 내지 10 마이크로미터일 수 있다.
상기 실시 예들에 따른 질화물 반도체 소자의 제조 방법은, 상기 소스 전극, 드레인 전극, 및 게이트 전극이 접촉되지 아니한 상기 장벽층 위에 산화막층을 형성하는 단계(S260)를 더 포함하여 구성된다. 산화막은 표면에 누설 전류가 발생하는 것을 방지한다.
산화막층은, 전극들이 접촉되지 아니한 장벽층 위에 형성된다. 산화막층은, 실리콘 옥사이드(SiO2), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드드(Al2O3), 징크 옥사이드(ZnO) 및 갈륨 옥사이드(Ga2O3) 중 하나 이상으로 이루어진다. 산화막층의 두께는 2~200 nm, 바람직하게는 2~100 nm이다. 이때, 모든 전극 위의 산화막은 식각된다.
산화막층도 다양한 방식(방법)으로 형성될 수 있다. 금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성될 수 있다.
이상 설명한 바와 같이, 본 발명의 실시 예들에 따른 질화물 반도체 소자 및 이의 제조 방법은, 알루미늄 나이트라이드를 이용하여 공간층(spacer)을 형성함으로써, 전자 농도가 감소하는 채널 영역을 최소화하고, 노멀리 오프 형태의 구현 시에 발생하는 전류 감소 현상을 보완할 수 있다. 즉, 본 발명의 실시 예들은 2차원 전자 가스 채널의 전류의 변화를 줄이고, 전체적으로 전류량을 증가시킨다. 본 발명의 실시 예들은 p형 질화물을 이용하여 노멀리 오프 형태로 2차원 전자 가스 채널을 형성할 수 있다. 본 발명의 실시 예들은 게이트 전극의 아래 영역을 제외한 영역에 대해서만 알루미늄 나이트라이드를 성장함으로써 2차원 전자 가스 채널의 전류량을 감소시키지 않음과 동시에, 문턱전압(공급전압)을 양(positive)으로 유지할 수 있고, 문턱전압이 높은 노멀리 오프 소자를 제조할 수 있다. 본 발명의 실시 예들은 p형 질화물 게이트의 알루미늄 갈륨 나이트라이드 장벽층 아래에 알루미늄 나이트라이드를 선택 성장함으로써 성장하지 아니한 폭에 따라 2차원 전자 가스 채널의 전류량과 문턱전압을 조절할 수 있고, 이에 따라 노멀리 오프 특성을 강화할 수 있다.
1: 기판 10: 버퍼층
20: 공간층 30: 장벽층
40: 게이트 전극 50: 소스 전극
60: 드레인 전극 70: 캡층
80: 산화막층
20: 공간층 30: 장벽층
40: 게이트 전극 50: 소스 전극
60: 드레인 전극 70: 캡층
80: 산화막층
Claims (26)
- 질화물계 반도체로 이루어지는 버퍼층;
상기 버퍼층의 상부에 2차원 전자 가스 채널이 형성되도록 하는 장벽층;
상기 버퍼층과 상기 장벽층의 사이에 형성되는 공간층;
일정 폭을 가지고, 상기 장벽층 위에 형성되며, p형 질화물로 이루어지는 p형 질화물층; 및
상기 p형 질화물층 상에 형성되는 게이트 전극을 포함하되,
상기 공간층은, 리세스 영역을 포함하고,
상기 장벽층은, 상기 리세스 영역을 통해 상기 버퍼층의 일부와 접하고, 상기 공간층 위에 형성되는 것을 특징으로 하는 질화물 반도체 소자. - 제1 항에 있어서,
상기 장벽층 상에 형성되는 소스 전극 및 드레인 전극을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자. - 제2 항에 있어서,
상기 소스 전극, 드레인 전극, 및 게이트 전극이 접촉되지 아니한 상기 장벽층 위에 형성되는 산화막층;을 더 포함하는 질화물 반도체 소자. - 제1 항에 있어서,
상기 리세스 영역의 폭은, 상기 게이트 전극의 폭 이하인 것을 특징으로 하는 질화물 반도체 소자. - 제1 항에 있어서,
상기 리세스 영역의 폭은, 0.01 내지 10 마이크로미터인 것을 특징으로 하는 질화물 반도체 소자. - 제5 항에 있어서,
상기 게이트 전극의 길이는, 0.1 내지 10 마이크로미터인 것을 특징으로 하는 질화물 반도체 소자. - 제1 항에 있어서,
상기 p형 질화물층은,
그 두께가 1 내지 200 나노미터인 것을 특징으로 하는 질화물 반도체 소자. - 제1 항에 있어서,
상기 p형 질화물을 이루는 도핑 물질은, 마그네슘 또는 이와 치환가능한 물질이고,
그 도핑농도는 1e17 내지 2e20 atoms/cm3인 것을 특징으로 하는 질화물 반도체 소자. - 제1 항에 있어서,
상기 공간층은,
알루미늄 나이트라이드로 이루어지고, 그 두께는 0.1 내지 3 나노미터인 것을 특징으로 하는 질화물 반도체 소자. - 제1 항에 있어서,
상기 장벽층은,
알루미늄 갈륨 나이트라이드로 이루어지고, 그 알루미늄 조성은 1 내지 40 %인 것을 특징으로 하는 질화물 반도체 소자. - 제3 항에 있어서,
상기 산화막층은,
실리콘 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드, 징크 옥사이드 및 갈륨 옥사이드 중 하나 이상으로 이루어지는 것인 질화물 반도체 소자. - 제3 항에 있어서,
상기 산화막층의 두께는,
2 내지 200 나노미터인 것을 특징으로 하는 질화물 반도체 소자. - 기판 위에 질화물을 이용하여 버퍼층을 형성하는 단계;
상기 버퍼층 위에 알루미늄 나이트라이드를 이용하여 공간층을 형성하는 단계;
상기 공간층을 식각하여 리세스 영역을 형성하는 단계;
상기 공간층 및 리세스 영역 위에 장벽층을 형성하는 단계;
상기 장벽층 상에 일정 폭을 가지며 p형 질화물로 이루어지는 p형 질화물층을 형성하는 단계;
상기 p형 질화물층 상에 게이트 전극을 형성하는 단계; 및
상기 장벽층 위에 소스 전극 및 드레인 전극을 접촉하는 단계;를 포함하되,
상기 장벽층은, 상기 리세스 영역을 통해 상기 버퍼층의 일부와 접하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 기판 위에 질화물을 이용하여 버퍼층을 형성하는 단계;
상기 버퍼층 위에 알루미늄 나이트라이드를 선택적으로 성장하여 리세스 영역을 포함하는 공간층을 형성하는 단계;
상기 공간층 위에 장벽층을 형성하는 단계;
상기 장벽층 상에 일정 폭을 가지며 p형 질화물로 이루어지는 p형 질화물층을 형성하는 단계;
상기 p형 질화물층 상에 게이트 전극을 형성하는 단계; 및
상기 장벽층 위에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하되,
상기 장벽층은, 상기 리세스 영역을 통해 상기 버퍼층의 일부와 접하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제14 항에 있어서,
상기 공간층을 형성하는 단계는,
상기 버퍼층 위에 산화막을 증착하는 과정;
상기 산화막 위에 상기 리세스 영역을 정의하고, 상기 리세스 영역 이외의 영역을 제거하는 과정;
상기 알루미늄 나이트라이드를 증착하는 과정; 및
상기 산화막을 제거하는 과정;을 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 삭제
- 제14 항에 있어서,
상기 p형 질화물층을 형성하는 단계는,
상기 장벽층 위에 상기 p형 질화물을 증착하는 과정;
상기 일정 폭을 가지는 게이트 메탈 마스크를 형성하여 게이트 영역을 정의하는 과정; 및
상기 게이트 영역을 제외한 나머지 영역을 식각하는 과정;을 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제14 항에 있어서,
상기 리세스 영역의 폭은, 상기 게이트 전극의 폭 이하인 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제14 항에 있어서,
상기 리세스 영역의 폭은, 0.01 내지 10 마이크로미터가 되도록 하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제17 항에 있어서,
상기 p형 질화물층을 형성하는 단계는,
마그네슘 또는 이와 치환가능한 물질을 이용하여 1 내지 200 나노미터의 두께를 가지도록 하고, 그 도핑농도가 1e17 내지 2e20 atoms/cm3가 되도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제13 항 내지 제15 항 중 어느 한 항에 있어서,
상기 공간층을 형성하는 단계는,
알루미늄 나이트라이드를 이용하여 0.1 내지 3 나노미터의 두께를 가지도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제13 항 내지 제15 항 중 어느 한 항에 있어서,
상기 장벽층을 형성하는 단계는,
알루미늄 갈륨 나이트라이드를 이용하고, 그 알루미늄 조성이 1 내지 40 %가 되도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제13 항 내지 제15 항 중 어느 한 항에 있어서,
상기 소스 전극, 드레인 전극, 및 게이트 전극이 접촉되지 아니한 상기 장벽층 위에 산화막층을 형성하는 단계;를 더 포함하는 질화물 반도체 소자의 제조 방법. - 제23 항에 있어서,
상기 산화막층을 형성하는 단계는,
실리콘 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드, 징크 옥사이드 및 갈륨 옥사이드 중 하나 이상을 이용하여, 2 내지 200 나노미터의 두께를 가지도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제13 항 내지 제15 항 중 어느 한 항에 있어서,
상기 게이트 전극, 소스 전극, 및 드레인 전극을 형성하는 단계는,
오믹 접촉에 의해 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법. - 제13 항 내지 제15 항 중 어느 한 항에 있어서,
상기 각 층들을 형성하는 단계는,
금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114497232A (zh) * | 2022-01-25 | 2022-05-13 | 湖南大学 | 一种突变nn型结型场效应晶体管及其制备方法 |
| CN117038457A (zh) * | 2023-10-08 | 2023-11-10 | 深圳市至信微电子有限公司 | 一种常关型p型氮化镓器件及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222414A (ja) * | 2005-01-14 | 2006-08-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2010245268A (ja) * | 2009-04-06 | 2010-10-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
| JP2011082216A (ja) * | 2009-10-02 | 2011-04-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2011142358A (ja) * | 2011-04-22 | 2011-07-21 | Panasonic Corp | 窒化物半導体装置 |
-
2012
- 2012-10-11 KR KR1020120113158A patent/KR101364029B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222414A (ja) * | 2005-01-14 | 2006-08-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2010245268A (ja) * | 2009-04-06 | 2010-10-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
| JP2011082216A (ja) * | 2009-10-02 | 2011-04-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2011142358A (ja) * | 2011-04-22 | 2011-07-21 | Panasonic Corp | 窒化物半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114497232A (zh) * | 2022-01-25 | 2022-05-13 | 湖南大学 | 一种突变nn型结型场效应晶体管及其制备方法 |
| CN117038457A (zh) * | 2023-10-08 | 2023-11-10 | 深圳市至信微电子有限公司 | 一种常关型p型氮化镓器件及其制作方法 |
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