CN117038457A - 一种常关型p型氮化镓器件及其制作方法 - Google Patents
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- 229910002601 GaN Inorganic materials 0.000 title claims abstract description 117
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 86
- 238000002161 passivation Methods 0.000 claims abstract description 72
- 230000004888 barrier function Effects 0.000 claims abstract description 64
- 230000008569 process Effects 0.000 claims abstract description 62
- 238000001039 wet etching Methods 0.000 claims abstract description 33
- 239000011265 semifinished product Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 9
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 8
- 239000000047 product Substances 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 230000005533 two-dimensional electron gas Effects 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
本申请公开了一种常关型P型氮化镓器件及其制作方法。方法包括：提供一氮化镓器件半成品；在GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层；通过湿法腐蚀部分去除第一钝化层，形成待生长区；在待生长区以外的区域形成第二ALGaN势垒层；通过湿法腐蚀去除待生长区的第一钝化层，使待生长区的第一ALGaN势垒层外露；在待生长区以外的区域形成第二钝化层；在待生长区上外延生长形成P型氮化镓层；P型氮化镓层为氮化镓器件的栅极；采用湿法腐蚀工艺，去除第二钝化层；在GaN沟道层上形成氮化镓器件的源极以及漏极，在P型氮化镓层上形成氮化镓器件的栅极。本方法可以提高产品的品质。本申请可广泛应用于半导体器件技术领域。
Description
技术领域
本申请涉及半导体器件技术领域，尤其是一种常关型P型氮化镓器件及其制作方法。
背景技术
相关技术在常关型P型氮化镓器件制作过程中，通常会采用外延生长的方式在ALGaN层上形成完全覆盖ALGaN层的P-GaN层，然后通过干法蚀刻去除部分的P-GaN层以形成器件栅极。但是，采用干法蚀刻容易对ALGaN层造成损伤导致导通电阻以及开关电压增大。因此，相关技术中仍存在需要解决的技术问题。
发明内容
本申请的目的在于至少一定程度上解决现有技术中存在的技术问题之一。
为此，本申请实施例的一个目的在于提供一种常关型P型氮化镓器件及其制作方法，该方法可以提高产品的品质。
为了达到上述技术目的，本申请实施例所采取的技术方案包括：一种常关型P型氮化镓器件制作方法，包括提供一氮化镓器件半成品；所述半成品从下至上依次包括衬底、缓冲层以及GaN沟道层；在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层；采用湿法腐蚀工艺部分去除所述第一钝化层，形成待生长区；在所述待生长区以外的区域形成第二ALGaN势垒层；采用湿法腐蚀工艺去除所述待生长区的第一钝化层，使所述待生长区的第一ALGaN势垒层外露；通CVD（化学气相淀积）和湿法腐蚀工艺在所述待生长区以外的区域形成第二钝化层；在所述待生长区上外延生长形成P型氮化镓层；所述P型氮化镓层的厚度小于等于所述第二ALGaN势垒层与所述第二钝化层的厚度之和；采用湿法腐蚀工艺，去除所述第二钝化层；在所述第二ALGaN势垒层上形成介质层以及在所述GaN沟道层上形成所述氮化镓器件的源极以及漏极，在所述P型氮化镓层上形成所述氮化镓器件的栅极。
另外，根据本发明中上述实施例的一种常关型P型氮化镓器件制作的方法，还可以有以下附加的技术特征：
进一步地，本申请实施例中，所述在所述待生长区以外的区域形成第二钝化层这一步骤，具体包括：在所述待生长区以及所述第二ALGaN势垒层上形成第二钝化层；通过湿法腐蚀工艺去除所述待生长区上的部分第二钝化层。
进一步地，本申请实施例中，所述部分去除所述第一钝化层，形成待生长区，具体包括：采用湿法腐蚀工艺部分去除所述第一钝化层，形成待生长区。
进一步地，本申请实施例中，所述第一ALGaN势垒层的厚度为5nm-10nm。
进一步地，本申请实施例中，所述第二ALGaN势垒层的厚度为5nm-10nm。
进一步地，本申请实施例中，所述P型氮化镓层的厚度为50nm-100nm。
进一步地，本申请实施例中，所述去除所述待生长区的第一钝化层，使所述待生长区的第一ALGaN势垒层外露这一步骤，具体包括：采用湿法腐蚀工艺去除所述待生长区的第一钝化层，使所述待生长区的第一ALGaN势垒层外露。所述在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层包括通过MOCVD外延生长工艺在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层。
进一步地，本申请实施例中，所述第一钝化层的厚度为4000-9000埃米，所述第二钝化层的厚度为1000-9000埃米。
另一方面，本申请实施例还提供一种常关型P型氮化镓器件，通过如发明内容中任一项所述一种常关型P型氮化镓器件制作方法制作得到。
本申请的优点和有益效果将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到：
本申请可以在半成品上形成待生长区以及在待生长区以外的区域形成第二ALGaN势垒层以及第二钝化层，采用在待生长区上外延生长形成厚度小于第二ALGaN势垒层与第二钝化层的厚度之和的P型氮化镓层作为氮化镓器件的栅极；然后通过采用湿法腐蚀工艺，去除所述第二钝化层；本申请通过外延工艺在特定的待生长区形成栅极可以得到平整的器件的栅极，同时通过湿法腐蚀工艺去除钝化层，可以避免在去除钝化层时对钝化层以下的ALGaN势垒层造成损伤，影响器件品质，本申请可以提高器件的品质，节约成本。
附图说明
图1为相关技术中一种常关型P型氮化镓器件的结构示意图；
图2为相关技术中一种常关型P型氮化镓器件制作流程的结构变化示意图；
图3为相关技术中另一种常关型P型氮化镓器件制作流程的结构变化示意图；
图4为本发明中一种具体实施例中一种常关型P型氮化镓器件制作方法的步骤示意图；
图5为本发明中一种具体实施例中一种常关型P型氮化镓器件在制作时的结构变化示意图；
图6为本发明中一种具体实施例中采用本发明工艺流出的650V GaN E-ModeWafer Vth的分布图；
图7为本发明中一种具体实施例中采用本发明工艺前后的Vth对比图；
图8为本发明中一种具体实施例中采用本发明工艺前后的Ron对比图。
具体实施方式
下面结合附图详细描述本发明的实施例对本发明实施例中的常关型P型氮化镓器件制作方法、系统、装置和存储介质的原理和过程作以下说明。
2DEG=二维电子气；
CVD=化学气相沉积；
MOCVD=金属氧化物化学气相沉积；
首先结合附图说明相关技术中存在的缺陷。
图1为P-GaN E-MODE(增强型)HEMT的常规P型栅和凹槽P型栅的剖面示意图。在图1中，10为芯片的S极（源极）；9为芯片的G极（栅极）；8为P-GaN；5为芯片的D极（漏极）；1为氮化镓芯片的衬底，一般为硅衬底或者Al2O3(蓝宝石)衬底；2为GaN Buffer层（缓冲层）；3为GaN沟道层；6为AlGaN势垒层；4为3和6通过自发极化和压电极化的效应产生了导电沟道2DEG(二维电子气)；7为介质层，一般为通过CVD淀积Si3N4或者SiO2。S极和D极通过欧姆接触可以与二维电子气层连接，G极由于P-GaN的引入使得栅下2DEG被耗尽，沟道的关闭，实现了器件的常关，在栅极加适当正向电压Vg（高于开启电压Vth）的情况下沟道又会重新打开，实现器件的导通。
P-GaN通常是在通过MOCVD外延生长，在生长GaN或ALGaN过程中引入Mg来作为P型杂质，然后通过500℃～800℃高温退火激活Mg，一般要实现栅下2DEG的耗尽激活后的空穴浓度一般为1e18～1e20 cm3。由于2DEG的电子浓度一般为5e12～1e13 cm2，浓度很高，沟道电阻很小，为了使得栅下的2DEG耗尽就需要足够厚的P-GaN和Mg浓度，但Mg杂质在P-GaN生长过程中会有反扩散现象，扩散到势垒层中，从而降低沟道中的电子浓度，使得2DEG的方块电阻显著增高，最终器件的导通电阻明显升高，所以P-GaN厚度和Mg浓度需要严格控制，厚度太薄和Mg浓度偏低沟道未完全关闭、开启电压Vth偏低器件容易误开启；厚度太厚和Mg浓度偏高器件的导通电阻RDSon又偏大。
P-GaN E-MODE(增强型)HEMT常规P型栅的流程见图2，由于需要把栅极位置以外的P-GaN都去除掉要使用ICP干法刻蚀工艺，在P-GaN的ICP刻蚀过程中会对6 AlGaN势垒层造成一定程度的过刻蚀和刻蚀损伤，从而影响沟道区域2DEG的浓度，使得导通电阻变大。另外由于P-GaN下的2DEG浓度高，同时为了减少Mg扩散的影响，P-GaN的厚度和Mg浓度又不能太厚和太浓，所以常规P型栅的E-MODE(增强型)HEMT的开启电压Vth一般偏低，在1.5～2V左右。
P-GaN E-MODE(增强型)HEMT凹槽P型栅的流程图见图3，相比于常规P型栅，凹槽P型栅先对栅下的势垒层做了一个部分的干法刻蚀，降低栅下的2DEG浓度，从而提高P型栅的E-MODE(增强型)HEMT的开启电压Vth。但凹槽栅的刻蚀厚度不容易控制，导致开启电压Vth波动比较严重，同时可以与常规P型栅一样在P-GaN的ICP刻蚀过程中也会对 AlGaN势垒层造成一定程度的过刻蚀和刻蚀损伤，从而影响沟道区域2DEG的浓度，使得导通电阻变大。
针对上述技术问题，参照图4，本申请提供一种常关型P型氮化镓器件制作方法，方法可以包括但不局限于步骤S101-S109。
S101、提供一氮化镓器件半成品；半成品从下至上依次包括衬底、缓冲层以及GaN沟道层；
在本申请一些可行的实施例中，半成品可以通过在衬底上依次形成缓冲层以及GaN沟道层，其中缓冲层可以是GaN层，其形成方法可以是气相沉积或者其他现有的外延生长方式。
可以理解的是，本申请的衬底、缓冲层以及GaN沟道层的具体厚度不作具体限制，具体的厚度可以根据工艺，产品的具体应用场景的不同作出调整。
S102、在GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层；
S103、通过湿法腐蚀工艺部分去除第一钝化层，形成待生长区；
S104、在待生长区以外的区域形成第二ALGaN势垒层；
S105、通过湿法腐蚀工艺去除待生长区的第一钝化层，使待生长区的第一ALGaN势垒层外露；
S106、采用CVD和湿法腐蚀工艺在待生长区以外的区域形成部分第二钝化层；
S107、在待生长区上外延生长形成P型氮化镓层；P型氮化镓层的厚度小于等于第二ALGaN势垒层可以与第二钝化层的厚度之和；
S108、采用湿法腐蚀工艺，去除部分第二钝化层；
S109、在第二ALGaN势垒层上形成介质层以及在GaN沟道层上形成氮化镓器件的源极以及漏极，在P型氮化镓层上形成氮化镓器件的栅极。
进一步地，在本申请的一些实施例中，在待生长区以外的区域形成第二钝化层这一步骤，具体可以包括：
S201、在待生长区以及第二ALGaN势垒层上形成第二钝化层；
S202、通过湿法腐蚀工艺去除待生长区上的部分第二钝化层；
本实施例中，同样采取湿法腐蚀工艺可以避免待生长区底部的第一ALGaN势垒层被刻蚀损伤，进一步提高了产品的品质。
进一步地，在本申请一些实施例中，部分去除第一钝化层，形成待生长区这一步骤，具体可以包括：采用湿法腐蚀工艺部分去除第一钝化层，形成待生长区。
由于第一钝化层下是第一ALGaN势垒层，本申请的一些可行的实施例可以采用光刻以及湿法腐蚀工艺，部分去除第一钝化层，形成待生长区。采用湿法腐蚀工艺可以进一步避免第一ALGaN势垒层被刻蚀损伤，可以改善产品的品质。
进一步地，在本申请的一些实施例中，第一ALGaN势垒层的厚度可以为5nm-10nm。第一AlGaN势垒层的厚度可以与传统结构和工艺相比要薄，可以更好控制器件的开关电压以及导通电阻。
进一步地，在本申请的一些实施例中，第二ALGaN势垒层的厚度为5nm-10nm。通过分开两次形成所需的ALGaN势垒层，相比于传统的一次性形成的ALGaN势垒层，本申请可以更加精准控制器件的开关电压以及导通电阻。
进一步地，在本申请的一些实施例中，P型氮化镓层的厚度为50nm-100nm。
进一步地，在本申请的一些实施例中，去除待生长区的第一钝化层，使待生长区的第一ALGaN势垒层外露这一步骤，具体包括：
采用湿法腐蚀工艺去除待生长区的第一钝化层，使待生长区的第一ALGaN势垒层外露。
进一步地，在本申请的一些实施例中，在GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层包括通过MOCVD外延生长工艺在GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层。
进一步地，在本申请的一些实施例中，第一钝化层的厚度为4000-9000埃米，第二钝化层的厚度为1000-9000埃米。
下面结合附图说明本申请的制作过程：
具体地，参照图5，在图5的子图a-f中，子图a-f中标号仅仅示出了变化的部分。首先，在蓝宝石衬底GaN外延材料11上形成第一AlGaN势垒层12。AlGaN势垒层12的厚度与传统结构和工艺相比要薄5-10nm左右，典型的厚度在5-10nm左右，而AlGaN势垒层12上还有一层大约几千埃（4000~9000）厚度的第一SiO2钝化层13。
然后通过光刻和湿法腐蚀工艺在栅极位置保留下部分的第一SiO2钝化层，形成待生长区14，待生长区设置于蓝宝石衬底GaN外延材料11的第一侧，第一侧用于后续制作源极。待生长区14上覆盖着湿法腐蚀工艺保留的第一SiO2钝化层。再通过MOCVD外延生长5-10nm左右厚度的第二AlGaN势垒层15，由于栅极位置的待生长区14有第一SiO2钝化层阻挡，所以不会在待生长区14生长上第二AlGaN势垒层15，这样在没有经过刻蚀的情况下就实现了凹槽栅的结构，而且栅下的第二AlGaN层15是通过MOCVD外延生长的，厚度的一致性和均匀性都大大优于传统刻蚀工艺所实现的凹槽栅；下一步通过CVD（化学气相淀积）淀积一层大约几千埃（1000~9000）厚度的第二SiO2钝化层16，再通过光刻和湿法腐蚀工艺去除栅极位置的第二SiO2钝化层16，得到部分第二SiO2钝化层16，使第一AlGaN层外露，然后通过MOCVD外延生长50-100nm左右厚度P-GaN层 17，其中P-GaN层的厚度要小于或者等于第二ALGaN势垒层15与第二SiO2钝化层16的厚度之和，避免由于P-GaN层的太厚，去除第二SiO2钝化层后出现毛刺而影响P-GaN层的质量，进而影响器件的开启电压以及导通电阻。由于栅极以外的位置有SiO2层阻挡，所以在栅极以外不会生长上P-GaN，只会在栅极位置生长上P-GaN。
然后通过湿法腐蚀去除掉部分第二SiO2钝化层，这样就避免了传统工艺干法刻蚀过程中的刻蚀损伤和对AlGaN势垒层造成的过刻蚀，还可以通过分开两次ALGaN势垒层外延，更加准确控制器件的开启电压以及降低导通电阻。
后面的流程可以与传统工艺基本一致，就是先在第二ALGaN势垒层上形成介质层18，然后光刻形成源极漏极的第一凹槽以及第二凹槽。第一凹槽内GaN沟道层外露，通过气相沉积等工艺在凹槽内形成源极19与漏极20，源极19与漏极20可以与GaN沟道层连接。第二凹槽内P型氮化镓层外露，最后形成器件的栅极21。栅极21与源极19的水平距离小于栅极21与漏极20的水平距离。
此外，与图1的方法相对应，本申请的实施例中还提供一种常关型P型氮化镓器件。该器件可以由前面的任一项实施例的制作方法制作得到。
需要说明的是，上述的常关型P型氮化镓器件制作方法实施例中的内容均适用于本常关型P型氮化镓器件实施例中，本常关型P型氮化镓器件实施例所具体实现的功能与上述的常关型P型氮化镓器件制作方法实施例相同，并且达到的有益效果与上述的常关型P型氮化镓器件制作方法实施例所达到的有益效果也相同。
综上所述，本申请通过选择性的外延加上湿法腐蚀的工艺，可以解决传统常规P型栅和凹槽P型栅在P-GaN生长和退火过程中的Mg扩散问题、P-GaN刻蚀过程中对AlGaN势垒层刻蚀损伤问题，并且通过对P-GaN下AlGaN势垒层厚度的精确控制解决了传统结构存在的器件开启电压Vth偏低，栅源漏电偏大、栅可靠性差、导通电阻Ron退化的问题。本发明所制作的E-Mode GaN器件在Ronsp(特征导通电阻)、Igss、Vth、可靠性方面对比传统E-Mode GaN器件均有明显改善。参照图6、图7以及图8，图6为采用本发明工艺流出的650V GaN E-Mode WaferVth的分布图，图7是采用本发明工艺前后的Vth对比图，从图6中可以看出本发明的所制作得到的器件的Vth为1.5-1.9V之间，而现有的工艺的Vth可以参照图7，基本是1.2V-1.4V之间，有的工艺Vth比较小，难以满足实际需求，品质较差。本申请工艺得到的器件可以满足1.5-2V的实际需求。图8为采用本发明工艺前后的电阻Ron对比图，从图8可以看出采用本工艺后Ron为45-50Ω的范围，而采用本工艺前Ron为55-65Ω的范围，显然本工艺可以减少器件的Ron。
在一些可选择的实施例中，在方框图中提到的功能/操作可以不按照操作示图提到的顺序发生。例如，取决于所涉及的功能/操作，连续示出的两个方框实际上可以被大体上同时地执行或所述方框有时能以相反顺序被执行。此外，在本申请的流程图中所呈现和描述的实施例以示例的方式被提供，目的在于提供对技术更全面的理解。所公开的方法不限于本文所呈现的操作和逻辑流程。可选择的实施例是可预期的，其中各种操作的顺序被改变以及其中被描述为较大操作的一部分的子操作被独立地执行。
此外，虽然在功能性模块的背景下描述了本申请，但应当理解的是，除非另有相反说明，功能和/或特征中的一个或多个可以被集成在单个物理装置和/或软件模块中，或者一个或多个功能和/或特征可以在单独的物理装置或软件模块中被实现。还可以理解的是，有关每个模块的实际实现的详细讨论对于理解本申请是不必要的。更确切地说，考虑到在本文中公开的装置中各种功能模块的属性、功能和内部关系的情况下，在工程师的常规技术内将会了解该模块的实际实现。因此，本领域技术人员运用普通技术就能够在无需过度试验的情况下实现在权利要求书中所阐明的本申请。还可以理解的是，所公开的特定概念仅仅是说明性的，并不意在限制本申请的范围，本申请的范围由所附权利要求书及其等同方案的全部范围来决定。
在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
以上是对本申请的较佳实施进行了具体说明，但本申请并不限于所述实施例，熟悉本领域的技术人员在不违背本申请精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (10)
1.一种常关型P型氮化镓器件制作方法，其特征在于，包括：
提供一氮化镓器件半成品；所述半成品从下至上依次包括衬底、缓冲层以及GaN沟道层；
在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层；
采用湿法腐蚀工艺部分去除所述第一钝化层，形成待生长区；
在所述待生长区以外的区域形成第二ALGaN势垒层；
采用湿法腐蚀工艺去除所述待生长区剩余的第一钝化层，使所述待生长区的第一ALGaN势垒层外露；
采用CVD和湿法腐蚀工艺在所述待生长区以外的区域形成部分第二钝化层；
在所述待生长区上外延生长形成P型氮化镓层；所述P型氮化镓层的厚度小于等于所述第二ALGaN势垒层与所述第二钝化层的厚度之和；
采用湿法腐蚀工艺，去除所述部分第二钝化层；
在所述第二ALGaN势垒层上形成介质层以及在所述GaN沟道层上形成所述氮化镓器件的源极以及漏极，在所述P型氮化镓层上形成所述氮化镓器件的栅极。
2.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述在所述待生长区以外的区域形成第二钝化层这一步骤，具体包括：
在所述待生长区以及所述第二ALGaN势垒层上形成第二钝化层；
通过湿法腐蚀工艺去除所述待生长区上的部分第二钝化层。
3.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述第一ALGaN势垒层的厚度为5nm-10nm。
4.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述第二ALGaN势垒层的厚度为5nm-10nm。
5.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述P型氮化镓层的厚度为50nm-100nm。
6.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述去除所述待生长区的第一钝化层，使所述待生长区的第一ALGaN势垒层外露这一步骤，具体包括：
采用湿法腐蚀工艺去除所述待生长区的第一钝化层，使所述待生长区的第一ALGaN势垒层外露。
7.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层包括通过MOCVD外延生长工艺在所述GaN沟道层上依次形成第一ALGaN势垒层以及第一钝化层。
8.根据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述第一钝化层的厚度为4000-9000埃米。
9.据权利要求1所述一种常关型P型氮化镓器件制作方法，其特征在于，所述第二钝化层的厚度为1000-9000埃米。
10.一种常关型P型氮化镓器件，其特征在于，通过如上述权利要求1-9任一项所述的常关型P型氮化镓器件制作方法制作得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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| CN117038457A true CN117038457A (zh) | 2023-11-10 |
Family
ID=88637687
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| Application Number | Title | Priority Date | Filing Date |
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| CN202311287730.XA Pending CN117038457A (zh) | 2023-10-08 | 2023-10-08 | 一种常关型p型氮化镓器件及其制作方法 |
Country Status (1)
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| CN (1) | CN117038457A (zh) |
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2023
- 2023-10-08 CN CN202311287730.XA patent/CN117038457A/zh active Pending
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