JP2010245268A

JP2010245268A - 電界効果トランジスタ及び電界効果トランジスタの製造方法

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Publication number: JP2010245268A
Application number: JP2009092109A
Authority: JP
Inventors: Takashi Inoue; 隆井上; Yuji Ando; 裕二安藤; Tatsuo Nakayama; 達峰中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-04-06
Filing date: 2009-04-06
Publication date: 2010-10-28
Anticipated expiration: 2029-04-06
Also published as: JP5476023B2

Abstract

【課題】電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を改善することである。
【解決手段】本発明にかかる電界効果トランジスタは、第１の半導体層６と当該第１の半導体層６とヘテロ接合した第２の半導体層４とを含む半導体構造と、第１の半導体層６上に形成されたソース電極８、ドレイン電極１０、及びゲート電極９と、第１の半導体層６上に形成された金属内包フラーレンを少なくとも含む保護膜１１と、を有する。保護膜１１の材料は、金属を内包したフラーレンと絶縁材料とが混合した材料でもよく、また、金属を内包したフラーレンと金属を内包しないフラーレンとが混合した材料でもよい。
【選択図】図１

Description

本発明は電界効果トランジスタ及び電界効果トランジスタの製造方法に関し、特に有極性半導体材料を用いた電界効果トランジスタ及び電界効果トランジスタの製造方法に関する。

電界効果トランジスタの一つに、窒化物半導体などに代表される有極性半導体材料を用いた電界効果トランジスタがある。有極性半導体としては、ＧａＮ、ＡｌＧａＮなどのIII族窒素化合物半導体のほか、ＺｎＯなどのII族酸化物半導体も用いられている。ＧａＮ、ＡｌＧａＮなどのIII族窒素化合物半導体が電子デバイスへの応用において最も先行しているので、以下ではIII族窒素化合物半導体を例として背景技術を説明する。

非特許文献１には、III族窒素化合物半導体を用いた電界効果トランジスタが開示されている。図８は、非特許文献１に開示されているヘテロ接合電界効果トランジスタ（Hetero-Junction Field Effect Transistor: 以下HJFETと呼ぶ）の構成を示す断面図である。

図８に示すＨＪＦＥＴは、サファイア基板１０１の上にＡｌＮバッファ層１０２が形成されている。ＡｌＮバッファ層１０２の上にはＧａＮチャネル層１０３が形成され、その上にＡｌＧａＮ電子供給層１０５が形成されている。電子供給層１０５の上にはソース電極１０６及びドレイン電極１０８が形成されており、これらの電極は電子供給層１０５にオーム性接触している。

また、ソース電極１０６とドレイン電極１０８との間にはゲート電極１０７が形成されており、この電極は、電子供給層１０５にショットキー接触している。そして、最上層には、保護膜（パッシベーション膜）として機能する窒化シリコン膜（ＳｉＮ膜）１０９が形成されている。

図９は、電子供給層１０５にＡｌ_０．２Ｇａ_０．８Ｎ、チャネル層１０３にＧａＮを用いたＨＪＦＥＴのバンド・ダイヤグラムである。ここで、Ａｌ_０．２Ｇａ_０．８ＮとＧａＮはヘテロ接合１０４を形成している。図９（ａ）は、伝導帯ポテンシャルを示す図である。また、図９（ｂ）は、Ａｌ組成を示す図である。また、図９（ｃ）は、III族窒化物半導体の特徴である自然分極およびピエゾ分極から生成される分極電荷を示す図である。

図９（ｃ）に示すように、正の分極電荷２０１と負の分極電荷２０２は互いにバランスを保っている。また、ゲート電極１０７の直下においては、Ａｌ_０．２Ｇａ_０．８Ｎ／ＧａＮヘテロ接合における正の分極電荷２０１は、フリーキャリアの電子２０３によって補償される。また、Ａｌ_０．２Ｇａ_０．８Ｎ電子供給層１０５の表面に生成した負の分極電荷２０２は、ゲート電極１０７における正の電荷２０４によって補償される。このようにして、分極電荷は電気的中性条件を保っている。Ａｌ_０．２Ｇａ_０．８Ｎ／ＧａＮヘテロ接合におけるフリーキャリアは、２次元電子ガス（２ＤＥＧ）１０４を形成しており、これがこのヘテロ接合電界効果トランジスタのチャネルを形成している。

また、特許文献１にも窒素化合物半導体を用いた電界効果トランジスタが開示されている。特許文献１に開示されている電界効果トランジスタも基本的には図８に示す構造と同様である。特許文献１にかかる電界効果トランジスタは、コラプスを改善するために電子供給層１０５の上に保護膜１０９としてｐ型有機半導体膜を形成している。

特開２００７−２７２８４号公報

安藤ら、２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト（ＩＥＤＭ０１−３８１〜３８４）

しかしながら、図８に示す電子供給層１０５の表面のうち、電極（ゲート電極１０７など）が形成されない領域においては、電子供給層１０５の表面に生成している負の分極電荷２０２を補償する正の電荷２０４が存在しない。このため、電極が形成されない電子供給層１０５の表面では、電気的中性条件を保つ機構が働かない。

したがって、保護膜１０９を形成していない場合、電子供給層１０５の表面に生成している負の分極電荷２０２の量は減少する方向に向かう。これに伴い、電子供給層１０５の表面に生成している負の分極電荷２０２とバランスを保っていたＡｌ_０．２Ｇａ_０．８Ｎ／ＧａＮヘテロ接合１０４における正の分極電荷２０１も減少する。そして、結果として、正の分極電荷２０１を補償する関係にあったフリーキャリア２０３も減少する。

このようなフリーキャリア２０３の減少を低減させるために、背景技術にかかる電界効果トランジスタでは、図８に示すように、窒化シリコン膜（ＳｉＮ膜）１０９を表面保護膜として用いている。窒化シリコン膜（ＳｉＮ膜）１０９を設けることで、窒化シリコン膜（ＳｉＮ膜）１０９が、電子供給層１０５に発生した分極電荷２０２を補償することができる。そして、最終的には、半導体へテロ接合界面（２次元電子ガス）１０４におけるキャリア２０３の量を保つことができる。

しかしながら、窒化シリコン膜（ＳｉＮ膜）１０９を用いたとしても、その補償効果は十分ではない。そのため、半導体へテロ接合界面（２次元電子ガス）１０４におけるキャリア量の減少による電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を十分に改善することができない。

よって、本発明の目的はオン抵抗の増大や電流コラプスの増加を改善することが可能な電界効果トランジスタ及び電界効果トランジスタの製造方法を提供することである。

本発明にかかる電界効果トランジスタは、第１の半導体層と、当該第１の半導体層とヘテロ接合した第２の半導体層と、を含む半導体構造と、前記第１の半導体層上に形成されたソース電極、ドレイン電極、及びゲート電極と、前記第１の半導体層上に形成された、金属を内包したフラーレンを少なくとも含む保護膜と、を有する。

また、本発明にかかる電界効果トランジスタの製造方法は、基板上に、第１の半導体層と、当該第１の半導体層とヘテロ接合した第２の半導体層と、を含む半導体構造を形成し、前記第１の半導体層上に、ソース電極、ドレイン電極、及びゲート電極を形成し、前記第１の半導体層上に、金属を内包したフラーレンを少なくとも含む保護膜を形成する。

本発明にかかる電界効果トランジスタ及び電界効果トランジスタの製造方法により、電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を改善することができる。

実施の形態１にかかる電界効果トランジスタを示す図である。実施の形態２にかかる電界効果トランジスタを示す図である。電界効果トランジスタの保護膜に金属を内包したフラーレンを用いた場合の効果を説明するための図である。ゲート電極にフィールド・プレート（ＦＰ）構造を適用した電界効果トランジスタを示す図である。ゲート電極にフィールド・プレート（ＦＰ）構造を適用した電界効果トランジスタの特性を説明するための図である。（ａ）は、ＦＰなし、ゲートバイアスＶｇが深い場合（Ｖｇ＜０Ｖ）、（ｂ）は、ＦＰなし、ゲートバイアスＶｇが浅い場合（Ｖｇ＞０Ｖ）、（ｃ）は、ＦＰあり、ゲートバイアスＶｇが深い場合（Ｖｇ＜０Ｖ）、（ｄ）は、ＦＰあり、ゲートバイアスＶｇが浅い場合（Ｖｇ＞０Ｖ）である。フィールド・プレート（ＦＰ）構造を有するゲート電極が電子供給層に埋め込まれた構造を有する電界効果トランジスタを示す図である。フィールド・プレート（ＦＰ）構造及びファラデーシールド電極による電界強度緩和の効果を示す図である。背景技術にかかる電界効果トランジスタを示す図である。背景技術にかかる電界効果トランジスタの、（ａ）伝導帯ポテンシャル、（ｂ）Ａｌ組成、（ｃ）自然分極およびピエゾ分極から生成される分極電荷、を示す図である。

実施の形態１．
以下、図面を参照して本発明の実施の形態１について説明する。図１は本実施の形態にかかる電界効果トランジスタを示す図である。
本実施の形態にかかる電界効果トランジスタは、第１の半導体層（以下、電子供給層ともいう）６と、当該第１の半導体層とヘテロ接合した第２の半導体層（以下、チャネル層ともいう）４と、を含む半導体構造を有する。また、第１の半導体層６上に形成されたソース電極８、ドレイン電極１０、及びゲート電極９を有する。更に、第１の半導体層６上に形成された、金属を内包したフラーレンを少なくとも含む保護膜１１を有する。以下、本実施の形態にかかる電界効果トランジスタについて詳細に説明する。

図１に示すように、本実施の形態にかかる電界効果トランジスタは、基板１の上にチャネル層４が形成されている。更に、チャネル層４の上には電子供給層６が形成されている。ここで、基板１には、例えばサファイア、ＳｉＣ、Ｓｉなどを用いることができる。また、チャネル層４、電子供給層６には有極性半導体材料を含む材料、III族窒化物半導体、II族酸化物半導体を含む材料、互いに電子親和力の異なる半導体材料等を用いることができる。また、チャネル層４には、例えばＩｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）等を用い、電子供給層６には、例えばＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）等を用いることもできる。

ここで、チャネル層４と電子供給層６はそれぞれ異なる材料からなり、ヘテロ接合５を形成している。このヘテロ接合５に基づいてピエゾ分極またはピエゾ分極と自発分極が電子供給層６に生じ、この分極に基づく電界によって、チャネル層４のヘテロ接合５の近傍領域に点線で示す２次元電子ガス（２ＤＥＧ）層５が生じる。そして、２次元電子ガス層５がこのヘテロ接合電界効果トランジスタのチャネルを形成している。

また、電子供給層６の上には、ソース電極８及びドレイン電極１０が形成されており、これらの電極は電子供給層６にオーム性接触している。また、ソース電極８とドレイン電極１０との間にはゲート電極９が形成されており、このゲート電極は電子供給層６にショットキー接触している。

そして、本実施の形態にかかる電界効果トランジスタでは、電子供給層６の上に金属を内包したフラーレンを少なくとも含む保護膜１１を形成している。ここで、保護膜の材料には、金属を内包したフラーレンと絶縁材料とが混合した材料や、金属を内包したフラーレンと金属を内包しないフラーレンが混合した材料等を用いてもよい。また、保護膜は、ソース電極８とゲート電極９の間、または、ドレイン電極１０とゲート電極９の間の少なくとも一部に形成してもよい。

本実施の形態にかかる電界効果トランジスタの保護膜に用いている金属を内包したフラーレンについて説明する。金属内包フラーレンとは、球殻分子であるフラーレンの内部空間に金属が入っている構造を有する材料である。

例えば、Ｌａ＠Ｃ８２で表される金属内包フラーレンは、中心のランタン（Ｌａ）からフラーレン・ケージに３つ電子が移動し、ケージがマイナス３価の還元状態となり、スピン（ｓ＝１／２）を持つ。一方、Ｌａはプラス３価のイオンになっている。Ｌａイオンは分子の中心からずれた位置に存在するため、金属内包フラーレンの分子自体が１つの電気双極子を形成している。

更に、このフラーレン分子からなる結晶は、分子間力が弱いファンデアワールス力で互いに結合しているので、分子性結晶と液体の中間的な状態の１つである柔粘性結晶(plastic crystal)を形成する。そして、膜や結晶を構成するフラーレン分子の位置は固定されるが、フラーレン分子の向きは自由に変わることができる。従って、フラーレン分子の双極子は自由に回転し、外部電場に反応することができる。その結果、例えばＬａ内包フラーレンの常温における材料の比誘電率は４０にもなる。

本実施の形態にかかる電界効果トランジスタでは、電気分極がある半導体構造（主にＧａＮ系の材料を用いている）の保護膜の材料として、この金属内包フラーレンを用いている。これにより、半導体構造の表面の分極電荷を強力に補償することができるため、半導体構造中におけるチャネル電子の減少を抑制することができ、電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を改善することができる。

図３は、電界効果トランジスタの保護膜に金属を内包したフラーレンを用いた場合の効果を説明するための図である。保護膜１１を構成する金属内包フラーレンの単分子１２は、図３に示す方向に分極している。このため、電子供給層６の、電子供給層６と保護膜１１の界面１３側の領域では、図３に示すように負の分極電荷１４が生成される。この負の分極電荷１４は、背景技術で説明した図９（ｃ）の負の分極電荷２０２に対応している。そして、図９（ｃ）に示すように、正の分極電荷２０１と負の分極電荷２０２は互いにバランスを保っており、また、ヘテロ接合５における正の分極電荷２０１は、フリーキャリアの電子２０３によって補償される。

つまり、本実施の形態にかかる電界効果トランジスタでは、保護膜の材料として金属内包フラーレンを用いているので、図３に示す電子供給層６のうち界面１３側の領域に負の分極電荷１４を多く生成することができる。そして、負の分極電荷１４を多く生成できるので、結果としてヘテロ接合５におけるフリーキャリアの量を多くすることができる。これにより、２次元電子ガス層におけるフリーキャリアの減少を抑制することができ、電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を改善することができる。

なお、金属内包フラーレンの導電性は高くはないが、金属内包フラーレンの絶縁性が不十分である場合は、金属内包フラーレンとその他の絶縁材料（金属を内包しない純粋のフラーレンを含む）が混在した材料を用いることもできる。

次に、本実施の形態にかかる電界効果トランジスタの製造方法について説明する。本実施の形態にかかる電界効果トランジスタの製造方法は、次のステップを有する。
基板上に、第１の半導体層（電子供給層）６と、当該第１の半導体層とヘテロ接合した第２の半導体層（チャネル層）４と、を含む半導体構造を形成するステップ。
前記第１の半導体層６上に、ソース電極８、ドレイン電極１０、及びゲート電極９を形成するステップ。
前記第１の半導体層６上に、金属を内包したフラーレンを少なくとも含む保護膜１１を形成するステップ。

本実施の形態にかかる電界効果トランジスタは、スパッタ法、ＭＯＣＶＤ法等の通常の成膜方法を用いて製造することができる。

実施の形態２．
次に、本発明の実施の形態２について、図２を用いて説明する。なお、図１に示す実施の形態１と同様の構成部分については同一の符号を付し、重複した説明を省略する。

図２に示すように、本実施の形態にかかる電界効果トランジスタは、基板１の上に核生成層２が形成されている。基板１には、例えばサファイア、ＳｉＣ、Ｓｉなどを用いることができる。また、核生成層２には、例えばＡｌＮを用いることができる。また、核生成層２の上には、バッファ層３が形成されている。バッファ層３には、例えばＧａＮ、ＡｌＧａＮ等を用いることができる。

また、バッファ層３の上にはチャネル層４が形成されている。チャネル層４の上には電子供給層６が形成されている。ここで、チャネル層４、電子供給層６には分極性半導体材料を含む材料、III族窒化物半導体、II族酸化物半導体を含む材料、互いに電子親和力の異なる半導体材料等を用いることができる。また、チャネル層４には、例えばＩｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）等を用いることができ、電子供給層６には、例えばＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）等を用いることができる。

また、電子供給層６の上には、キャップ層７が形成されている。キャップ層７には、例えばＧａＮあるいはｎ−ＧａＮを用いることができる。キャップ層７の上には、ソース電極８及びドレイン電極１０が形成されている。また、ソース電極８とドレイン電極１０との間にはゲート電極９が形成されている。

そして、電子供給層６の上には、金属を内包したフラーレンを少なくとも含む保護膜１１が形成されている。ここで、保護膜の材料には、金属を内包したフラーレンと絶縁材料とが混合した材料や、金属を内包したフラーレンと金属を内包しないフラーレンが混合した材料等を用いてもよい。また、保護膜は、ソース電極８とゲート電極９の間、または、ドレイン電極１０とゲート電極９の間の少なくとも一部に形成してもよい。

本実施の形態にかかる電界効果トランジスタにより、電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を改善することができる。尚、このような効果が得られる理由は実施の形態１で説明した理由と同様であるので説明を省略する。

実施例１．
次に、本発明にかかる電界効果トランジスタの実施例１について説明する。
まず、本実施例で保護膜として用いた金属内包フラーレンについて説明する。本実施例では、保護膜として金属内包フラーレンであるＬａ内包フラーレン（Ｌａ＠Ｃ８２）薄膜を用いた。Ｌａ内包フラーレン薄膜は、アーク放電法を用いて合成し、高速液体クロマトグラフィー法により精製した。また、蒸着して保護膜を形成する前に、環境温度１５０℃、２×１０^−６Ｔｏｒｒの高真空下で２４時間かけて脱気した。

上記の方法により得たＬａ内包フラーレン薄膜を、真空蒸着を用いて７００Å堆積し、その物理的特性を事前に調べた。電極にはアルミニウムを使用し、Ｌａ内包フラーレン薄膜を両側から挟む構造とした。誘電率の測定は、ＬＣＲメータ（ＨＰ社製４２８４Ａ）を用いて、環境温度約１００（Ｋ）から５００（Ｋ）の間、周波数は１００Ｈｚの条件で測定した。また、レファレンス試料として通常のフラーレンＣ６０も同様の方法で形成し、同様の方法で誘電率を測定した。

誘電率の測定の結果、Ｃ６０の室温における比誘電率は約４であり、文献値とほぼ一致した。一方、Ｌａ内包フラーレンの比誘電率は４０であった。この値は、Ｃ６０の約１０倍である。これは、Ｌａ内包フラーレン分子が双極子を持ち、それが室温で電場に対して応答しうる（格子点上で回転できる）ことを示している。また、誘電率は温度の低下とともに減少した。これは、温度の低下とともに分子の回転が徐々に凍結していることを示している。

次に、上記金属内包フラーレンを本発明にかかる電界効果トランジスタの保護膜として適用した場合について説明する。電界効果トランジスタは、３インチＳｉ基板上に、ＭＯＣＶＤ法にて、ｉ−Ａｌ_０．１５Ｇａ_０．８５Ｎ（膜厚４５ｎｍ）／ｉ−ＧａＮヘテロ接合エピタキシャル膜を成長した。また、以降の工程での目合わせマークを形成するために、本試料にレジストでパターニングした後、ドライエッチングによって試料表面にメサ段差を形成した。

試料を有機洗浄した後、８０ｎｍの窒化膜ＳｉＮをスルー膜として堆積した。そして、試料に選択的にｎ^＋層を形成するために、レジストを用いて試料にパターニングした後、傾斜角度７度にて^２８Ｓｉのイオン注入（加速エネルギー１００ｅＶ、ドーズ量１Ｅ１６ｃｍ^−２)を行った。２ＤＥＧでの注入イオン密度は約１×１０^２１ｃｍ^−３となる。スルー膜は、この後、フッ酸で除去した。

このままでは注入したドーパント^２８Ｓｉは活性化していないので、活性化アニールを行う必要がある。まず、アニール保護膜を形成するために、試料のレジストを除去した後、試料のトップ面、裏面、及び側壁にシリコン酸窒化膜Ｓｉ_２Ｏ_ｘＮ_ｙ（ｘ、ｙの範囲はおよそ０＜ｘ≦１．０、１＜ｙ＜４）をプラズマＣＶＤ法で１２００Å堆積した。

次に、１２００℃の温度で窒素雰囲気中で試料に活性化アニール(保持時間：３分)を施した。次に、アニール保護膜を除去するために、試料を濃厚なフッ酸（フッ化水素４９％含有）に５分浸し、その後、試料を水洗した。

次に、試料にレジストでパターニングした後、塩酸で表面処理を行い、さらに、オーミック金属Ｔｉ／Ｐｔ／Ａｕを蒸着した。その後、試料にリフトオフ処理を施してオーミック電極を形成した。

さらに、試料にレジストでパターニングし、傾斜角７度で^１４Ｎイオンを注入（１回目：１００ｅＶ、１Ｅ１４ｃｍ^−２、２回目：２０ｅＶ、１Ｅ１４ｃｍ^−２の２段注入)することによってアイソレーションを形成した。
さらに、試料をレジストでパターニングし、ＮｉＡｕを真空蒸着し、リフトオフすることでゲート電極を形成した。

最後に、保護膜として、試料１には、約６００ÅのＬａ内包フラーレンを真空蒸着により堆積した。また、レファレンス試料として試料１と同様のディメンジョンをもつ試料２には、約６００Åの窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法により堆積した。

その結果、保護膜として窒化膜（ＳｉＮ）を用いたレファレンス試料２では、耐圧ＢＶｇｄは５０Ｖ、コラプス量は２２％、線形利得ｇｍは５０ｍＳ／ｍｍ、オン抵抗は２．５５Ωであった。
一方、保護膜として金属内包フラーレンを用いた試料１では、耐圧ＢＶｇｄは４５Ｖと少々低下したが、コラプス量は５％と減少し、線形利得ｇｍは１００ｍＳ／ｍｍと向上し、オン抵抗は１．６７Ωと低減した。

コンタクト抵抗等の要素を考慮に入れてチャネル部のシート抵抗を見積もると、金属内包フラーレンによる保護膜を適用した結果、シート抵抗は約４０％低減したことになる。また、本実施例ではチャネル狭窄が減った分、耐圧が低下した。しかし、耐圧の低下に関しては、フィールド・プレート（ＦＰ）電極や、ファラデー・シールド電極などのサブ電極を用いることで改善することができる。

本実施例により、電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を改善することができた。

実施例２．
次に、本発明にかかる電界効果トランジスタの実施例２として、サブ電極を用いた場合について説明する。
図４にフィールド・プレート構造を適用した場合の電界効果トランジスタのデバイス構造を示す。ここで、図４乃至６に示した符号は実施の形態で説明した符号と同様である。図４のように、ゲート電極９のドレイン側の部分が、保護膜１１の上をドレイン電極１０側に向かって張り出した部分をフィールド・プレート（ＦＰ）１５と呼んでいる。図４においてＬ_ＦＰで示した長さがフィールド・プレート長である。

図５を用いてフィールド・プレート（ＦＰ）の果たす機能について説明する。ＦＰのない構造の場合で、且つゲート印加電圧Ｖｇが深い（Ｖｇ＜０Ｖ）場合、図５（ａ）に示すようにゲートのドレイン端近くの空乏層１７の周辺部分に激しく電界集中する領域が生成される。そして、この強電界の印加される領域で破壊耐圧が決定されるため、この構造におけるゲート・ドレイン間のブレークダウン電圧ＢＶｇｄは十分なものとはならない。

一方、ゲート印加電圧Ｖｇが浅い（Ｖｇ＞０Ｖ）場合、図５（ｂ）に示すように保護膜に誘起された負の電荷が、ゲート・ドレイン間の空乏層１７を拡大させ、チャネル領域のキャリアが枯渇する。このため、電流コラプスが明瞭に現れることになる。

ＦＰのある構造の場合で、且つゲート印加電圧Ｖｇが深い（Ｖｇ＜０Ｖ）場合、図５（ｃ）に示すように、フィールド・プレートに印加される負電圧の影響で、ゲート・ドレイン間の空乏層１７が拡大し、その結果、ゲートのドレイン端下付近の電界集中が緩和される。これによってゲート・ドレイン間のブレークダウン電圧ＢＶｇｄが向上することになる。

一方、ゲート印加電圧Ｖｇが浅い（Ｖｇ＞０Ｖ）場合、図５（ｄ）に示すように、フィールド・プレートの正電圧の影響で、ゲート・ドレイン間の空乏層１７は縮小し、その結果、チャネルのキャリアの枯渇が解消して電流コラプスも解消する。

更に図６に示す電界効果トランジスタのゲート電極９のように、ゲート電極９を電子供給層６中に埋めこみ、埋め込みＦＰ構造にすると、ゲートのドレイン端における電界集中が緩和し、ゲート・ドレイン間のブレークダウン電圧ＢＶｇｄが更に高耐圧となる。また、埋め込みＦＰ構造のゲート電極９は電子走行層表面と保護膜界面にトラップされた電子からの影響を受けにくくなるので、電流コラプスもさらに低減される。更に、相互コンダクタンスｇｍが増大するので、利得が向上する。

図６に示す電界効果トランジスタには、更にファラデーシールド電極１９も配置した。ファラデーシールド電極１９は、図６のごとくゲート電極９とドレイン電極１０の間の保護膜１１上あるいは、保護膜１１中に配置され、電気的にはソース電極８と同電位(すなわち通常グラウンド)に設定される。保護膜１１には、金属内包フラーレンを用いた。

図７に、このファラデーシールド電極１９を配置した場合の、半導体ヘテロ接合部における電界強度の変化の数値計算結果を示す。ドレイン電圧ＶｄはＶｄ＝１００Ｖを想定した。

図７のＡは基本構造の場合の電界強度を示している。この場合、ゲート電極９は埋め込まれているが、フィールド・プレート部１５を持たず、かつ、ファラデーシールド電極１９も配置されていない場合である。ＦＰ電極１５の付け根の直下で、１．７Ｅ６Ｖ／ｃｍもの強い電界が発生している。

Ｂは、Ａの埋め込みゲート電極９にＦＰ電極１５を付けた場合の電界強度を示している。ＦＰ電極１５の下では、ＦＰ電極１５からの電位の影響で、電界強度がＡの場合よりも分散していることが分かる。

Ｃでは、Ｂに更にファラデーシールド電極１９を適用した場合の電界強度を示す。ファラデーシールド電極は、ＦＰ電極１５と同様、ゲート・ドレイン間の電界集中を緩和する働きがあるため、電界強度のピークはＢの場合よりさらに緩和され、ゲート・ドレイン間ブレークダウン電圧が大幅に向上することが分かる。

ファラデーシールド電極１９は、ゲート・ドレイン間の電気的結合をシールドする働きもあるので、ゲート・ドレイン間容量（Ｃｇｄ）を低減させることが出来る。従って、ファラデーシールド電極１９を適用することによって、ＭＳＧなどのＲＦ利得も向上する。
上記Ｃの構造に相当する構造のデバイスを試作したところ、オン抵抗は１．５５Ωと良好な値を保ったうえ、耐圧ＢＶｇｄは３００Ｖに向上し、コラプス量は０．８％に減少し、線形利得ｇｍは２７０ｍＳ／ｍｍと大幅に向上した。

以上、本発明を上記実施の形態に即して説明したが、上記実施の形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。

１基板
２核生成層
３バッファ層
４チャネル層、あるいは電子走行層（第２の半導体層）
５ヘテロ接合、２次元電子ガス層（２ＤＥＧ）
６電子供給層（第１の半導体層）
７キャップ層
８ソース電極
９ゲート電極
１０ドレイン電極
１１保護膜
１２金属内包フラーレンの単分子
１３界面
１４分極電荷
１５フィールド・プレート（ＦＰ）部分
１６チャネル領域（ヘテロ接合部とその上層）
１７空乏層
１８ゲート埋め込み深さ（ｔｒ）
１９ファラデーシールド電極

Claims

第１の半導体層と、当該第１の半導体層とヘテロ接合した第２の半導体層と、を含む半導体構造と、
前記第１の半導体層上に形成されたソース電極、ドレイン電極、及びゲート電極と、
前記第１の半導体層上に形成された、金属を内包したフラーレンを少なくとも含む保護膜と、を有する電界効果トランジスタ。
前記保護膜の材料は、金属を内包したフラーレンと絶縁材料とが混合した材料である、請求項１に記載の電界効果トランジスタ。
前記保護膜の材料は、金属を内包したフラーレンと金属を内包しないフラーレンとが混合した材料である、請求項１に記載の電界効果トランジスタ。
前記保護膜は、前記ソース電極と前記ゲート電極の間、または、前記ドレイン電極と前記ゲート電極の間の少なくとも一部に形成されている、請求項１乃至３のいずれか一項に記載の電界効果トランジスタ。
前記第１及び第２の半導体層は分極性半導体材料を含む、請求項１乃至４のいずれか一項に記載の電界効果トランジスタ。
前記第１及び第２の半導体層はIII族窒化物半導体、またはII族酸化物半導体を含む、請求項１乃至５のいずれか一項に記載の電界効果トランジスタ。
前記第１及び第２の半導体層は互いに電子親和力の異なる半導体材料であり、当該第１及び第２の半導体層をヘテロ接合したときに生成する２次元電子ガスをチャネルとして用いる、請求項１乃至６のいずれか一項に記載の電界効果トランジスタ。
前記ゲート電極の一部が前記第１の半導体層に埋め込まれた構造を有する、請求項１乃至７のいずれか一項に記載の電界効果トランジスタ。
前記ゲート電極は、前記保護膜上あるいは前記保護膜中において前記ドレイン電極側に向かって延びるフィールド・プレート構造を有する、請求項１乃至８のいずれか一項に記載の電界効果トランジスタ。
前記ゲート電極と前記ドレイン電極との間の保護膜上あるいは保護膜中に、前記ソース電極と同電位であるファラデーシールド電極を有する、請求項１乃至９のいずれか一項に記載の電界効果トランジスタ。
基板上に、第１の半導体層と、当該第１の半導体層とヘテロ接合した第２の半導体層と、を含む半導体構造を形成し、
前記第１の半導体層上に、ソース電極、ドレイン電極、及びゲート電極を形成し、
前記第１の半導体層上に、金属を内包したフラーレンを少なくとも含む保護膜を形成する、電界効果トランジスタの製造方法。
前記第１の半導体層上に、金属を内包したフラーレンと絶縁材料とが混合した材料を含む保護膜を形成する、請求項１１に記載の電界効果トランジスタの製造方法。
前記第１の半導体層上に、金属を内包したフラーレンと金属を内包しないフラーレンとが混合した材料を含む保護膜を形成する、請求項１１に記載の電界効果トランジスタの製造方法。
前記保護膜を、前記ソース電極と前記ゲート電極の間、または、前記ドレイン電極と前記ゲート電極の間の少なくとも一部に形成する、請求項１１乃至１３のいずれか一項に記載の電界効果トランジスタの製造方法。
前記ゲート電極の一部を前記第１の半導体層に埋め込まれるように形成する、請求項１１乃至１４のいずれか一項に記載の電界効果トランジスタの製造方法。
前記ゲート電極を前記保護膜上あるいは前記保護膜中において前記ドレイン電極側に向かって延びるように形成する、請求項１１乃至１５のいずれか一項に記載の電界効果トランジスタの製造方法。
前記ゲート電極と前記ドレイン電極との間の保護膜上あるいは保護膜中に、前記ソース電極と同電位であるファラデーシールド電極を形成する、請求項１１乃至１６のいずれか一項に記載の電界効果トランジスタの製造方法。