KR20110005775A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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야스유키 구리타
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Abstract

본 발명은 GaN계 전계 효과 트랜지스터를 노멀리 오프로 동작시키면서, 채널의 전류 밀도를 증가시킨다. 질소를 함유하는 3-5족 화합물 반도체의 채널층과, 상기 채널층에 전자를 공급하는 전자 공급층으로서, 상기 채널층에 대향하는 면의 반대면에 홈부를 갖는 전자 공급층과, 상기 전자 공급층의 상기 홈부에 형성된 p형 반도체층과, 상기 p형 반도체층과 접하여 형성되었거나 또는 p형 반도체층과의 사이에 중간층을 개재시켜 형성된 제어 전극을 포함한 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAID DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 본 발명은, 특히, 질화갈륨 등의 질소를 함유하는 3-5족 화합물 반도체를 이용한 헤테로 접합 전계 효과 트랜지스터 등의 반도체 장치 및 그 제조 방법에 관한 것이다.
질화갈륨계의 헤테로 접합 전계 효과 트랜지스터는, 고주파의 동작이 가능하고, 또한 대전력에서의 사용이 가능한 스위칭 소자로서의 용도가 기대되고 있다. 예컨대, n형 AlGaN과 진성(眞性) GaN의 계면에 생성되는 2차원 가스(2DEG)를 채널에 이용하는 디바이스가 AlGaN/GaN-HEMT(고전자 이동도 트랜지스터)로서 실용화되고 있다. AlGaN/GaN-HEMT에 요구되는 특성으로서, 게이트에 전압을 인가하지 않은 상태에서도 소스·드레인간이 하이-임피던스가 되는 노멀리 오프형, 즉 인핸스먼트 모드에서의 동작이 가능한 경우가 있다. 이에 따라, 단극성 전원에서의 동작, 저소비 전력 등이 실현될 수 있다.
인핸스먼트 모드에서의 트랜지스터 동작을 실현하는 것을 목적으로 하며, 예컨대 게이트 영역의 전자 공급층(AlGaN/GaN-HEMT의 경우의 AlGaN층)의 두께를 다른 영역에 비하여 얇게 형성하는 리세스(홈부)를 갖는 구조가 알려져 있다. 예컨대, 비특허문헌 1에는 드라이 에칭에 의해 AlGaN층에 게이트 리세스 구조를 형성한 노멀리 오프형 AlGaN/GaN 트랜지스터가 개시되어 있다.
AlGaN층의 일부에 홈부를 형성함으로써, 홈부 영역에 대향하는 2DEG 영역의 전자 농도를 저하시켜, AlGaN층/GaN층 계면의 2DEG의 일부를 공핍화할 수 있다. 이에 따라 게이트 전압을 인가하지 않은 상태에서도 채널이 차단된 상태를 실현할 수 있고, 그 결과, 트랜지스터의 소스·드레인간이 하이-임피던스가 되는 노멀리 오프형 상태를 실현할 수 있다. 게이트 전극에 전압을 인가하여 홈부 영역에 대향하는 2DEG 영역에 전자가 유기되면, 채널이 도통하여 인핸스먼트 모드의 동작이 실현된다.
비특허문헌 1 : R. Wang 외 지음, 「Enhancement-Mode Si3N4/AlGaN/GaN MISHFETs」, IEEE Electron Device Letters, Vol.27, No.10, 2006년 10월, 793∼795페이지
그러나, 비특허문헌 1에 기재된 트랜지스터에서는, 채널 전류의 전류 밀도를 충분히 크게 할 수 없는 과제가 있는 것을 본 발명자는 발견하였다. 즉, 전자 공급층(AlGaN층)의 홈부의 두께를 얇게 하여 인핸스먼트 모드를 실현할 수 있는 한편, 홈부의 바닥면에는 결정의 불완전성에 기인한 중간 준위가 존재한다. 게이트 전극에 인가되는 전압에 의해 이 중간 준위로 전자가 충전되면, 충전된 전자는 2DEG를 형성하는 전자와 반발되기 때문에, 채널 저항을 증대시키고, 채널의 전류 밀도를 저하시킨다. 스위치 소자 용도에서는, ＋1 V∼＋3 V 정도의 비교적 높은 임계값에서의 동작이 요청되지만, 상기한 채널 전류 밀도가 저하된 결과, ＋2 V 정도의 임계값이어도, 실용에 견디는 정도의 낮은 소자 저항을 실현할 수 없다는 문제가 있다.
홈부 바닥부의 공간 전하에 의한 전류 밀도의 저하는, 홈부를 2DEG 영역으로부터 멀리함으로써, 즉 홈부 깊이를 작게 함으로써, 어느 정도의 대책은 될 수 있다. 그러나, 홈부 깊이를 작게 하는 것은 게이트 임계값을 마이너스측으로 시프트시키기 때문에, 노멀리 오프를 실현할 수 없게 된다. 즉, 채널의 전류 밀도를 증가시키는 것과 노멀리 오프를 실현(게이트 임계값의 증가)하는 것은 트레이드 오프 관계에 있어, 스위칭 소자의 성능을 향상시키는 데에는 한계가 있었다.
또한, 비특허문헌 1에 기재된 트랜지스터에서는, 채널 영역의 홈부 내부에 게이트 누설의 저감을 목적으로 하는 절연막이 형성된다. 이 때문에 홈부 바닥면의 소스단 및 드레인단에는 게이트 전압에 의해 제어되기 어려운 공핍부가 남고, 이 공핍부가 도통시에 있어서도 기생 저항으로서 작용하여, 채널의 전류 밀도를 저하시키는 문제가 있었다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 있어서는, 3-5족 화합물 반도체의 채널층과, 상기 채널층에 캐리어를 공급하고, 상기 채널층에 대향하는 면의 반대면에 홈부를 갖는 캐리어 공급층과, 상기 캐리어 공급층의 상기 홈부에 형성되며, 상기 캐리어가 나타내는 전도형과는 반대의 전도형을 나타내는 반도체층과, 상기 반도체층 위에 설치된 제어 전극을 포함하는 반도체 장치를 제공한다. 혹은, 질소를 함유하는 3-5족 화합물 반도체의 채널층과, 상기 채널층에 전자를 공급하는 전자 공급층으로서 상기 채널층에 대향하는 면의 반대면에 홈부를 갖는 전자 공급층과, 상기 전자 공급층의 상기 홈부에 형성된 p형 반도체층과, 상기 p형 반도체층과 접하여 형성되었거나 또는 상기 p형 반도체층과의 사이에 중간층을 개재시켜 형성된 제어 전극을 포함한 반도체 장치를 제공한다.
제1 형태에 있어서, 상기 반도체층은, 질소를 함유하는 3-5족 화합물의 반도체층이어도 좋다. 상기 반도체층은 InGaN층, AlGaN층 또는 GaN층이어도 좋다. 상기 반도체층은 AlxGa1-xN이며, 단, 0≤x≤0.5여도 좋다. 상기 제어 전극은 상기 반도체층과의 사이에 절연층을 개재시켜 형성되어도 좋다. 상기 절연층은 SiOx, SiNx, SiAlxOyNz, HfOx, HfAlxOy, HfSixOy, HfNxOy, AlOx, AlNxOy, GaOx, GaOxNy 및 TaOx, TiNxOy에서 선택된 하나 이상의 절연성 화합물을 갖는 층이어도 좋다. 여기서, 첨자 x, y 혹은 z를 포함하는 화학식은 절연성 화합물을 나타내고 있고, 원소의 구성비가 화학 양론비로 표시되는 화합물, 또는, 결함 혹은 비정질 구조를 포함함으로써 원소의 구성비가 화학 양론비로는 표시되지 않는 화합물을 나타낸다.
또한, 제1 형태에 있어서, 상기 반도체 장치는, 상기 캐리어 공급층을 덮고, 상기 홈부의 개구에 일치하는 개구부를 갖는 패시베이션층을 더 구비하여도 좋다. 상기 캐리어 공급층은 상기 채널층과 격자 정합 또는 의사 격자 정합되고, 상기 반도체층은 상기 캐리어 공급층과 격자 정합 또는 의사 격자 정합되어도 좋다. 상기 채널층은 질소를 함유하여도 좋다. 상기 채널층은 GaN층, InGaN층 또는 AlGaN층이며, 상기 캐리어 공급층은 AlGaN층, AlInN층 또는 AlN층이어도 좋다. 상기 제어 전극은, Ni, Al, Mg, Sc, Ti, Mn, Ag, Sn, Pt 및 In에서 선택된 하나 이상의 금속을 가져도 좋다. 상기 캐리어는 전자여도 좋다.
본 발명의 제2 형태에 있어서는, 3-5족 화합물 반도체의 채널층에 캐리어를 공급하는 캐리어 공급층의 표면에, 홈부를 형성하는 단계와, 상기 캐리어 공급층의 상기 홈부에, 상기 캐리어가 나타내는 전도형과는 반대의 전도형을 나타내는 반도체층을 형성하는 단계와, 상기 반도체층을 형성한 후에, 제어 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 혹은, 질소를 함유하는 3-5족 화합물 반도체의 채널층 및 상기 채널층에 전자를 공급하는 전자 공급층을 가지며, 상기 전자 공급층이 표면을 이루는 기판을 준비하는 단계와, 상기 전자 공급층의 표면에 홈부를 형성하는 단계와, 상기 전자 공급층의 상기 홈부에 p형 반도체층을 형성하는 단계와, 상기 p형 반도체층을 형성한 후에, 제어 전극을 형성하는 단계를 포함한 반도체 장치의 제조 방법을 제공한다.
제2 형태에 있어서, 상기 반도체 장치의 제조 방법은, 상기 캐리어 공급층을 덮는 패시베이션층을 형성하는 단계와, 상기 홈부가 형성되는 영역의 상기 패시베이션층에 개구부를 형성하는 단계를 더 포함하여도 좋다. 상기 캐리어 공급층의 표면에 홈부를 형성하는 단계는, 상기 패시베이션층의 상기 개구부에 노출된 상기 캐리어 공급층을 에칭하여, 상기 홈부를 형성하는 단계여도 좋다. 상기 반도체층을 형성하는 단계는, 상기 패시베이션층의 상기 개구부에 노출된 상기 캐리어 공급층에, 상기 반도체층이 되는 에피택셜층을 선택적으로 성장시키는 단계여도 좋다. 상기 캐리어 공급층의 표면에 홈부를 형성하는 단계는, 상기 캐리어 공급층의 일부를 덮는 마스크를 형성하는 단계와, 상기 마스크로 덮은 영역 이외의 상기 캐리어 공급층에, 캐리어 공급층을 더 형성하는 단계와, 상기 마스크를 제거하는 단계를 포함하는 단계여도 좋다. 상기 반도체층은 질소를 함유하고, 상기 채널층은 질소를 함유하여도 좋다.
본 발명에 따르면, 반도체 장치를 노멀리 오프로 동작시키면서, 채널 전류 밀도를 증가시킬 수 있고, 또한 임계값을 높게 할 수 있다.
도 1은 본 실시형태의 반도체 장치(100)의 단면예를 나타낸다.
도 2는 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 3은 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 4는 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 5는 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 6은 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 7은 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 8은 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 9는 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 10은 반도체 장치(100)의 제조 과정에서의 단면예를 나타낸다.
도 11은 실험예 및 비교예에서 작성한 반도체 장치(100)의 DC 평가에 의한 드레인 전류의 천이 특성 그래프를 나타낸다.
도 1은 본 실시형태의 반도체 장치(100)의 단면예를 나타낸다. 동 도면에 있어서 반도체 장치(100)는 하나의 트랜지스터 소자로서 도시하지만, 반도체 장치(100)는 다수의 트랜지스터 소자를 구비하고 있어도 좋다. 반도체 장치(100)는, 기판(102), 버퍼층(104), 채널층(106), 전자 공급층(108), 홈부(110), p형 반도체층(112), 절연층(114), 제어 전극(116), 입출력 전극(118), 패시베이션층(120) 및 소자 분리 영역(122)을 구비한다.
기판(102)은, 에피택셜 성장용 하지(下地) 기판이어도 좋고, 예컨대 단결정의 사파이어, 실리콘 카바이드, 실리콘, 갈륨 나이트라이드를 예시할 수 있다. 기판(102)은 에피택셜 성장용 기판으로서 시판되고 있는 것을 사용할 수 있다. 기판(102)은 절연형이 바람직하지만 p형 또는 n형도 사용할 수 있다.
버퍼층(104)은, 기판(102) 위에 형성되고, 재료로서 질소를 함유하는 3-5족 화합물 반도체를 적용할 수 있다. 예컨대, 버퍼층(104)은, 알루미늄 갈륨 나이트라이드(AlGaN), 알루미늄 나이트라이드(AlN), 갈륨 나이트라이드(GaN)의 단층이어도 좋고, 이들 단층을 적층시킨 것이어도 좋다. 버퍼층(104)은, 그 막 두께에 특별히 제한은 없지만, 300 ㎚∼3000 ㎚의 범위가 바람직하다. 버퍼층(104)은, 유기 금속 기상 성장법(MOVPE), 할라이드 VPE법 또는 분자선 에피택시법(MBE) 등을 이용하여 형성할 수 있다. 버퍼층(104)의 형성 재료로서 시판되고 있는 유기 금속 원료, 예컨대 트리메틸갈륨 혹은 트리메틸인듐 등을 이용할 수 있다.
채널층(106)은, 버퍼층(104) 위에 형성되며, 질소를 함유하는 3-5족 화합물 반도체여도 좋다. 채널층(106)으로서 GaN층이 바람직하지만, InGaN층 또는 AlGaN층도 예시할 수 있다. 채널층(106)의 막 두께에 특별히 제한은 없지만, 300 ㎚∼3000 ㎚의 범위가 바람직하다. 채널층(106)의 형성 방법으로서, 버퍼층(104)의 형성 방법과 동일한 방법을 예시할 수 있다.
전자 공급층(108)은 캐리어 공급층의 일례여도 좋다. 전자 공급층(108)은 채널층(106)에 전자를 공급한다. 전자는 캐리어의 일례여도 좋다. 전자 공급층(108)은, 채널층(106) 위에 형성되며, 전자 공급층(108)과 채널층(106)의 계면의 채널층(106) 쪽에는 2DEG가 형성된다. 전자 공급층(108)은, 채널층(106)에 접하여 직접 형성되어도 좋고, 적절한 중간층을 개재시켜 형성되어도 좋다. 전자 공급층(108)은, 채널층(106)과 격자 정합 또는 의사 격자 정합하여도 좋고, AlGaN층, AlInN층 또는 AlN층이어도 좋다.
전자 공급층(108)은, 그 막 두께를, 채널층(106)과 전자 공급층(108)과의 격자 정수차로부터 어림되는 임계 막 두께보다 작은 범위 내에서 결정할 수 있다. 임계 막 두께란, 격자 부정합에 의해 발생한 응력에 의해 결정 격자에 결함이 발생하여 응력이 완화되는 막 두께여도 좋다. 임계 막 두께는, 각 층의 Al 조성 또는 In 조성에 의존하지만, 10 ㎚∼60 ㎚의 범위를 예시할 수 있다. 전자 공급층(108)의 형성 방법으로서 버퍼층(104)의 형성 방법과 동일한 방법을 예시할 수 있다.
전자 공급층(108)은, 전자 공급층(108)의 채널층(106)에 대향하는 면의 반대면에 홈부(110)를 갖는다. 전자 공급층(108)에 홈부(110)를 형성하고, 홈부(110)의 하부의 2DEG를 쉽게 공핍화할 수 있다. 이 결과, 트랜지스터의 노멀리 오프 동작을 쉽게 실현할 수 있다.
홈부(110)의 막 두께는, p형 반도체층(112)의 조성, 막 두께 및 트랜지스터의 임계값에 따라 결정한다. 홈부(110)의 막 두께로서, 예컨대 5 ㎚∼40 ㎚의 범위를 예시할 수 있다. 바람직하게는 7 ㎚∼20 ㎚의 범위를 예시할 수 있고, 보다 바람직하게는 9 ㎚∼15 ㎚의 범위를 예시할 수 있다. 더욱 바람직하게는 10 ㎚∼13 ㎚의 범위를 예시할 수 있다.
홈부(110)는, 전자 공급층(108)에, 예컨대 홈부(110)가 형성되는 영역에 개구가 형성된 마스크를 적용하여, 이 마스크의 개구부에 노출된 전자 공급층(108)을 드라이 에칭 등의 이방성 에칭법에 의해 에칭하여 형성할 수 있다. 마스크로서, 포토레지스트, SiOx 등의 무기막 혹은 금속 등, 에칭에 있어서 전자 공급층(108)과의 선택성을 갖는 재료라면 임의로 적용할 수 있다. 에칭 가스로서, Cl2, CH2Cl2 등의 염소계 가스 및 CHF3, CF4 등의 불소계 가스를 사용할 수 있다.
혹은, 홈부(110)는, 전자 공급층(108)을 형성한 후의 홈부(110)에 대응하는 영역에 마스크를 형성하고, 이 마스크가 존재하는 모양으로 전자 공급층(108)을 더 형성한 후, 마스크를 제거하여 형성할 수 있다. 마스크로서, SiNx 혹은 SiOx를 이용할 수 있고, 이 경우, 선택 성장법을 적용할 수 있다. 선택 성장법으로서는 MOVPE법을 사용할 수 있다. 또한, 전자 공급층(108)의 막 두께를 적절하게 형성함으로써, 홈부(110)를 형성하지 않아도 되는 경우가 있다.
p형 반도체층(112)은 반도체층의 일례여도 좋다. p형 반도체층(112)은 전자 공급층(108)의 채널층(106)에 대향하는 면의 반대면에 형성된 홈부(110)에 형성된다. p형 반도체층(112)은 전자 공급층(108)과 격자 정합 또는 의사 격자 정합하여도 좋다. p형 반도체층(112)은, 질소를 함유하는 3-5족 화합물의 p형의 반도체여도 좋고, 예컨대 InGaN층, AlGaN층 또는 GaN층을 예시할 수 있다. 특히, p형 반도체층(112)은 AlxGa1-xN층(단, 0≤x≤0.5)이어도 좋다. x의 조성은 지정된 범위에서 적절하게 선택할 수 있지만, AlGaN 결정은 Al 조성이 높아지면 결정성이 열화하기 때문에, 0≤x≤0.4가 바람직하고, 0≤x≤0.3이 보다 바람직하며, 0≤x≤0.20이 더욱 바람직하다.
전자 공급층(108)의 홈부(110)에 p형 반도체층(112)을 형성함으로써, p형 반도체층(112)을 개재시켜 채널의 전위를 제어하여 채널 전류를 변조할 수 있다. 즉, 제어 전극(116)의 전위에 응답하여 홈부(110)에 접한 p형 반도체층(112)의 전위를 변위시킬 수 있고, 또한 p형 반도체층(112)에 접한 홈부(110)의 바닥면부에 있어서의 모든 범위에서 전위를 변위시킬 수 있다. 이 결과, 종래의 트랜지스터에서 볼 수 있었던 홈부(리세스) 바닥면의 소스단 및 드레인단에서의 기생 저항의 발생을 방지할 수 있다. 이에 따라 전류 밀도가 큰 반도체 장치(100)를 제작할 수 있다.
또한, 홈부(110)의 바닥면에 배치되는 p형 반도체층(112)이 p형 반도체이기 때문에, 같은 두께의 전자 공급층(108)에 산화막 등의 절연막을 배치하는 것보다도, 채널의 포텐셜을 더 끌어올릴 수 있다. 이 결과, 반도체 장치(100)의 임계값을 크게 할 수 있다.
p형의 도전형을 얻기 위해서는 Mg 등의 p형 불순물을 도핑하면 된다. 도펀트의 농도는 p형이 되는 농도이면 된다. 단, 도우즈량을 너무 고농도로 하면, 결정성의 악화가 염려되기 때문에, 1×1015 ㎝-2∼1×1019 ㎝-2의 범위를 예시할 수 있다. p형 불순물의 도우즈량은, 5×1015 ㎝-2∼5×1018 ㎝-2가 바람직하고, 1×1016 ㎝-2∼1×1018 ㎝-2가 보다 바람직하며, 5×1016 ㎝-2∼5×1017 ㎝-2가 더욱 바람직하다.
또한, p형 반도체층(112)은, 전자 공급층(108)의 홈부(110)에 형성되기 때문에, 노멀리 오프 동작을 실현하기 쉽게 되고, 홈부(110)에 p형 반도체층(112)을 형성함으로써, 홈부(110)의 전자 공급층(108)의 막 두께를 두껍게 할 수 있다. 전자 공급층(108)에 홈부(110)를 형성하는 경우라도, 중간 준위가 존재하는 홈부(110)의 바닥면과 채널과의 거리를 떼어놓을 수 있어, 종래의 노멀리 오프 트랜지스터에 비하여 전류 밀도가 큰 트랜지스터를 만들 수 있다.
p형 반도체층(112)의 막 두께는, 2 ㎚∼200 ㎚의 범위여도 좋고, 바람직하게는 5 ㎚∼100 ㎚의 범위, 더욱 바람직하게는 7 ㎚∼30 ㎚의 범위여도 좋다. p형 반도체층(112)은, 예컨대 MOVPE법에 의해 형성할 수 있다. p형 반도체층(112)을 홈부(110)에 형성하는 경우, 홈부(110)에 선택적으로 형성할 수 있다. 예컨대 전자 공급층(108)의 홈부(110) 이외의 영역을 MOVPE법에서는 에피택셜 성장되지 않는 저해막으로 덮고, 이 저해막에 개구된 특정 영역에 p형 반도체층(112)이 되는 에피택셜막을 에피택셜 성장시키는 선택 성장법을 적용할 수 있다. 저해막은 에칭에 의해 제거되어도 좋고, 패시베이션층(120)으로서 남겨두어도 좋다. 저해막으로서, 예컨대 10 ㎚∼100 ㎚ 정도의 막 두께의 질화실리콘막 혹은 산화실리콘막을 예시할 수 있다.
절연층(114)은 p형 반도체층(112) 위에 형성할 수 있다. 절연층(114)을 형성함으로써, 제어 전극(116)으로부터 채널로의 누설 전류를 저감할 수 있다. 절연층(114)은, SiOx, SiNx, SiAlxOYNZ, HfOx, HfAlxOy, HfSixOy, HfNxOy, AlOx, AlNxOy, GaOx, GaOxNy 및 TaOx, TiNxOy에서 선택된 하나 이상의 절연성 화합물을 가져도 좋다. 첨자 x, y 혹은 z를 포함하는 화학식은 상기한 바와 같이 절연성 화합물을 나타내고 있고, 원소의 구성비가 화학 양론비로 표시되는 화합물 또는 결함 혹은 비정질 구조를 포함함으로써 원소의 구성비가 화학 양론비로는 표시되지 않는 화합물을 나타낸다. 절연층(114)은, 스퍼터법, CVD법 등을 이용하여 형성할 수 있다. 절연층(114)의 막 두께는, 각각이 갖는 유전율, 절연 내압을 고려하여 결정할 수 있다. 절연층(114)의 막 두께로서, 예컨대 2 ㎚∼150 ㎚의 범위를 예시할 수 있고, 바람직하게는 5 ㎚∼100 ㎚의 범위를 예시할 수 있으며, 더욱 바람직하게는 7 ㎚∼50 ㎚의 범위를 예시할 수 있고, 더욱 바람직하게는 9 ㎚∼20 ㎚의 범위를 예시할 수 있다.
제어 전극(116)은, p형 반도체층(112)과 접하여 형성되어도 좋다. 즉, 절연층(114)을 구비하지 않아도 좋다. 혹은, 제어 전극(116)은, p형 반도체층(112)과의 사이에 중간층인 절연층(114)을 개재시켜 형성되어도 좋다. 또한, 중간층으로서, 절연층(114) 대신에 진성(절연형)의 반도체층을 형성하여도 좋다.
제어 전극(116)은, Ni, Al, Mg, Sc, Ti, Mn, Ag, Sn, Pt 및 In에서 선택된 하나 이상의 금속을 가질 수 있고, Al, Mg, Sc, Ti, Mn, Ag 또는 In이 바람직하다. 혹은 제어 전극(116)은, Al, Ti 또는 Mg이 보다 바람직하다. 제어 전극(116)은, 예컨대 증착법 등을 이용하여 형성할 수 있다.
입출력 전극(118)은, 전자 공급층(108) 위에 형성된다. 입출력 전극(118)은, 예컨대 Ti 및 Al 등의 금속을 증착법 등으로 형성한 후, 리프트 오프법 등으로 미리 정해진 형상으로 가공한 후, 700℃∼800℃ 정도의 온도로 어닐링 처리함으로써 형성할 수 있다.
패시베이션층(120)은, 제어 전극(116) 및 입출력 전극(118)이 형성된 영역 이외의 영역의 전자 공급층(108)을 덮는다. 패시베이션층(120)은, 상기한 바와 같이 선택 성장법의 마스크로서 기능시킬 수 있으며, 그 경우, 패시베이션층(120)은, 홈부(110)의 개구에 일치하는 개구부를 갖는다. 패시베이션층(120)은, 예컨대 10 ㎚∼100 ㎚ 정도의 막 두께의 질화실리콘막 혹은 산화실리콘막을 예시할 수 있다.
소자 분리 영역(122)은, 트랜지스터의 활성 영역을 둘러싸도록 전자 공급층(108)을 관통하여 형성된다. 소자 분리 영역(122)은, 전류가 흐르는 영역을 규정한다. 소자 분리 영역(122)은, 예컨대 에칭에 의해 분리홈을 형성하고, 질화물 등의 절연체를 매립함으로써 형성할 수 있다. 혹은 소자 분리 영역(122)은, 질소 또는 수소를 형성 영역에 이온 주입에 의해 주입하여 형성할 수 있다.
도 2 내지 도 10은 반도체 장치(100)의 제조 과정에 있어서의 단면예를 나타낸다. 도 2에 도시된 바와 같이, 질소를 함유하는 3-5족 화합물 반도체의 채널층(106) 및 채널층(106)에 전자를 공급하는 전자 공급층(108)을 가지며, 전자 공급층(108)이 표면을 이루는 기판(102)을 준비한다. 기판(102)에는 버퍼층(104)을 가져도 좋고, 버퍼층(104), 채널층(106) 및 전자 공급층(108)이 순차적으로 형성되어 전자 공급층(108)이 표면을 이루는 기판은 HEMT 형성용 에피택셜 기판으로서 공급되어 있는 것이어도 좋다.
도 3에 도시된 바와 같이, 전자 공급층(108)을 덮는 패시베이션층(120)을 형성한 후, 패시베이션층(120) 위에 레지스트막(130)을 형성한다. 레지스트막(130)은, 적절한 레지스트 재료를 기판에 스핀 코트하여 프리 베이크, 노광 및 포스트 베이크한 후에, 노광 영역을 제거하여 개구부(132)를 형성한다. 개구부(132)는 홈부(110)를 형성하는 영역에 형성한다.
도 4에 도시된 바와 같이, 홈부(110)가 형성되는 영역[개구부(132)]의 패시베이션층(120)에 개구부를 형성한다. 그리고, 패시베이션층(120)의 개구부에 노출된 전자 공급층(108)을 에칭하여 홈부(110)를 형성한다. 즉, 홈부(110)는, 레지스트막(130)을 마스크로 하여 패시베이션층(120)을 에칭하는 제1 단계의 에칭과, 레지스트막(130)을 마스크로 하여 전자 공급층(108)을 에칭하는 제2 단계의 에칭으로 형성할 수 있다. 또한, 제2 단계의 에칭에서는, 레지스트막(130)을 제거하고, 패시베이션층(120)을 마스크로 하여 에칭할 수 있다. 또한, 홈부(110)는, 홈부(110)의 바닥부에 해당하는 막 두께의 전자 공급층을 미리 형성하고, 전자 공급층(108)의 일부를 덮는 마스크를 형성한 후, 마스크로 덮은 영역 이외의 전자 공급층(108)에, 전자 공급층(108)을 더 형성하고, 마스크를 제거함으로써 형성할 수도 있다.
도 5에 도시된 바와 같이, 전자 공급층(108)의 표면에, 질소를 함유하는 3-5족 화합물의 p형 반도체층(112)을 형성한다. p형 반도체층(112)은, 전자 공급층(108)의 홈부(110)에 형성되어도 좋다. 패시베이션층(120)의 개구부에 노출된 전자 공급층(108)에, p형 반도체층(112)이 되는 에피택셜층을 선택적으로 성장시켜도 좋다. 그 후, p형을 나타내는 불순물, 예컨대 Mg을, 예컨대, 이온 주입에 의해 도핑한다.
도 6에 도시된 바와 같이, 홈부(110)의 p형 반도체층(112)과 패시베이션층(120)을 덮는 레지스트막(134)을 형성한다. 레지스트막(134)은, 적절한 레지스트 재료를 기판에 스핀 코트하여 프리 베이크, 노광 및 포스트 베이크한 후에, 노광 영역을 제거하여 개구부(136)를 형성한다. 개구부(136)는, 입출력 전극(118)이 형성되는 영역에 형성한다. 그 후, 레지스트막(134)을 마스크로 하여 패시베이션층(120)을 에칭한다.
도 7에 도시된 바와 같이, 예컨대 증착법에 의해 입출력 전극(118)이 되는 금속막을 형성한 후, 레지스트막(134)을 제거하여 개구부(136)에 금속막을 남기는 리프트 오프법에 의해 입출력 전극(118)을 형성한다. 입출력 전극(118)을 형성한 후, 가열에 의해 어닐링을 실행하여도 좋다. 금속막은 금속 적층막이어도 좋다.
도 8에 도시된 바와 같이, 레지스트막(138)을 형성하고, 홈부(110)의 p형 반도체층(112)을 노출시키는 개구부(140)를 형성한다. 그리고, 도 9에 도시된 바와 같이, 절연층(114) 및 제어 전극(116)이 되는 절연막(142) 및 금속막(144)을 각각 형성한다. 절연막(142) 및 금속막(144)은 각각 절연막의 적층막 혹은 금속막의 적층막이어도 좋다.
도 10에 도시된 바와 같이, 레지스트막(138)을 제거하여 개구부(140)에 절연막(142) 및 금속막(144)을 남기는 리프트 오프법에 의해 절연층(114) 및 제어 전극(116)을 형성한다. 즉, p형 반도체층(112)을 형성한 후에, 제어 전극(116)을 형성한다.
그 후, 소자 분리 영역(122)이 되는 영역에 개구를 갖는 적절한 마스크를 형성하고, 이 마스크의 개구부에 선택적으로 이온을 주입하여 소자 분리 영역(122)을 형성한다. 소자 분리 영역(122)에 주입하는 이온은, 예컨대 질소 또는 수소여도 좋고, 전자 공급층(108) 및 채널층(106)이 절연체가 되는 이온이라면 임의로 선택할 수 있다. 이상과 같이 하여 도 1의 반도체 장치(100)를 제조할 수 있다.
본 실시형태의 반도체 장치(100)와 그 제조 방법에 따르면, 제어 전극(116)의 하부에 p형 반도체층(112)을 형성하기 때문에, 반도체 장치(100)를 노멀리 오프로 동작시키면서, 채널 전류 밀도를 증가시킬 수 있고, 또한, 임계값을 높게 할 수 있다. p형 반도체층(112)을 홈부(110)에 더 형성하기 때문에, 홈부(110)의 효과가 상승(相乘)되며, 보다 노멀리 오프 동작을 시키기 쉽고, 또한 채널 전류 밀도를 증가시킬 수 있다.
(실험예)
기판(102)으로서 사파이어를 적용하였다. 기판(102) 위에 버퍼층(104)으로서 GaN층을, 채널층(106)으로서 GaN층을, 전자 공급층(108)으로서 AlGaN층을, 순차적으로 MOVPE법을 이용하여 형성하여 HEMT용 에피택셜 기판으로 하였다. 각 층의 막 두께는, 각각 100 ㎚, 2000 ㎚, 30 ㎚로 하였다. AlGaN의 전자 공급층(108)의 Al 조성은 25%로 하였다.
AlGaN의 전자 공급층(108) 위에 패시베이션층(120)으로서 SiNx층을 스퍼터링법에 의해 100 ㎚의 막 두께로 형성하였다. SiNx의 패시베이션층(120) 위에 레지스트막(130)을 형성하고, 리소그래피에 의해 홈부(110)가 형성되는 위치의 레지스트막(130)에 개구부(132)를 형성하였다. 개구부(132)의 치수는 30 ㎛×2 ㎛로 하였다.
CHF3 가스를 이용한 ICP 플라즈마 에칭에 의해 레지스트막(130)의 개구부(132)에 노출된 SiNx의 패시베이션층(120)을 제거하였다. 이와 같이 하여 개구부를 갖는 SiNx의 패시베이션층(120)을 형성하였다. 이어서, 에칭 가스를 CHCl2 가스로 전환하여 AlGaN의 전자 공급층(108)을 20 ㎚의 깊이까지 에칭하였다. 이에 따라 전자 공급층(108)에 홈부(110)를 형성하였다.
표면의 레지스트막(130)을 아세톤으로 제거한 후, 기판(102)을 MOVPE 반응로로 옮겨 선택 성장법에 의해 홈부(110)에 GaN막을 20 ㎚의 막 두께가 될 때까지 에피택셜 성장시켰다. 그리고, GaN막에는 Mg을 도핑하여 p형 반도체층(112)을 형성하였다. 도핑한 후의 p형 반도체층(112)의 홀 농도는 5×1017㎝-2였다.
기판(102)을 반응로로부터 꺼낸 후, 레지스트막(134)을 형성하고, 리소그래피에 의해 입출력 전극(118)의 형상으로 레지스트막(134)의 개구부(136)를 형성하였다. 상기와 동일한 방법으로 개구부(136)에 노출된 SiNx의 패시베이션층(120)을 제거하였다. 그리고, 증착법에 의해 Ti/Al/Ni/Au의 적층막을 형성하고, 리프트 오프에 의해 입출력 전극(118)의 형상으로 가공하였다. 그 후, 기판(102)을 질소 분위기, 800℃, 30초간의 조건으로 어닐링하였다. 이와 같이 하여 한 쌍의 입출력 전극(118)을 형성하였다.
레지스트막(138)을 형성하고, 리소그래피에 의해 GaN의 p형 반도체층(112) 위의 레지스트막(138)에 개구부(140)를 형성하였다. 개구부(140)의 폭은 1.5 ㎛로 하였다. 증착법에 의해 SiOx의 절연막(142)을 10 ㎚의 막 두께로 형성하고, 금속막(144)으로서 Ni/Au의 금속 적층막을 형성하며, 리프트 오프에 의해 Ni/Au의 제어 전극(116) 및 절연층(114)을 형성하였다. 또한, 레지스트막을 마스크로 하여 소자 주변부에 질소를 이온 주입에 의해 주입하고, 소자 분리 영역(122)을 형성하였다. 이와 같이 하여 도 1에 나타낸 반도체 장치(100)를 제작하였다.
(비교예)
실험예와 마찬가지로 사파이어의 기판(102)에, GaN의 버퍼층(104), GaN의 채널층(106), AlGaN의 전자 공급층(108)을 형성하여 HEMT용 에피택셜 기판으로 하였다. 실험예와 마찬가지로 SiNx의 패시베이션층(120), 홈부(110), 한 쌍의 입출력 전극(118)을 형성하였다. 홈부(110)에 p형 반도체층(112)을 형성하지 않고, 실험예와 동일한 방법으로 홈부(110)의 바닥면에 직접 SiOx의 절연층(114)이 되는 절연막(142) 및 제어 전극(116)이 되는 금속막(144)을 형성하여, 절연층(114) 및 제어 전극(116)을 형성하였다. 실험예와 동일한 방법으로 소자 분리 영역(122)을 더 형성하였다.
도 11은 실험예 및 비교예에서 작성한 반도체 장치(100)의 DC 평가에 의한 드레인 전류의 천이 특성 그래프를 나타낸다. 실선은 실험예를 나타내고, 파선은 비교예를 나타낸다. 횡축은 드레인 전압을 나타내고, 종축은 드레인 전류를 나타낸다. 비교예의 최대 전류 밀도가 게이트 전압 3 V 부근에서 약 50 mA/㎜인 데 반하여, 실험예에서는, 게이트 전압 3.5 V 부근에서 110 mA/㎜로 높은 값을 나타내었다. 상기 실험예와 비교예의 비교 결과가 나타내는 바와 같이, p형 반도체층(112)을 구비함으로써, 반도체 장치(100)를 노멀리 오프로 동작시키면서, 채널의 전류 밀도를 증가시킬 수 있었다.
100 : 반도체 장치 102 : 기판
104 : 버퍼층 106 : 채널층
108 : 전자 공급층 110 : 홈부
112 : p형 반도체층 114 : 절연층
116 : 제어 전극 118 : 입출력 전극
120 : 패시베이션층 122 : 소자 분리 영역
130 : 레지스트막 132 : 개구부
134 : 레지스트막 136 : 개구부
138 : 레지스트막 140 : 개구부
142 : 절연막 144 : 금속막

Claims (17)

  1. 3-5족 화합물 반도체의 채널층과,
    상기 채널층에 캐리어를 공급하고, 상기 채널층에 대향하는 면의 반대면에 홈부를 갖는 캐리어 공급층과,
    상기 캐리어 공급층의 상기 홈부에 형성되며, 상기 캐리어가 나타내는 전도형과는 반대의 전도형을 나타내는 반도체층과,
    상기 반도체층 위에 설치된 제어 전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체층은 질소를 함유하는 3-5족 화합물 반도체층인 것인 반도체 장치.
  3. 제2항에 있어서, 상기 반도체층은 InGaN층, AlGaN층 또는 GaN층인 것인 반도체 장치.
  4. 제3항에 있어서, 상기 반도체층은 AlxGa1-xN이며, 단, 0≤x≤0.5인 것인 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제어 전극은 상기 반도체층과의 사이에 절연층을 개재하여 형성되어 있는 것인 반도체 장치.
  6. 제5항에 있어서, 상기 절연층은 SiOx, SiNx, SiAlxOyNz, HfOx, HfAlxOy, HfSixOy, HfNxOy, AlOx, AlNxOy, GaOx, GaOxNy 및 TaOx, TiNxOy에서 선택된 하나 이상의 절연성 화합물을 갖는 층인 것인 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 캐리어 공급층을 덮고, 상기 홈부의 개구에 일치하는 개구부를 갖는 패시베이션층을 더 구비하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 캐리어 공급층은 상기 채널층과 격자 정합 또는 의사 격자 정합하고, 상기 반도체층은 상기 캐리어 공급층과 격자 정합 또는 의사 격자 정합하는 것인 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 채널층은 질소를 함유하는 것인 반도체 장치.
  10. 제9항에 있어서, 상기 채널층은 GaN층, InGaN층 또는 AlGaN층이며, 상기 캐리어 공급층은 AlGaN층, AlInN층 또는 AlN층인 것인 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제어 전극은 Ni, Al, Mg, Sc, Ti, Mn, Ag, Sn, Pt 및 In에서 선택된 하나 이상의 금속을 갖는 것인 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 캐리어는 전자인 것인 반도체 장치.
  13. 3-5족 화합물 반도체의 채널층에 캐리어를 공급하는 캐리어 공급층의 표면에 홈부를 형성하는 단계와,
    상기 캐리어 공급층의 상기 홈부에, 상기 캐리어가 나타내는 전도형과는 반대의 전도형을 나타내는 반도체층을 형성하는 단계와,
    상기 반도체층을 형성한 후에, 제어 전극을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 캐리어 공급층을 덮는 패시베이션층을 형성하는 단계와,
    상기 홈부가 형성되는 영역의 상기 패시베이션층에 개구부를 형성하는 단계
    를 더 포함하고,
    상기 캐리어 공급층의 표면에 홈부를 형성하는 단계는, 상기 패시베이션층의 상기 개구부에 노출된 상기 캐리어 공급층을 에칭하여 상기 홈부를 형성하는 단계인 것인 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 반도체층을 형성하는 단계는, 상기 패시베이션층의 상기 개구부에 노출된 상기 캐리어 공급층에, 상기 반도체층이 되는 에피택셜층을 선택적으로 성장시키는 단계인 것인 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 캐리어 공급층의 표면에 홈부를 형성하는 단계는,
    상기 캐리어 공급층의 일부를 덮는 마스크를 형성하는 단계와,
    상기 마스크로 덮은 영역 이외의 상기 캐리어 공급층에, 캐리어 공급층을 더 형성하는 단계와,
    상기 마스크를 제거하는 단계
    를 포함하는 단계인 것인 반도체 장치의 제조 방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서, 상기 반도체층은 질소를 함유하고, 상기 채널층은 질소를 함유하는 것인 반도체 장치의 제조 방법.
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