JP5306438B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

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Description

この発明は、例えば、ＭＩＳ(メタル・インシュレータ・セミコンダクタ)構造のＨＦＥＴ(ヘテロ接合ＦＥＴ)の電界効果トランジスタおよびその製造方法に関する。
従来、特許文献１(特開２００９−７６６７３号公報)では、ＭＩＳ構造のＨＦＥＴ電界効果トランジスタとしてＧａＮ系ＭＯＳＦＥＴが開示されている。このＧａＮ系ＭＯＳＦＥＴは、シリコン基板上にＡｌＮバッファ層を介してｐ型ＧａＮ層が形成され、このｐ型ＧａＮ層上にゲート絶縁膜を介してゲート電極が形成されている。このＧａＮ系ＭＯＳＦＥＴでは、ゲート絶縁膜として、抵抗率が１０１２Ωｃｍ以上と非常に高いＳｉＯ２膜を採用している。
特開２００９−７６６７３号公報
しかしながら、上記従来のＧａＮ系ＭＯＳＦＥＴでは、ゲート絶縁膜として抵抗率が非常に高いＳｉＯ２膜を用いているけれども、耐圧が例えば、１００Ｖ程度であり、充分なものでない。
そこで、この発明の課題は、耐圧をさらに向上できる電界効果トランジスタおよびその製造方法を提供することにある。
本発明者らは、ゲート絶縁膜は、従来の抵抗率が高い程、耐圧が向上するという従来の常識に反して、抵抗率が１０１１Ωｃｍ以下の半絶縁膜を用いることで、抵抗率が１０１２Ωｃｍ以上のＳｉＯ２膜を採用した場合に比べて、耐圧が格段に向上することを発見した。
ゲート絶縁膜の抵抗率を低くした方が、耐圧が向上するのは、一般に考えられているのと逆であり、予測外の現象であったが、ゲート絶縁膜として、抵抗率が１０１１Ωｃｍ以下の半絶縁膜を用いることにより、耐圧が大幅に向上することが本発明者らによる実験により判明した。
本発明は、このようなゲート絶縁膜を、抵抗率が１×１０１１Ωｃｍ以下の半絶縁膜とすることで耐圧が大幅に向上するという本発明者らの実験による発見に基づいて創出された。
すなわち、この発明の電界効果トランジスタは、
ＧａＮ／ＡｌＧａＮ系ヘテロ接合を含む窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
上記ゲート電極と上記窒化物半導体層との間に形成されたゲート絶縁膜と
を備え、
上記ゲート絶縁膜を、
ＳｉとＮとの組成比Ｓｉ：Ｎが１．１〜１．９：１であるＳｉＮ膜であり、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜としたことを特徴としている。
この発明の電界効果トランジスタによれば、ゲート絶縁膜をなす半絶縁膜の抵抗率が、１０１１Ωｃｍ以下であるという構成によって、図３に示す特性Ｊのように、ゲート絶縁膜の抵抗率が１０１１Ωｃｍを超える場合に比べて、耐圧を著しく向上できることが判明した。また、上記ＧａＮ／ＡｌＧａＮ系ヘテロ接合を含む窒化物半導体層により、砒化ガリウム(ＧａＡｓ)系の材料に比べてバンドギャップエネルギーが大きく、しかも耐熱性が優れ高温での動作が可能である。
なお、図３において、縦軸の耐圧(Ｖ)は、常温(２５℃)で、ソース電極に０Ｖを印加し、ゲート電極に−１０Ｖを印加した条件において、ドレイン電極‐ソース電極間の電圧Ｖｄｓを５０Ｖ間隔で破壊するまで増加させ、破壊する直前の電圧Ｖｄｓ(Ｖ)とした。また、本発明において、ゲート絶縁膜をなす半絶縁膜の抵抗率(１０７Ωｃｍ〜１０１１Ωｃｍ)の値は、この半絶縁膜を２つの電極間に挟んで測定した値であり、この電極間に流れる電流密度が６.２５×１０−４(Ａ/ｃｍ２)であるときの値である。
また、上記ゲート絶縁膜をなす半絶縁膜の抵抗率が、１０７Ωｃｍ以上であるという構成によって、上記ゲート絶縁膜の抵抗率が、１０７Ωｃｍ未満である場合に比べて、ゲートリーク電流を低減できることが判明した。
なお、上記ゲートリーク電流は、常温(２５℃)で、ソース電極に０Ｖを印加し、ドレイン電極に６００Ｖを印加し、ゲート電極に−１０Ｖを印加した条件において、測定したゲートリーク電流の値である。
また、一実施形態では、さらに、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に電流コラプスを抑制するための絶縁膜を備えた。
この実施形態によれば、上記絶縁膜により、電流コラプスを抑制することができる。上記電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
また、この発明の電界効果トランジスタの製造方法は、ＧａＮ／ＡｌＧａＮ系ヘテロ接合を含む窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されるように互いに間隔をおいてソース電極およびドレイン電極を形成し、
上記窒化物半導体層上かつ上記ソース電極と上記ドレイン電極との間に、ＳｉとＮとの組成比Ｓｉ：Ｎが１．１〜１．９：１であるＳｉＮ膜であり、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜でゲート絶縁膜を形成し、
上記ゲート絶縁膜上にゲート電極を形成することを特徴とする。
この発明の電界効果トランジスタの製造方法によれば、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜でゲート絶縁膜を形成するので、ゲート絶縁膜の抵抗率が１０１１Ωｃｍを超える場合に比べて、耐圧を著しく向上できると共に、上記ゲート絶縁膜の抵抗率が１０７Ωｃｍ未満である場合に比べて、ゲートリーク電流を低減できる。
また、一実施形態の電界効果トランジスタの製造方法は、ＧａＮ／ＡｌＧａＮ系ヘテロ接合を含む窒化物半導体層上に電流コラプスを抑制するための第１の絶縁膜を形成し、
上記第１の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の予め定められた領域を露出させ、
上記第１の絶縁膜上および上記第１の絶縁膜から露出した上記窒化物半導体層上に第２の絶縁膜を形成し、
上記第２の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の上記予め定められた領域を露出させ、
上記第２の絶縁膜上および上記第２の絶縁膜から露出した上記窒化物半導体層の上記予め定められた領域上に、ＳｉとＮとの組成比Ｓｉ：Ｎが１．１〜１．９：１であるＳｉＮ膜であり、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜によるゲート絶縁膜を形成し、
上記ゲート絶縁膜上にゲートメタルを蒸着してゲート電極を形成することを特徴としている。
この発明の電界効果トランジスタの製造方法によれば、上記第１,第２の絶縁膜を順に形成,エッチング加工した後に、上記ゲート絶縁膜を形成する。したがって、上記第２の絶縁膜にゲート電極のための開口部を形成するために上記第２の絶縁膜をエッチング加工する工程は、上記ゲート絶縁膜を形成する前に行なわれることとなる。よって、上記第２の絶縁膜をエッチング加工する工程を、上記ゲート絶縁膜の形成後に行なう必要がなくなって、上記第２の絶縁膜のエッチング加工に起因して上記ゲート絶縁膜の膜厚がばらつくことを回避できる。ゲート絶縁膜の膜厚は、しきい値を規定する極めて重要なファクターであるので、ゲート絶縁膜の膜厚ばらつきを抑制することが強く求められている。
本発明の電界効果トランジスタの製造方法によれば、ゲート絶縁膜の膜厚を精度良く設定でき、安定したしきい値電圧を得ることができる。
また、この発明の電界効果トランジスタの製造方法によれば、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜によるゲート絶縁膜を形成するので、前述の如く、ゲート絶縁膜の抵抗率が１０１１Ωｃｍを超える場合に比べて、耐圧を著しく向上できると共にゲートリーク電流を低減できる。
また、上記第１の絶縁膜でもって、電流コラプスを抑制することができる。上記電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。上記第１の絶縁膜は、例えば、ＳｉリッチなＳｉＮ膜で構成される。ＳｉリッチなＳｉＮ膜とは、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜である。また、上記第１の絶縁膜上に形成された第２の絶縁膜により、ゲートリーク電流をさらに低減できる。この第２の絶縁膜は、例えば、ストイキオメトリなシリコン窒化膜で作製される。
この発明の電界効果トランジスタによれば、ゲート絶縁膜をなす半絶縁膜の抵抗率が、１０１１Ωｃｍ以下であるという構成によって、ゲート絶縁膜の抵抗率が１０１１Ωｃｍを超える場合に比べて、耐圧を著しく向上できることが判明した。
この発明の電界効果トランジスタの第１実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 上記第１実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。 図２Ａの工程に続く工程を説明する断面図である。 図２Ｂの工程に続く工程を説明する断面図である。 ゲート絶縁膜の抵抗率と耐圧との関係を示す特性図である。 上記第１実施形態が備えるゲート絶縁膜をなす半絶縁膜に印加する電界を変化させたときの電流密度の変化を表す特性Ｋ１および上記印加電界を変化させたときの抵抗率の変化を表す特性Ｋ２を示すＩ-Ｖ特性図である。 高絶縁膜(ＳｉＯ２)に印加する電界を変化させたときの電流密度の変化を表す特性Ｋ１０１および上記電界を変化させたときの抵抗率の変化を表す特性Ｋ１０２を示すＩ-Ｖ特性図である。 この発明の電界効果トランジスタの第２実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 上記第１実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。 図７Ａの工程に続く工程を説明する断面図である。 図７Ｂの工程に続く工程を説明する断面図である。 図７Ｃの工程に続く工程を説明する断面図である。
以下、この発明を図示の実施の形態により詳細に説明する。
(第１の実施の形態)
図１は、この発明の電界効果トランジスタの第１実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。
この第１実施形態のＧａＮ系ＨＦＥＴは、図１に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層１１と、アンドープＡlＧａＮ層１２を順に形成している。このアンドープＧａＮ層１１とアンドープＡlＧａＮ層１２との界面に２ＤＥＧ(２次元電子ガス)１９が発生する。このアンドープＧａＮ層１１とアンドープＡlＧａＮ層１２で窒化物半導体積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧａＮ層１１とアンドープＡlＧａＮ層１２との間に層厚１ｎｍのＡｌＮ層を形成してもよい。
上記アンドープＡlＧａＮ層１２上に、予め設定された間隔をあけてソース電極１３とドレイン電極１４を形成している。上記アンドープＡlＧａＮ層１２上のソース電極１３とドレイン電極１４との間かつソース電極１３側にゲート電極１５を形成している。ここでは、上記アンドープＡlＧａＮ層１２の厚さを例えば１０ｎｍとしてソース電極１３とドレイン電極１４をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡlＧａＮ層１２の厚さを例えば３０ｎｍとしてアンドープＡlＧａＮ層１２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープＡlＧａＮ層１２のソース電極およびドレイン電極下に予め、リセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。
図１に示すように、上記ゲート電極１５とアンドープＡlＧａＮ層１２との間には、ゲート絶縁膜１７が形成されている。このゲート絶縁膜１７は、一例として、半絶縁膜としてのＳｉリッチなシリコン窒化膜で作製される。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
また、ゲート絶縁膜１７とソース電極１３との間のアンドープＡlＧａＮ層１２上およびゲート絶縁膜１７とドレイン電極１４との間のアンドープＡlＧａＮ層１２上に保護膜１８が形成されている。この保護膜１８は、電流コラプスを抑制するための絶縁膜であり、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。
また、ゲート絶縁膜１７とソース電極１３との間の保護膜１８上およびゲート絶縁膜１７とドレイン電極１４との間の保護膜１８上にプロセス絶縁膜２０が形成されている。このプロセス絶縁膜２０は、一例として、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜で作製されている。
この第１実施形態では、一例として、上記ゲート絶縁膜１７の膜厚を２０ｎｍとし、上記保護膜１８の膜厚を３０ｎｍとし、プロセス絶縁膜２０の膜厚を１５０ｎｍとした。
次に、図２Ａ〜図２Ｃを順に参照して、上記ＧａＮ系ＨＦＥＴの製造方法を説明する。
まず、図示しないＳｉ基板上に、図２Ａに示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層１１、アンドープＡｌＧａＮ層１２、を順に形成する。このアンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２が窒化物半導体積層体を構成している。
次に、図２Ａに示すように、上記アンドープＡｌＧａＮ層１２上に、プラズマＣＶＤ法を用いて、保護膜１８となるシリコン窒化膜２８を形成する。この保護膜１８となるシリコン窒化膜２８の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記保護膜１８となるシリコン窒化膜２８の膜厚は、一例として、３０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜２８を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳiＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜２８を形成できる。このシリコン窒化膜２８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、保護膜１８となるシリコン窒化膜２８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
次に、上記保護膜１８となるシリコン窒化膜２８上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、ソース電極１３,ドレイン電極１４を形成すべき領域の上記フォトレジスト層、および、ゲート絶縁膜１７を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図２Ａに示すように、上記保護膜１８となるシリコン窒化膜２８のうち、ソース電極１３,ドレイン電極１４を形成すべき領域、および、ゲート絶縁膜１７を形成すべき領域を除去して、この領域にアンドープＡｌＧａＮ層１２を露出させる。
次に、上記保護膜１８となるシリコン窒化膜２８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
その後、図２Ｂに示すように、上記保護膜１８上に、プラズマＣＶＤ(化学的気相成長)法により、ゲート絶縁膜１７となる半絶縁膜としてのシリコン窒化膜２７を形成する。このゲート絶縁膜１７となるシリコン窒化膜２７は、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率を大きくしている。
ここで、上記ゲート絶縁膜１７となるシリコン窒化膜２７を形成するときのプラズマＣＶＤによる成膜条件としては、一例として、ＲＦパワーを５０(Ｗ)とし、ＳｉＨ４とＮＨ３の流量比(ＳｉＨ４/ＮＨ３)を０.９２とし、圧力を０.７Ｔｏｒｒとし、基板温度を２２５℃とした。
次に、レジストを用いたパターニングにより、上記シリコン窒化膜２７のうちの開口２２に露出したＡｌＧａＮ層１２および上記開口２２の周縁の保護膜１８を覆う部分を残して、図２Ｂに示すように、ゲート絶縁膜１７を形成する。
次に、図２Ｃに示すように、プラズマＣＶＤ法により、プロセス絶縁膜２０となるストイキオメトリなシリコン窒化膜２９を形成してから、フォトリソグラフィとエッチングにより、ゲート電極１５を形成する部分に開口２１を形成する。
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極１５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図２Ｃに示すように、ＴｉＮ電極によるゲート電極１５を形成する。このゲート電極１５の直下には、ゲート絶縁膜１７が位置している。
次に、フォトリソグラフィとエッチングにより、図２Ｃに示すように、ソース電極１３,ドレイン電極１４を形成する部分のシリコン窒化膜２９に開口３１,３２を形成する。
次に、フォトリソグラフィにより、ソース電極１３,ドレイン電極１４を形成すべき領域(上記開口３１,３２に露出したＡｌＧａＮ層１２の領域)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図１に示すように、上記露出したＡｌＧａＮ層１２上にＴｉ/Ａｌ電極によるソース電極１３,ドレイン電極１４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極１３,ドレイン電極１４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
こうして作製した上記第１実施形態のＧａＮ系ＨＦＥＴによれば、ゲート絶縁膜１７をなす半絶縁膜の抵抗率ρは、３.９×１０９Ωｃｍであった。上記抵抗率ρの値(３.９×１０９Ωｃｍ)は、上記半絶縁膜を２つの電極間に挟んで測定した値であり、この電極間に流れる電流密度が６.２５×１０−４(Ａ/ｃｍ２)であるときの値である。
この第１実施形態では、抵抗率ρ＝３.９×１０９Ωｃｍの半絶縁膜によるゲート絶縁膜１７を備えたことで、図３に示すように、１０００Ｖの耐圧が得られた。なお、図３の横軸は抵抗率(Ωｃｍ)であり、横軸目盛１.Ｅ＋０６、１.Ｅ＋０７、１.Ｅ＋０８、１.Ｅ＋０９、…、１.Ｅ＋１３は、それぞれ、１０６、１０７(Ωｃｍ)、１０８(Ωｃｍ)、１０９(Ωｃｍ)、…、１０１３(Ωｃｍ)を表す。また、図３において、縦軸の耐圧(Ｖ)は、常温(２５℃)で、ソース電極に０Ｖを印加し、ゲート電極に−１０Ｖを印加した条件において、ドレイン電極‐ソース電極間の電圧Ｖｄｓを５０Ｖ間隔で絶縁破壊するまで増加させ、絶縁破壊する直前の電圧Ｖｄｓ(Ｖ)とした。
図３に示すように、ゲート絶縁膜の抵抗率が、１×１０１１Ωｃｍを超えると、耐圧が急減していることが分かる。また、ゲート絶縁膜の抵抗率が、１×１０７Ωｃｍを下回ると、ゲートリーク電流が増大することが判明した。このゲートリーク電流は、常温(２５℃)で、ソース電極に０Ｖを印加し、ドレイン電極に６００Ｖを印加し、ゲート電極に−１０Ｖを印加した条件において、測定したゲートリーク電流の値である。
また、図３において、プロットＰは、ゲート絶縁膜１７をなす半絶縁膜の抵抗率ρが約１×１０１０(Ωｃｍ)である場合に、この半絶縁膜を６８０℃で１時間アニールした場合の耐圧と抵抗率を示している。プロットＰで示すように、ゲート絶縁膜１７をアニール(６８０℃,１時間)することで、アニールしない場合の耐圧８００Ｖに比べて、同じ抵抗率でも耐圧を２００Ｖ以上向上できた。
次に、図４を参照して、上記抵抗率ρ＝３.９×１０９Ωｃｍの半絶縁膜のＩ‐Ｖ特性Ｋ１を説明する。
この半絶縁膜のＩ‐Ｖ特性Ｋ１は、上記半絶縁膜を２つの電極間に挟んで上記半絶縁膜に印加する電界を変化させたときに上記２つの電極間に流れる電流密度の変化を表わすグラフである。なお、図４の左側の縦軸は電流密度(Ａ/ｃｍ２)であり、縦軸目盛の１.Ｅ−０９、１.Ｅ−０８、１.Ｅ−０７、１.Ｅ−０６、…、１.Ｅ＋０１は、それぞれ、１０−９(Ａ/ｃｍ２)、１０−８(Ａ/ｃｍ２)、１０−７(Ａ/ｃｍ２)、１０−６(Ａ/ｃｍ２)、…、１０＋１(Ａ/ｃｍ２)を表している。
上記半絶縁膜では、Ｉ‐Ｖ特性Ｋ１に示すように、電界が５〜１５(ＭＶ/ｃｍ)の範囲において、電界の増加にほぼ比例して電流密度が増加しているが、電界が１５(ＭＶ/ｃｍ)を超えても絶縁破壊には至っていない。
また、図４における特性Ｋ２は、横軸の印加電界の変化に対して、右側の縦軸で表す抵抗率(Ωｃｍ)がどの様に変化するのかを表している。なお、図４の右側の縦軸目盛の１.Ｅ＋０５、１.Ｅ＋０６、１.Ｅ＋０７、１.Ｅ＋０８、…、１.Ｅ＋１５は、それぞれ、１０５(Ωｃｍ)、１０６(Ωｃｍ)、１０７(Ωｃｍ)、１０８(Ωｃｍ)、…、１０１５(Ωｃｍ)を表している。この特性Ｋ２における抵抗率(Ωｃｍ)は、上記Ｉ‐Ｖ特性Ｋ１における電界を電流密度で除算した値としている。上記半絶縁膜は、印加電界を増加させることにより、上記特性Ｋ２における抵抗率が減少していることが分かる。
次に、図５を参照して、高絶縁膜(ＳｉＯ２)のＩ‐Ｖ特性Ｋ１０１を説明する。この高絶縁膜(ＳｉＯ２)のＩ‐Ｖ特性Ｋ１０１は、上記高絶縁膜(ＳｉＯ２)を２つの電極間に挟んで上記高絶縁膜(ＳｉＯ２)に印加する電界を変化させたときに上記２つの電極間に流れる電流密度の変化を表わすグラフである。なお、図５の左側の縦軸は電流密度(Ａ/ｃｍ２)であり、縦軸目盛の１.Ｅ−０９、１.Ｅ−０８、１.Ｅ−０７、１.Ｅ−０６、…、１.Ｅ＋０１は、それぞれ、１０−９(Ａ/ｃｍ２)、１０−８(Ａ/ｃｍ２)、１０−７(Ａ/ｃｍ２)、１０−６(Ａ/ｃｍ２)、…、１０＋１(Ａ/ｃｍ２)を表している。
この高絶縁膜(ＳｉＯ２)では、Ｉ‐Ｖ特性Ｋ１０１に示すように、印加電界が８(ＭＶ/ｃｍ)を超えると電流密度が急増し、印加電界が１０(ＭＶ/ｃｍ)を超えると絶縁破壊に至っている。一方、図５の特性Ｋ１０２は、横軸の印加電界の変化に対して、右側の縦軸で表す抵抗率(Ωｃｍ)がどの様に変化するのかを表している。この特性Ｋ１０２における抵抗率(Ωｃｍ)は、上記Ｉ‐Ｖ特性Ｋ１０１における電界を電流密度で除算した値としている。なお、図５の右側の縦軸目盛の１.Ｅ＋０５、１.Ｅ＋０６、１.Ｅ＋０７、１.Ｅ＋０８、…、１.Ｅ＋１５は、それぞれ、１０５(Ωｃｍ)、１０６(Ωｃｍ)、１０７(Ωｃｍ)、１０８(Ωｃｍ)、…、１０１５(Ωｃｍ)を表している。この高絶縁膜(ＳｉＯ２)は、印加電界が８(ＭＶ/ｃｍ)までは抵抗率が大きく変化しないが印加電界が８(ＭＶ/ｃｍ)を超えると抵抗率が急減し、印加電界が１０(ＭＶ/ｃｍ)を超えると絶縁破壊に至っている。
このように、高絶縁膜(ＳｉＯ２)では、図５の特性Ｋ１０１のように、印加電界が１０(ＭＶ/ｃｍ)を超えると絶縁破壊に至っているのに対して、本実施形態でゲート絶縁膜１７として採用した上記半絶縁膜(抵抗率ρ＝３.９×１０９Ωｃｍ)では、図４の特性Ｋ１のように、印加電界の増加に比例して電流密度が増加するＩ-Ｖ特性を示し、印加電界が１５(ＭＶ/ｃｍ)を超えても絶縁破壊に至っていない。
すなわち、本実施形態のＧａＮ系ＨＦＥＴのように、ゲート絶縁膜１７として、電流密度が６.２５×１０−４(Ａ/ｃｍ２)であるときの抵抗率が３.９×１０９Ωｃｍの半絶縁膜を採用したことで、ゲート絶縁膜として抵抗率が１×１０１２(Ωｃｍ)を超える高絶縁膜(ＳｉＯ２)を採用した場合に比べて、耐圧を著しく向上できることが判明した。
また、前述の図３に示すように、上記ゲート絶縁膜としての半絶縁膜の抵抗率を、１０７Ωｃｍ〜１０１１Ωｃｍの範囲内に設定することで、ゲート絶縁膜の抵抗率が１０１１Ωｃｍを超える場合に比べて、耐圧を著しく向上できると共に、ゲート絶縁膜の抵抗率が１０７Ωｃｍ未満である場合に比べて、ゲートリーク電流を低減できる。
(第２の実施の形態)
図６は、この発明の電界効果トランジスタの第２実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。
この第２実施形態のＧａＮ系ＨＦＥＴは、図６に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層５１と、アンドープＡlＧａＮ層５２を順に形成している。このアンドープＧａＮ層５１とアンドープＡlＧａＮ層５２との界面に２ＤＥＧ(２次元電子ガス)５９が発生する。このアンドープＧａＮ層５１とアンドープＡlＧａＮ層５２で窒化物半導体積層体を構成している。
上記アンドープＡlＧａＮ層５２上に、予め設定された間隔をあけてソース電極５３とドレイン電極５４を形成している。上記アンドープＡlＧａＮ層５２上のソース電極５３とドレイン電極５４との間かつソース電極５３側にゲート電極５５を形成している。ここでは、上記アンドープＡlＧａＮ層５２の厚さを例えば１０ｎｍとしてソース電極５３とドレイン電極５４をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡlＧａＮ層５２の厚さを例えば３０ｎｍとしてアンドープＡlＧａＮ層５２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープＡlＧａＮ層５２のソース電極およびドレイン電極下に予め、リセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。
この第２実施形態では、図６に示すように、上記ゲート電極５５とアンドープＡlＧａＮ層５２との間には、ゲート絶縁膜５７が形成されている。また、上記ゲート電極５５と上記アンドープＡlＧａＮ層５２とで挟まれている上記ゲート絶縁膜５７と上記ソース電極５３,ドレイン電極５４との間で上記アンドープＡlＧａＮ層５２上に第１の絶縁膜としての保護膜５８が形成されている。この保護膜５８は、一例として、Ｓｉリッチなシリコン窒化膜で作製されていて、電流コラプスを抑制するための絶縁膜である。このＳｉリッチなシリコン窒化膜とは、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
また、この第２実施形態では、上記保護膜５８上に第２の絶縁膜としてのプロセス絶縁膜６０が形成されている。このプロセス絶縁膜６０上に、上記ゲート絶縁膜５７および上記ゲート電極５５が形成されている。また、上記ゲート電極５５およびゲート絶縁膜５７上に層間絶縁膜６１が形成されている。また、ソース電極５３およびドレイン電極５４上には給電用のメタル８１,８２が形成されている。
この第２実施形態では、一例として、上記ゲート絶縁膜５７の膜厚を２０ｎｍとし、上記保護膜５８の膜厚を３０ｎｍとし、プロセス絶縁膜６０を１５０ｎｍとした。
次に、図７Ａ〜図７Ｄを順に参照して、上記ＧａＮ系ＨＦＥＴの製造方法を説明する。
まず、図示しないＳｉ基板上に、図７Ａに示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、を順に形成する。このアンドープＧａＮ層５１とアンドープＡｌＧａＮ層５２が化合物半導体積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
次に、図７Ａに示すように、上記アンドープＡｌＧａＮ層５２上に、プラズマＣＶＤ法を用いて、第１の絶縁膜としての保護膜５８となるシリコン窒化膜６８を形成する。この保護膜５８となるシリコン窒化膜６８の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記保護膜５８となるシリコン窒化膜６８の膜厚は、一例として、３０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜６８を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳiＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜６８を形成できる。このシリコン窒化膜６８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、第１の絶縁膜としての保護膜５８となるシリコン窒化膜６８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
次に、上記保護膜５８となるシリコン窒化膜６８上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、ソース電極５３,ドレイン電極５４を形成すべき領域の上記フォトレジスト層、および、ゲート絶縁膜５７を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図７Ａに示すように、上記第１の絶縁膜としての保護膜５８となるシリコン窒化膜６８からソース電極５３,ドレイン電極５４を形成すべき領域、および、ゲート絶縁膜５７を形成すべき領域のアンドープＡｌＧａＮ層５２を露出させる。
次に、上記第１の絶縁膜としての保護膜５８となるシリコン窒化膜６８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
その後、図７Ｂに示すように、上記保護膜５８から露出したＡｌＧａＮ層５２上に、プラズマＣＶＤ(化学的気相成長)法により、第２の絶縁膜としてのプロセス絶縁膜６０となるシリコン窒化膜７０を形成する。このプロセス絶縁膜６０となるシリコン窒化膜７０は、ストイキオメトリなシリコン窒化膜とした。次に、フォトリソグラフィによりフォトレジストによるマスクを形成して、上記第２の絶縁膜としてのプロセス絶縁膜６０となるシリコン窒化膜７０をウェットエッチングにより等方的にエッチングする。これにより、図７Ｂに示すように、上記シリコン窒化膜７０のうちの、ゲート電極５５,ゲート絶縁膜５７を形成すべき領域を除去して、ＡｌＧａＮ層５２に向かって先細形状の開口部７７を形成する。
次に、図７Ｃに示すように、上記第２の絶縁膜としてのプロセス絶縁膜６０上およびプロセス絶縁膜６０の開口部７７に露出したＡｌＧａＮ層５２上に、プラズマＣＶＤ(化学的気相成長)法により、ゲート絶縁膜５７となる半絶縁膜としてのシリコン窒化膜を形成する。このゲート絶縁膜５７としてのシリコン窒化膜は、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率を大きくしている。
ここで、上記ゲート絶縁膜５７となるシリコン窒化膜を形成するときのプラズマＣＶＤによる成膜条件としては、一例として、ＲＦパワーを５０(Ｗ)とし、ＳｉＨ４とＮＨ３の流量比(ＳｉＨ４/ＮＨ３)を０.９２とし、圧力を０.７Ｔｏｒｒとし、基板温度を２２５℃とした。
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極５５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図７Ｄに示すように、ＴｉＮ電極によるゲート電極５５を形成する。このゲート電極５５の直下には、ゲート絶縁膜５７となるシリコン窒化膜６７が位置している。
次に、上記ゲート電極５５上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、上記ゲート電極５５下以外の領域のシリコン窒化膜６７をエッチングして、ゲート絶縁膜５７とする。
次に、フォトリソグラフィでソース電極５３,ドレイン電極５４を形成すべき領域が開口したレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、上記シリコン窒化膜７０をエッチングして、プロセス絶縁膜６０とする。
次に、フォトリソグラフィにより、ソース電極５３,ドレイン電極５４を形成すべき領域(露出したＡｌＧａＮ層５２の領域)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図６に示すように、上記露出したＡｌＧａＮ層５２上にＴｉ/Ａｌ電極によるソース電極５３,ドレイン電極５４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極５３,ドレイン電極５４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
次に、プラズマＣＶＤ法により、層間絶縁膜６１となるストイキオメトリなシリコン窒化膜を形成し、ＣＭＰ(化学的機械的研磨)法等の方法で平坦化する。次に、ソース電極５３,ドレイン電極５４上の領域が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上に給電メタルを順に蒸着して、給電メタル８１,８２を形成する。上記給電メタルとしては、例えば、Ａｌ,Ｃｕ等が用いられる。
こうして作製した上記第２実施形態のＧａＮ系ＨＦＥＴによれば、ゲート絶縁膜５７をなす半絶縁膜の抵抗率ρは、３.９×１０９Ωｃｍであった。上記抵抗率ρの値(３.９×１０９Ωｃｍ)は、上記半絶縁膜を２つの電極間に挟んで測定した値であり、この電極間に流れる電流密度が６.２５×１０−４(Ａ/ｃｍ２)であるときの値である。この半絶縁膜のＩ‐Ｖ特性は、前述の図４に示すＩ‐Ｖ特性Ｋ１と同様である。
この第２実施形態では、抵抗率ρ＝３.９×１０９Ωｃｍの半絶縁膜によるゲート絶縁膜５７を備えたことで、図３に示すように、１０００Ｖの耐圧が得られた。
すなわち、この第２実施形態によれば、ゲート絶縁膜５７をなす半絶縁膜の抵抗率が３.９×１０９Ωｃｍであり、上記半絶縁膜の抵抗率が１０７Ωｃｍ以上かつ１０１１Ωｃｍ以下であるので、上述の如く、ゲート絶縁膜の抵抗率が１０１１Ωｃｍを超える場合に比べて、耐圧を著しく向上できると共に、ゲート絶縁膜の抵抗率が１０７Ωｃｍを下回る場合に比べて、ゲートリーク電流を低減できる。
また、図７Ａ〜図７Ｄを順に参照して説明した上記第２実施形態のＧａＮ系ＨＦＥＴの製造方法によれば、図７Ａ〜図７Ｃに示すように、上記第１の絶縁膜としての保護膜５８と上記第２の絶縁膜としてのプロセス絶縁膜６０を順に形成,エッチング加工した後に、上記ゲート絶縁膜５７を形成する。したがって、ゲート電極５５下のゲート絶縁膜５７の厚みは、ＡｌＧａＮ層５２が露出した状態でゲート絶縁膜５７が堆積され、その後にエッチング工程がないことから、プラズマＣＶＤ法によるゲート絶縁膜５７の堆積膜厚のみで決定される。
よって、エッチング加工に起因して上記ゲート絶縁膜５７の膜厚がばらつくことを回避できる。したがって、安定したしきい値電圧を得ることができる。
また、上記シリコンリッチなシリコン窒化膜で作製した保護膜５８によって、電流コラプスを抑制できると共に、上記ストイキオメトリなシリコン窒化膜で作製したプロセス絶縁膜６０によって、ゲートリーク電流をさらに低減できる。
尚、上記第１,第２実施形態では、ゲート絶縁膜をなす半絶縁膜を、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなＳｉＮ膜としたが、ＳｉＯＮ膜としてもよい。また、上記第１,第２実施形態において、ゲート絶縁膜を形成してからゲート絶縁膜をアニールすることで、耐圧をさらに向上できる。
また、上記第１,第２実施形態では、このＧａＮ系半導体積層体を、ＧａＮ層とＡｌＧａＮ層で構成したが、ＡlxＩｎyＧａ1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、上記ＧａＮ系半導体積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。また、上記実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したがノーマリオフタイプでも同様の効果が得られる。
また、上記第１,第２実施形態では、基板としてＳｉ基板を用いたが、サファイア基板やＳｉＣ基板を用いてもよい。また、上記ＧａＮ基板上にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、ＧａＮ層１１,５１とＡｌＧａＮ層１２,５２との間に、一例として層厚１ｎｍ程度のＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記ＡｌＧａＮ層１２,５２上にＧａＮキャップ層を形成してもよい。また、上記実施形態では、ゲート電極１５,５５をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極１５,５５をＰｔ/ＡｕやＮｉ/Ａｕで作製してもよい。また、上記ゲート電極材料として、上記窒化物半導体と接合した場合にショットキー接合となる材料を用いるようにしてもよい。
また、上記第１,第２実施形態では、上記オーミック電極としてのソース電極１３,５３とドレイン電極１４,５４を、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ電極としたが、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。また、上記Ａｌ層の代わりにＡｌＳｉ層やＡｌＣｕ層を用いてもよい。また、ソース電極,ドレイン電極としては、Ｈｆ/Ａｌ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
１１,５１ アンドープＧａＮ層
１２,５２ アンドープＡlＧａＮ層
１３,５３ ソース電極
１４,５４ ドレイン電極
１５,５５ ゲート電極
１７,５７ ゲート絶縁膜
１８,５８ 保護膜
１９,５９ ２次元電子ガス
２０,６０ プロセス絶縁膜
２２,６２,７７ 開口部
２７,２８,６８,７０ シリコン窒化膜
６１ 層間絶縁膜

Claims (4)

  1. ＧａＮ／ＡｌＧａＮ系ヘテロ接合を含む窒化物半導体層と、
    上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されるソース電極およびドレイン電極と、
    上記窒化物半導体層上に形成される共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
    上記ゲート電極と上記窒化物半導体層との間に形成されたゲート絶縁膜と
    を備え、
    上記ゲート絶縁膜は、
    ＳｉとＮとの組成比Ｓｉ：Ｎが１．１〜１．９：１であるＳｉＮ膜であり、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜であることを特徴とする電界効果トランジスタ。
  2. 請求項１に記載の電界効果トランジスタにおいて、
    さらに、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に電流コラプスを抑制するための絶縁膜を備えたことを特徴とする電界効果トランジスタ。
  3. ＧａＮ／ＡｌＧａＮ系ヘテロ接合を含む窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されるように互いに間隔をおいてソース電極およびドレイン電極を形成し、
    上記窒化物半導体層上かつ上記ソース電極と上記ドレイン電極との間に、ＳｉとＮとの組成比Ｓｉ：Ｎが１．１〜１．９：１であるＳｉＮ膜であり、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜でゲート絶縁膜を形成し、
    上記ゲート絶縁膜上にゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。
  4. ＧａＮ／ＡｌＧａＮ系ヘテロ接合を含む窒化物半導体層上に電流コラプスを抑制するための第１の絶縁膜を形成し、
    上記第１の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の予め定められた領域を露出させ、
    上記第１の絶縁膜上および上記第１の絶縁膜から露出した上記窒化物半導体層上に第２の絶縁膜を形成し、
    上記第２の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の上記予め定められた領域を露出させ、
    上記第２の絶縁膜上および上記第２の絶縁膜から露出した上記窒化物半導体層の上記予め定められた領域上に、ＳｉとＮとの組成比Ｓｉ：Ｎが１．１〜１．９：１であるＳｉＮ膜であり、抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜によるゲート絶縁膜を形成し、
    上記ゲート絶縁膜上にゲートメタルを蒸着してゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。
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