JP2018110138A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ Download PDF

Info

Publication number
JP2018110138A
JP2018110138A JP2015097666A JP2015097666A JP2018110138A JP 2018110138 A JP2018110138 A JP 2018110138A JP 2015097666 A JP2015097666 A JP 2015097666A JP 2015097666 A JP2015097666 A JP 2015097666A JP 2018110138 A JP2018110138 A JP 2018110138A
Authority
JP
Japan
Prior art keywords
insulating film
nitride semiconductor
gate
effect transistor
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015097666A
Other languages
English (en)
Inventor
佳美 谷本
Yoshimi Tanimoto
佳美 谷本
順一郎 小山
Junichiro Koyama
順一郎 小山
藤田　耕一郎
Koichiro Fujita
耕一郎 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2015097666A priority Critical patent/JP2018110138A/ja
Priority to PCT/JP2016/055275 priority patent/WO2016181681A1/ja
Publication of JP2018110138A publication Critical patent/JP2018110138A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】ゲート絶縁膜の膜厚が４０ｎｍ以下の場合においても、ゲート絶縁膜にピンホールが発生するのを防止でき、リーク電流の増加を抑制できる電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタは、窒化物半導体積層体(１０４)と、ソース電極(１１１)と、ドレイン電極(１１２)と、ゲート電極(１０９)と、第１絶縁膜(１０６)と、第２絶縁膜(１０７)と、ゲート絶縁膜(１０８)とを備えている。第１絶縁膜(１０６)は、ゲート電極(１０９)の下に端縁部(１１６ａ，１１６ｂ)を有し、端縁部(１１６ａ，１１６ｂ)の突出部（１２１ａ，１２１ｂ）とゲート絶縁膜(１０８)の界面(２０１，２０２)と、窒化物半導体積層体(１０４)と第１絶縁膜(１０６)の界面(２０５)とのなす角度(２１１，２１２)が３０°以下である。
【選択図】図２

Description

この発明は、例えば、窒化物半導体層上にソース電極、ドレイン電極およびゲート電極が形成された電界効果トランジスタに関する。
従来、電界効果トランジスタとしては、特開２０１３−１０５８６３号公報（特許文献１)に記載されたものがある。
この電界効果トランジスタは、窒化物半導体層とゲート電極との間に形成されたゲート絶縁膜を備え、このゲート絶縁膜を抵抗率が１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜としている。
さらに、電流コラプスを抑制するための絶縁膜が、窒化物半導体層上に形成されている。電流コラプスとは、電界効果トランジスタにおいて特に問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
このような電界効果トランジスタによって、耐圧を著しく向上すると共に、電流コラプスを抑制している。
また、他の電界効果トランジスタとして、ＷＯ２０１４／１８１５５６号公報（特許文献２）に記載されたものがある。
この電界効果トランジスタは、ゲート電極と、窒化物半導体層上に形成された第１の絶縁膜と、第１の絶縁膜上に形成されている第２の絶縁膜とを備えている。ゲート電極の下において、第１の絶縁膜の端縁部が、第２の絶縁膜の端縁部から窒化物半導体層に沿って突き出ており、第１の絶縁膜の膜厚は、２０ｎｍ以上７０ｎｍ以下である。
さらに、ゲート電極の直下に第３の絶縁膜を備えている。
このような電界効果トランジスタによって、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制している。
特開２０１３-１０５８６３号公報 ＷＯ２０１４／１８１５５６号公報
しかし、発明者らは特許文献２に開示された電界効果トランジスタを作成し、第３の絶縁膜として特許文献１に開示されたゲート絶縁膜を用いたところ、ゲート絶縁膜の膜厚が薄い場合、リーク電流が増加する場合があることがわかった。
図６は、上記課題を説明するための電界効果トランジスタの断面図である。
図６に示すように、Ｓｉからなる基板９０１上に、ＧaＮからなるチャネル層９０２と、ＡｌＧａＮからなるバリア層９０３が、この順序で積層されて形成されている。チャネル層９０２とバリア層９０３とで窒化物半導体積層体９０４を構成している。チャネル層９０２とバリア層９０３との界面に、２ＤＥＧ（２次元電子ガス）９０５が発生している。バリア層９０３上には、ＳｉＮｘからなる第１絶縁膜９０６が形成され、この第１絶縁膜９０６上には、ＳｉＮｙからなる第２絶縁膜９０７が形成されている。
上記第１絶縁膜９０６は、ゲート電極９０９の下に端縁部９１１を有している。上記第２絶縁膜９０７は、ゲート電極９０９の下に端縁部９１２を有している。第１絶縁膜９０６の端縁部９１１は、第２絶縁膜９０７の端縁部９１２から窒化物半導体積層体９０４に沿ってゲート電極９０９の中央側へ突き出ている。
バリア層９０３上と、第１絶縁膜９０６上および第２絶縁膜９０７上には、ＳｉＮｚからなるゲート絶縁膜９０８が形成されている。ゲート絶縁膜９０８上には、ＷＮ、Ｗ、ＴｉＮがこの順序で積層されたゲート電極９０９が形成されている。
ところが、ゲート絶縁膜９０８の膜厚が小さいとき、図６に示すように、第１絶縁膜９０６の端縁部９１１上の一部において、ゲート絶縁膜９０８が正常に形成されずに、ピンホール９１３が生じることがわかった。このようなピンホールが発生することにより、リーク電流が増加したと考えられる。
より詳細な検討の結果、ゲート絶縁膜９０８の膜厚が１０ｎｍ以下の場合、このようなピンホールが発生することがわかった。一方で、後述するように、ゲート絶縁膜９０８の膜厚が大きいと、ゲートに大きな電圧をもつ負電源が必要になり、また、オン時の飽和電流が大きくなるため、短絡耐量が低下する。よって、ゲート絶縁膜９０８の膜厚は、１０ｎｍから４０ｎｍが望ましい。
そこで、この発明の課題は、ゲート絶縁膜の膜厚が４０ｎｍ以下の場合においても、ゲート絶縁膜にピンホールが発生するのを防止でき、リーク電流の増加を抑制できる電界効果トランジスタを提供することにある。
上記課題を解決するため、この発明の電界効果トランジスタは、
窒化物半導体積層体と、
上記窒化物半導体積層体上または上記窒化物半導体積層体内に少なくとも一部が形成されると共に、互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
上記窒化物半導体積層体上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された第２絶縁膜と、
上記ゲート電極と上記窒化物半導体積層体との間に少なくとも一部が形成されたゲート絶縁膜と
を備え、
上記第１絶縁膜および上記第２絶縁膜は、上記ゲート電極の下に端縁部を有し、
上記第１絶縁膜の上記端縁部は、上記ゲート電極の下で、上記第２絶縁膜の端縁部から上記窒化物半導体積層体に沿って上記ゲート電極の中央側へ突き出た突出部を有し、
上記ゲート絶縁膜は、上記突出部を被覆し、
上記突出部と上記ゲート絶縁膜の界面と、上記窒化物半導体積層体と上記第１絶縁膜の界面とのなす角度が３０°以下であることを特徴とする。
また、一実施形態の電界効果トランジスタでは、
上記ゲート絶縁膜の膜厚が、１０ｎｍ以上かつ４０ｎｍ以下である。
また、一実施形態の電界効果トランジスタでは、
上記第１絶縁膜のうち少なくとも上記窒化物半導体積層体に接する領域は、ＳｉとＮの組成比が１．１〜１．９：１の範囲内であるＳｉＮからなる。
また、一実施形態の電界効果トランジスタでは、
上記第１絶縁膜のうち少なくとも上記窒化物半導体積層体に接する領域は、Ｓｉ‐Ｈ結合量が６×１０２１ｃｍ−３以下のＳｉＮからなる。
また、一実施形態の電界効果トランジスタでは、
上記第１絶縁膜の上記突出部の厚さが、２０ｎｍ以上かつ７０ｎｍ以下である。
この発明の電界効果トランジスタによれば、ゲート絶縁膜の膜厚が４０ｎｍ以下の場合においても、ゲート絶縁膜にピンホールが発生するのを防止でき、リーク電流の増加を抑制できる。
この発明の電界効果トランジスタの第１実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 図１のＧａＮ系ＨＦＥＴの要部拡大図である。 この発明の電界効果トランジスタの第２実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 この発明の電界効果トランジスタの第３実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 この発明の電界効果トランジスタの第４実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 従来のＧａＮ系ＨＦＥＴを説明する断面図である。
以下、この発明を図示の実施の形態により詳細に説明する。
（第１の実施の形態）
図１は、この発明の電界効果トランジスタの第１実施形態であるＧａＮ系ＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)を示す断面図である。図２は、図１のＧａＮ系ＨＦＥＴの要部、すなわち、ＧａＮ系ＨＦＥＴのゲート構造の拡大図である。
この実施形態のＧａＮ系ＨＦＥＴは、図１に示すように、Ｓｉからなる基板１０１上に、ＧａＮからなるチャネル層１０２と、ＡｌＧａＮからなるバリア層１０３とが、この順序で積層されて形成されている。尚、バリア層１０３におけるＡｌ混晶比は、本実施の形態においては、一例として０.１７としたＡｌ0.17Ｇａ0.83Ｎバリア層を用いている。さらに、本実施の形態においては、チャネル層１０２とバリア層１０３とで窒化物半導体積層体１０４を構成し、バリア層１０３の層厚を３０ｎｍとしている。チャネル層１０２とバリア層１０３との界面に、２ＤＥＧ１０５が発生する。
上記窒化物半導体積層体１０４上または上記窒化物半導体積層体１０４内の一部に、ソース電極１１１とドレイン電極１１２とが予め設定された間隔を空けて形成されている。ソース電極１１１およびドレイン電極１１２の材料には、一例として、Ｔｉ、Ａｌ、ＴｉＮを順に積層したＴｉ/Ａｌ/ＴｉＮを用いている。ここで、本実施の形態においては、ソース電極１１１とドレイン電極１１２は、バリア層１０３の表面からバリア層１０３を貫通してチャネル層１０２まで達している。このように電極材料を積層してアニールすることで、２ＤＥＧ１０５との間にオーミックコンタクトを形成している。
上記ソース電極１１１とドレイン電極１１２との間に、ゲート電極１０９が形成されている。ゲート電極１０９の材料には、一例として、ＷＮ、Ｗ、ＴｉＮを順に積層したＷＮ/Ｗ/ＴｉＮを用いている。
この電界効果トランジスタは、チャネル層１０２とバリア層１０３との界面近傍に発生した２ＤＥＧ１０５でチャネルが形成され、このチャネルをゲート電極１０９に電圧を印加することにより制御して、トランジスタをオンオフさせる。このトランジスタは、ノーマリーオンタイプのトランジスタである。すなわち、このトランジスタでは、ゲート電極１０９に負電圧が印加されているときにゲート電極１０９下のチャネル層１０２に空乏層が形成されてオフ状態となる一方、ゲート電極１０９の電圧がゼロのときにゲート電極１０９下のチャネル層１０２に空乏層がなくなってオン状態となる。
バリア層１０３上には、ＳｉＮｘからなる第１絶縁膜１０６が形成されている。第１絶縁膜１０６は、ゲート電極１０９の下に第１端縁部１１６ａと第２端縁部１１６ｂとを有している。第１端縁部１１６ａと第２端縁部１１６ｂとは、第１絶縁膜１０６のうち、ゲート電極１０９の下の部分である。本実施の形態においては、一例として、第１絶縁膜１０６のＳｉとＮの組成比がＳｉ：Ｎ＝１．４：１であり、第１絶縁膜１０６の膜厚が３０ｎｍである。
第１絶縁膜１０６の機能は、上記窒化物半導体積層体の表面の界面制御である。界面制御とは、コラプスの抑制のために、上記窒化物半導体積層体と第１絶縁膜１０６との界面に負電荷が蓄積され難くする制御であり、上記窒化物半導体積層体の表面に生ずるダングリングボンドを適切に処理し、界面準位の発生の低減および界面準位の深さを浅くする等を行うことである。
このため、第１絶縁膜１０６に用いるＳｉＮｘは、ストイキオメトリよりもＳｉ組成が多い膜、すなわちｘ＜４/３であることが望ましい。その場合に、あまりにＳｉ組成が多いとリークが発生してしまう。そのために、ＳｉとＮの組成比はＳｉ：Ｎ＝１．１〜１．９：１の範囲内が望ましい。
上記第１絶縁膜１０６上には、ＳｉＮｙからなる第２絶縁膜１０７が形成されている。第２絶縁膜１０７は、ゲート電極１０９の下に第１端縁部１１７ａと第２端縁部１１７ｂとを有している。第１端縁部１１７ａと第２端縁部１１７ｂとは、第２絶縁膜１０７のうち、ゲート電極１０９の下の部分である。本実施の形態においては、一例として、第２絶縁膜１０７のＳｉとＮの組成比がＳｉ：Ｎ＝０．７５：１であり、第２絶縁膜１０７の膜厚が２３０ｎｍである。
第２絶縁膜１０７は、絶縁性を高くして、ゲート電極からのリーク電流を低減する機能を有している。
このため、上記第２絶縁膜１０７に用いるＳｉＮｙは、ストイキオメトリに近い膜、すなわちｙ≒４/３であることが望ましい。
上記第１絶縁膜１０６および上記第２絶縁膜１０７は、図２に示すように、ゲート電極１０９の下において、一部の領域がエッチング除去されている。第１絶縁膜１０６の第１端縁部１１６ａは、ゲート電極１０９の下で、第２絶縁膜１０７の第１端縁部１１７ａから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第１突出部１２１ａを有している。また、第１絶縁膜１０６の第２端縁部１１６ｂは、ゲート電極１０９の下で、第２絶縁膜１０７の第２端縁部１１７ｂから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第２突出部１２１ｂを有している。
第１突出部１２１ａは、第１平坦部１３１ａと、第１先端部１３２ａとを有している。第１平坦部１３１ａの厚さは、一定である。第１先端部１３２ａは、一部がエッチング除去されている。これにより、第１先端部１３２ａは、第１平坦部１３１ａからゲート電極１０９の中央側に向かって厚さが一定の割合で減少している。第２突出部１２１ｂは、第２平坦部１３１ｂと、第２先端部１３２ｂとを有している。第２平坦部１３１ｂの厚さは、一定である。第２先端部１３２ｂは、一部がエッチング除去されている。これにより、第２先端部１３２ｂは、第２平坦部１３１ｂからゲート電極１０９の中央側に向かって厚さが一定の割合で減少している。
上記第１突出部１２１ａの第１平坦部１３１ａの厚さ、および上記第２突出部１２１ｂの第２平坦部１３１ｂの厚さは、２０ｎｍ以上７０ｎｍ以下であることが望ましい。上記第１，第２平坦部１３１ａ，１３１ｂの厚さをこの範囲にすることにより、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制できるからである。
上記バリア層１０３上と、上記第１絶縁膜１０６上および上記第２絶縁膜１０７上には、ＳｉＮｚからなるゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８上に、先述したゲート電極１０９が形成されている。本実施の形態においては、一例として、ゲート絶縁膜１０８の抵抗率が、４×１０９Ωｃｍであり、ゲート絶縁膜１０８の膜厚が２０ｎｍである。
上記第２絶縁膜１０７上と、上記ゲート電極１０９上には、第３絶縁膜１１０が形成されている。先述したソース電極１１１およびドレイン電極１１２が、窒化物半導体積層体１０４上または窒化物半導体積層体１０４内の一部から、第１絶縁膜１０６、第２絶縁膜１０７および第３絶縁膜１１０の表面に亘って形成されている。
このようなゲート絶縁膜１０８をバリア層１０３とゲート電極１０９との間に設けることによって、耐圧の向上とゲートリーク電流の低減が可能である。ゲート絶縁膜１０８の抵抗率が、１×１０１１Ωｃｍを超えると、耐圧が急減する。また、ゲート絶縁膜１０８の抵抗率が、１×１０７Ωｃｍを下回ると、ゲートリーク電流が増大する。よって、ゲート絶縁膜１０８の抵抗率は１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜とすることが望ましい。
ゲート絶縁膜１０８の膜厚が大きいと、このトランジスタをオフするためにゲート電極１０９に印加する負電圧が大きくなり、そのために大きな電圧をもつ負電源が必要になる。あるいは、ゲート絶縁膜１０８の膜厚が大きいと、このトランジスタをオンするためにゲート電極１０９の電圧をゼロにしたとき、飽和電流が大きくなり、短絡耐量が低下する。よって、ゲート絶縁膜１０８の膜厚は、１０ｎｍから４０ｎｍが望ましい。
上記バリア層１０３と第１絶縁膜１０６の界面２０５と、上記第１突出部１２１ａの第１先端部１３２ａとゲート絶縁膜１０８の界面２０１とのなす角度２１１は、２０°である。また、上記界面２０５と、上記第２突出部１２１ｂの第２先端部１３２ｂとゲート絶縁膜１０８の界面２０２とのなす角度２１２は、２０°である。
上記絶縁膜のエッチング除去は、通常のフォトリソグラフィ工程により、レジストのパターンニングを行った後、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行う。このとき、上記第１絶縁膜１０６の一部をエッチング除去したのち、上記第２絶縁膜１０７を形成し、再び通常のフォトリソグラフィ工程により、レジストのパターンニングを行った後、上記第２絶縁膜１０７の一部をエッチング除去すればよい。
なお、上記第１実施形態では、角度２１１，２１２が２０°であったが、これに限られない。第１突出部１２１ａの第１先端部１３２ａおよび第２突出部１２１ｂの第２先端部１３２ｂをエッチング除去して、上記角度２１１，２１２を３０°以下にしてもよい。角度２１１，２１２を３０°以下に設定することは、第１絶縁膜１０６と第２絶縁膜１０７のウェットエッチングレートの差を利用することで実現できる。
一方で、上記角度２１１，２１２が３０°を超えると、ゲート絶縁膜１０８の第１先端部１３２ａおよび第２先端部１３２ｂ上の部分に、ゲート絶縁膜が正常に形成されずに、ピンホールが生じることがわかった。このようなピンホールが発生すると、ゲート絶縁膜１０８上にゲート電極１０９を形成する際に、ピンホール上のゲート電極１０９が局所的に鋭角になる等の異常形状が生じる。このため、リーク電流の増加や、耐圧の低下が生じる。よって、上記角度２１１，２１２を３０°以下に設定することが望ましい。
このように、上記角度２１１，２１２を３０°以下に設定することにより、ゲート絶縁膜１０８の膜厚が４０ｎｍ以下の場合においても、ゲート絶縁膜１０８にピンホールが発生するのを防止でき、リーク電流の増加を抑制できる。
ゲート絶縁膜１０８の膜厚が４０ｎｍより厚い場合、このトランジスタをオフするためにゲート電極１０９に印加する負電圧が大きくなり、そのために大きな電圧をもつ負電源が必要になる。あるいは、このトランジスタをオンするためにゲート電極１０９の電圧をゼロにした場合、飽和電流が大きくなり、短絡耐量が低下する。一方、ゲート絶縁膜１０８の膜厚が１０ｎｍより薄い場合、安定した成膜が出来ない。そのために、ゲート絶縁膜１０８の膜厚は１０ｎｍから４０ｎｍが望ましい。
第１絶縁膜１０６に用いるＳｉＮｘは、上述したコラプスの抑制のために、ストイキオメトリよりもＳｉ組成が多い膜、すなわちｘ＜４/３であることが望ましい。より望ましくは、ＳｉとＮの組成比はＳｉ：Ｎ＝１．１以上：１であれば、より効果的にコラプスの抑制が可能である。しかし、あまりにＳｉ組成が多いとリークが発生してしまう。望ましくは、ＳｉとＮの組成比はＳｉ：Ｎ＝１．９以下：１であれば、より効果的にリークの低減が可能である。そのために、ＳｉとＮの組成比はＳｉ：Ｎ＝１．１〜１．９：１の範囲内が望ましい。
上記第２突出部１２１ｂの第２平坦部１３１ｂの厚さが２０ｎｍより薄い場合、図２の第２平坦部１３１ｂ上の点Ａにおける電界強度が高くなり、オフ時の高電圧状況下にて、点Ａを起点とするトランジスタの破壊が生じる。一方、上記第２突出部１２１ｂの第２平坦部１３１ｂの厚さが２０ｎｍより薄い場合、図２のバリア層１０３上の点Ｂにおける電界強度が高くなり、オフ時の高電圧状況下にて、点Ｂを起点とするトランジスタの破壊が生じる。そのために、上記第１突出部１２１ａの第１平坦部１３１ａの厚さ、および上記第２突出部１２１ｂの第２平坦部１３１ｂの厚さは、２０ｎｍ以上７０ｎｍ以下であることが望ましい。上記第１，第２平坦部１３１ａ，１３１ｂの厚さをこの範囲にすることにより、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制できる。
（第２の実施の形態）
図３は、第２実施形態における電界効果トランジスタの断面図であり、ゲート構造の拡大図である。
本実施形態においては、上記第１実施形態の場合と重複する箇所には、上記第１実施形態の場合と同じ番号を付けて説明は省略し、本実施形態の特徴について説明を行う。
図３に示すように、本実施形態においては、第１絶縁膜１０６上に、保護絶縁膜３０１が形成されている。第１絶縁膜１０６および保護絶縁膜３０１は、ゲート電極１０９の下に第１端縁部１１６ａと第２端縁部１１６ｂとを有している。第１端縁部１１６ａと第２端縁部１１６ｂとは、第１絶縁膜１０６および保護絶縁膜３０１のうち、ゲート電極１０９の下の部分である。
本実施形態においては、上記第１絶縁膜１０６の材料としては、Ｓｉ‐Ｈ結合量が３×１０２１ｃｍ−３であるＳｉＮｘ膜を用いている。また、第１絶縁膜１０６の厚みを１０ｎｍとしている。
ここで、上記第１絶縁膜１０６として、Ｓｉ‐Ｈ結合量が６×１０２１cm−３以下のＳｉＮｘからなる絶縁膜を用いることによって、高温高電圧ストレス試験によるリーク電流の増加を抑制できるため、より望ましい。
ここで、上記高温高電圧ストレス試験とは、本ＧａＮ系ＨＦＥＴが通常用いられる温度よりも高い温度に保持した状態で、且つスイッチング動作のオフ状態において、本ＧａＮ系ＨＦＥＴが通常用いられるオフ電圧よりも高いオフ電圧によって一定時間継続させた後に、リーク電流の増加を評価する加速試験である。上記リーク電流の増加が抑制されて、リーク電流によるＨＦＥＴの破壊が生じないことが、本ＧａＮ系ＨＦＥＴをスイッチングデバイスとして使用する際に必須とされている。
保護絶縁膜３０１の材料としては、Ｓｉ‐Ｈ結合量が８×１０２１ｃｍ−３であるＳｉＮ膜を用いている。また、保護絶縁膜３０１の厚みを２０ｎｍとしている。保護絶縁膜３０１は、薬液処理やプラズマ処理によって第１絶縁膜１０６が改質することを防止する。そのため、Ｓｉ‐Ｈ結合量が第１絶縁膜１０６のＳｉＮ膜よりも多いＳｉＮ膜を用いることが望ましい。
上記保護絶縁膜３０１上には、ＳｉＮｙからなる第２絶縁膜１０７が形成されている。
尚、本実施形態においては、一例として、第２絶縁膜１０７のＳｉ‐Ｈ結合量が２×１０２１cm−３であり、第２絶縁膜１０７の厚みが１５０ｎｍである。
第１絶縁膜１０６および保護絶縁膜３０１の第１端縁部１１６ａは、ゲート電極１０９の下で、第２絶縁膜１０７の第１端縁部１１７ａから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第１突出部１２２ａを有している。また、第１絶縁膜１０６および保護絶縁膜３０１の第２端縁部１１６ｂは、ゲート電極１０９の下で、第２絶縁膜１０７の第２端縁部１１７ｂから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第２突出部１２２ｂを有している。
上記バリア層１０３上、第１絶縁膜１０６上、保護絶縁膜３０１上および上記第２絶縁膜１０７上には、ＳｉＮｚからなるゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８上に、先述したゲート電極１０９が形成されている。尚、ゲート絶縁膜１０８の構成は、第１実施形態におけるゲート絶縁膜と同様である。
上記バリア層１０３と第１絶縁膜１０６の界面２０５と、上記第１突出部１２２ａの第１先端部１３２ａとゲート絶縁膜１０８の界面２０１とのなす角度２１１は、１５°である。また、上記界面２０５と、上記第２突出部１２２ｂの第２先端部１３２ｂとゲート絶縁膜１０８の界面２０２とのなす角度２１２は、１５°である。
このように、上記角度２１１，２１２が１５°であるので、ゲート絶縁膜１０８の膜厚が４０ｎｍ以下の場合においても、ゲート絶縁膜１０８にピンホールが発生するのを防止でき、リーク電流の増加を抑制できる。
上記第１絶縁膜１０６として、Ｓｉ‐Ｈ結合量が６×１０２１cm−３以下のＳｉＮｘからなる絶縁膜を用いることによって、上記高温高電圧ストレス試験によるリーク電流の増加を抑制できるため、より望ましい。上記第１絶縁膜１０６として、Ｓｉ−Ｈ結合量が６×１０２１cm−３を超えたＳｉＮｘからなる絶縁膜を用いると、上記高温高電圧ストレス試験によって、試験後のリーク電流が５倍を超えて増加する素子が現れるためである。
（第３の実施の形態）
図４は、この発明の電界効果トランジスタの第３実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。
本実施の形態においても、上記第１実施形態の場合と重複する箇所には、上記第１実施形態の場合と同じ番号を付けて説明は省略し、本実施形態の特徴について説明を行う。
図４に示すように、本実施形態においては、第１絶縁膜１０６の第１端縁部１１６ａは、ゲート電極１０９の下で、第２絶縁膜１０７の第１端縁部１１７ａから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第１突出部１２３ａを有している。また、第１絶縁膜１０６の第２端縁部１１６ｂは、ゲート電極１０９の下で、第２絶縁膜１０７の第２端縁部１１７ｂから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第２突出部１２３ｂを有している。第１突出部１２３ａは、第１先端部１３２ａを有している。第２突出部１２３ｂは、第２先端部１３２ｂを有している。その他は、第１実施形態と同様である。
このような形状は、第１絶縁膜１０６と第２絶縁膜１０７のウェットエッチングレートの差を、上記第１実施形態の場合よりも大きく設定することで実現することが出来る。
あるいは、第１絶縁膜１０６のエッチング開口パターンと、第２絶縁膜１０７のエッチング開口パターンの大きさの違いを、上記第１実施形態の場合よりも小さく設定することで実現することが出来る。
（第４の実施の形態）
図５は、この発明の電界効果トランジスタの第４実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。
本実施の形態においても、上記第３実施形態の場合と重複する箇所には、上記第３実施形態の場合と同じ番号を付けて説明は省略し、本実施形態の特徴について説明を行う。
図５に示すように、本実施形態においては、第１絶縁膜１０６の第１端縁部１１６ａは、ゲート電極１０９の下で、第２絶縁膜１０７の第１端縁部１１７ａから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第１突出部１２４ａを有している。また、第１絶縁膜１０６の第２端縁部１１６ｂは、ゲート電極１０９の下で、第２絶縁膜１０７の第２端縁部１１７ｂから窒化物半導体積層体１０４に沿ってゲート電極１０９の中央側へ突き出た第２突出部１２４ｂを有している。第１突出部１２４ａは、第１先端部１３２ａを有している。第２突出部１２４ｂは、第２先端部１３２ｂを有している。その他は、第３実施形態と同様である。
なお、上記実施形態では、ＷＮ/Ｗ/ＴｉＮを積層してゲート電極としたが、これに限らず、ＴｉＮはなくともよく、また、Ｐｔ/ＡｕやＮｉ/Ａｕなどを積層してもよい。
また、上記実施形態では、Ｔｉ/Ａｌ/ＴｉＮを積層してオーミック電極としたが、これに限らず、ＴｉＮはなくともよく、また、Ｔｉ/Ａｌを積層した後、その上にＡｕ、Ａｇ、Ｐｔなどを積層してもよい。
また、上記実施形態では、Ｓｉ基板を用いた電界効果トランジスタについて説明したが、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体積層体を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体積層体を成長させてもよい。また、基板と窒化物半導体積層体との間にバッファ層を形成してもよいし、窒化物半導体積層体１０４のバリア層１０３とチャネル層１０２との間に層厚１ｎｍ程度のＡｌＮヘテロ特性改善層を形成してもよい。また、バリア層１０３の上に層厚１〜５ｎｍ程度のＧａＮキャップ層を形成してもよい。
また、上記電界効果トランジスタでは、ノーマリーオンタイプのＨＦＥＴについて説明したが、ノーマリーオフタイプの電界効果トランジスタにこの発明を適用してもよい。
この発明の電界効果トランジスタの窒化物半導体は、ＡｌxＩｎyＧａ１−x−yＮ(ｘ≦０、ｙ≦０、０≦ｘ＋ｙ≦１)で表されるものであればよい。
この発明の具体的な実施形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
この発明および実施形態を纏めると、次のようになる。
この発明の電界効果トランジスタは、
窒化物半導体積層体１０４と、
上記窒化物半導体積層体１０４上または上記窒化物半導体積層体１０４内に少なくとも一部が形成されると共に、互いに間隔をおいて配置されたソース電極１１１およびドレイン電極１１２と、
上記ソース電極１１１と上記ドレイン電極１１２との間に配置されたゲート電極１０９と、
上記窒化物半導体積層体１０４上に形成された第１絶縁膜１０６と、
上記第１絶縁膜１０６上に形成された第２絶縁膜１０７と、
上記ゲート電極１０９と上記窒化物半導体積層体１０４との間に少なくとも一部が形成されたゲート絶縁膜１０８と
を備え、
上記第１絶縁膜１０６および上記第２絶縁膜１０７は、上記ゲート電極１０９の下に端縁部１１６ａ，１１６ｂ，１１７ａ，１１７ｂを有し、
上記第１絶縁膜１０６の上記端縁部１１６ａ，１１６ｂは、上記ゲート電極１０９の下で、上記第２絶縁膜１０７の端縁部１１７ａ，１１７ｂから上記窒化物半導体積層体１０４に沿って上記ゲート電極１０９の中央側へ突き出た突出部１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ，１２４ａ，１２４ｂを有し、
上記ゲート絶縁膜１０８は、上記突出部１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ，１２４ａ，１２４ｂを被覆し、
上記突出部１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ，１２４ａ，１２４ｂと上記ゲート絶縁膜１０８の界面２０１，２０２と、上記窒化物半導体積層体１０４と上記第１絶縁膜１０６の界面２０５とのなす角度２１１，２１２が３０°以下であることを特徴とする。
この発明の電界効果トランジスタによれば、上記突出部１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ，１２４ａ，１２４ｂと上記ゲート絶縁膜１０８の界面２０１，２０２と、上記窒化物半導体積層体１０４と上記第１絶縁膜１０６の界面２０５とのなす角度が３０°以下である。このため、ゲート絶縁膜１０８の膜厚が４０ｎｍ以下の場合においても、ゲート絶縁膜１０８にピンホールが発生するのを防止でき、リーク電流の増加を抑制できる。
また、一実施形態の電界効果トランジスタでは、
上記ゲート絶縁膜１０８の膜厚が、１０ｎｍ以上かつ４０ｎｍ以下である。
上記実施形態によれば、ゲート絶縁膜１０８の膜厚が１０ｎｍ以上なので、ゲート絶縁膜１０８にピンホールが発生するのを防止できる。また、ゲート絶縁膜１０８の膜厚が４０ｎｍ以下なので、ゲート電極１０９に大きな電圧をもつ負電源を接続する必要がなく、オン時の飽和電流が大きくなるのを防止して、短絡耐量が低下するのを防止できる。
また、一実施形態の電界効果トランジスタでは、
上記第１絶縁膜１０６のうち少なくとも上記窒化物半導体積層体１０４に接する領域は、ＳｉとＮの組成比が１．１〜１．９：１の範囲内であるＳｉＮからなる。
上記実施形態によれば、上記窒化物半導体積層体１０４に接する領域の第１絶縁膜１０６は、ＳｉとＮの組成比が１．１〜１．９：１の範囲内であるＳｉＮからなるので、リーク電流の増加をさらに抑制できる。
また、一実施形態の電界効果トランジスタでは、
上記第１絶縁膜１０６のうち少なくとも上記窒化物半導体積層体１０４に接する領域は、Ｓｉ‐Ｈ結合量が６×１０２１ｃｍ−３以下のＳｉＮからなる。
上記実施形態によれば、上記窒化物半導体積層体１０４に接する領域の第１絶縁膜１０６は、Ｓｉ‐Ｈ結合量が６×１０２１ｃｍ−３以下のＳｉＮからなるので、高温高電圧ストレス試験によるリーク電流の増加をさらに抑制できる。
また、一実施形態の電界効果トランジスタでは、
上記第１絶縁膜１０６の上記突出部１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ，１２４ａ，１２４ｂの厚さが、２０ｎｍ以上かつ７０ｎｍ以下である。
上記実施形態によれば、上記突出部１２１ａ，１２１ｂ，１２２ａ，１２２ｂ，１２３ａ，１２３ｂ，１２４ａ，１２４ｂの厚さが、２０ｎｍ以上かつ７０ｎｍ以下であるので、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制できる。
１０２ チャネル層
１０３ バリア層
１０４ 窒化物半導体積層体
１０６ 第１絶縁膜
１０７ 第２絶縁膜
１０８ ゲート絶縁膜
１０９ ゲート電極
１１１ ソース電極
１１２ ドレイン電極
１１６ａ，１１７ａ 第１端縁部
１１６ｂ，１１７ｂ 第２端縁部
１２１ａ，１２２ａ，１２３ａ，１２４ａ 第１突出部
１２１ｂ，１２２ｂ，１２３ｂ，１２４ｂ 第２突出部
２０１，２０２，２０５ 界面
２１１，２１２ 角度

Claims (5)

  1. 窒化物半導体積層体と、
    上記窒化物半導体積層体上または上記窒化物半導体積層体内に少なくとも一部が形成されると共に、互いに間隔をおいて配置されたソース電極およびドレイン電極と、
    上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
    上記窒化物半導体積層体上に形成された第１絶縁膜と、
    上記第１絶縁膜上に形成された第２絶縁膜と、
    上記ゲート電極と上記窒化物半導体積層体との間に少なくとも一部が形成されたゲート絶縁膜と、
    を備え、
    上記第１絶縁膜および上記第２絶縁膜は、上記ゲート電極の下に端縁部を有し、
    上記第１絶縁膜の上記端縁部は、上記ゲート電極の下で、上記第２絶縁膜の端縁部から上記窒化物半導体積層体に沿って上記ゲート電極の中央側へ突き出た突出部を有し、
    上記ゲート絶縁膜は、上記突出部を被覆し、
    上記突出部と上記ゲート絶縁膜の界面と、上記窒化物半導体積層体と上記第１絶縁膜の界面とのなす角度が３０°以下であることを特徴とする電界効果トランジスタ。
  2. 請求項１に記載の電界効果トランジスタにおいて、
    上記ゲート絶縁膜の膜厚が、１０ｎｍ以上かつ４０ｎｍ以下であることを特徴とする電界効果トランジスタ。
  3. 請求項１または２に記載の電界効果トランジスタにおいて、
    上記第１絶縁膜のうち少なくとも上記窒化物半導体積層体に接する領域は、ＳｉとＮの組成比が１．１〜１．９：１の範囲内であるＳｉＮからなることを特徴とする電界効果トランジスタ。
  4. 請求項１または２に記載の電界効果トランジスタにおいて、
    上記第１絶縁膜のうち少なくとも上記窒化物半導体積層体に接する領域は、Ｓｉ‐Ｈ結合量が６×１０２１ｃｍ−３以下のＳｉＮからなることを特徴とする電界効果トランジスタ。
  5. 請求項１から４のいずれか一つに記載の電界効果トランジスタにおいて、
    上記第１絶縁膜の上記突出部の厚さが、２０ｎｍ以上かつ７０ｎｍ以下であることを特徴とする電界効果トランジスタ。
JP2015097666A 2015-05-12 2015-05-12 電界効果トランジスタ Pending JP2018110138A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015097666A JP2018110138A (ja) 2015-05-12 2015-05-12 電界効果トランジスタ
PCT/JP2016/055275 WO2016181681A1 (ja) 2015-05-12 2016-02-23 電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015097666A JP2018110138A (ja) 2015-05-12 2015-05-12 電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JP2018110138A true JP2018110138A (ja) 2018-07-12

Family

ID=57247992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015097666A Pending JP2018110138A (ja) 2015-05-12 2015-05-12 電界効果トランジスタ

Country Status (2)

Country Link
JP (1) JP2018110138A (ja)
WO (1) WO2016181681A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023189082A1 (ja) * 2022-03-29 2023-10-05 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7065692B2 (ja) * 2018-05-29 2022-05-12 株式会社東芝 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5306438B2 (ja) * 2011-11-14 2013-10-02 シャープ株式会社 電界効果トランジスタおよびその製造方法
JP2013131635A (ja) * 2011-12-21 2013-07-04 Sharp Corp 半導体装置およびその製造方法
JP5940481B2 (ja) * 2013-03-22 2016-06-29 株式会社東芝 半導体装置
JP6240460B2 (ja) * 2013-10-02 2017-11-29 トランスフォーム・ジャパン株式会社 電界効果型化合物半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023189082A1 (ja) * 2022-03-29 2023-10-05 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Also Published As

Publication number Publication date
WO2016181681A1 (ja) 2016-11-17

Similar Documents

Publication Publication Date Title
KR101562879B1 (ko) 반도체 장치
JP6591168B2 (ja) 半導体装置及びその製造方法
TWI400801B (zh) 半導體元件
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
US10256333B2 (en) High electron mobility transistor
JP5470705B2 (ja) 半導体装置及びその製造方法
JP6272557B2 (ja) 窒化物半導体電界効果トランジスタ
JP5668085B2 (ja) セグメント化ゲートを有するパワートランジスタ
US9502549B2 (en) Nitride semiconductor device
US20170345922A1 (en) Double-channel hemt device and manufacturing method thereof
TW201110345A (en) Transistors and rectifiers utilizing hybrid electrodes and methods of fabricating the same
JP6591169B2 (ja) 半導体装置及びその製造方法
JP2006216671A (ja) 窒素化合物半導体素子
JP2006032552A (ja) 窒化物含有半導体装置
JP2014078537A (ja) 横型半導体装置
US20110204380A1 (en) Nitride-based fet
WO2013108844A1 (ja) 窒化物半導体装置
JP2019145703A (ja) 半導体装置
WO2014003058A1 (ja) 窒化物半導体装置の電極構造および窒化物半導体電界効果トランジスタ
JP6331907B2 (ja) 半導体装置
WO2016181681A1 (ja) 電界効果トランジスタ
JP2014157993A (ja) 半導体装置
JP2010165896A (ja) 半導体装置及びその製造方法
JP5707763B2 (ja) 半導体装置の製造方法
TW202145345A (zh) 氮化物半導體裝置