JP2010165896A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】本発明は、逆阻止特性を有し、かつノーマリオフ特性、オン抵抗とオフ電流の抑制を実現する半導体装置を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、チャネル層１４及び電子供給層１５を含む半導体積層構造１０と、半導体積層構造１０上に離間して形成されたソース電極１およびドレイン電極４と、ソース電極１及び前記ドレイン電極４間に形成された絶縁膜２２と、絶縁膜上に形成されたゲート電極２とを備え、ドレイン電極４と前記半導体積層構造１０との間の逆電流が阻止されたものである。
【選択図】図１

Description

本発明は、逆阻止特性を有する半導体装置及びその製造方法に関する。

高効率なＡＣ／ＡＣ電力変換方式として、マトリクスコンバータに代表される直接変換型電力変換回路が注目されている。この回路では双方向スイッチの組合せで電力変換を実現する。通常の半導体スイッチングデバイスは、負のドレイン電圧が印加された際にオフ特性を維持できない。そのため、図４に示すように、ダイオードとトランジスタの直列接続回路を二組組み合わせることで双方向スイッチを実現していた。この双方向スイッチは、ショットキダイオードとＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）で構成されるため、オン電圧としてダイオードの１ＶとＩＧＢＴの２Ｖを加えた３Ｖが生じる。

スイッチ部分を電界効果トランジスタで構成できれば、このような損失は最小限に抑えることができるが、通常電界効果トランジスタは逆阻止特性を持たない。図５は逆阻止特性を持たない電界効果トランジスタのドレインＩ−Ｖ特性を模式的に示したものである。ドレインに正電圧を印加した場合には電流を遮断できていたゲート電圧条件でも、ドレインに負電圧を印加するとゲートの電位が相対的に正側にシフトする。そのため、チャネルが開いて、逆電流が流れてしまう。また、正のゲート電圧Ｖ_Ｇを印加した場合、Ｖ_Ｇ１、Ｖ_Ｇ２、Ｖ_Ｇ３とゲート電圧Ｖ_Ｇが大きくなるにつれて逆電流は増加する。

これを、図６に示すように、ドレインに負電圧を印加しても、ゲート電圧Ｖ_Ｇ（Ｖ_Ｇ１＜Ｖ_Ｇ２＜Ｖ_Ｇ３）にかかわりなく逆阻止特性を維持できれば、双方向スイッチを図７のような構成とすることができる。この様な構成とすることで、部品点数の削減によるコスト低減と、実装面積の削減による小型化ができる。更には、ダイオードを省くことでオン時の損失を低減する効果がある。

図６のような逆阻止特性を実現する構造として、特許文献１および特許文献２にドレイン電極をショットキ接触とした電界効果トランジスタが提案されている。図８に特許文献１で提案されたデバイス構造の断面図を示す。ｎ型の炭化シリコン層１０１で構成されたチャネル層上に、オーム性接触するソース電極１０３およびショットキ接触するドレイン電極１０２があり、その間にショットキ接触するゲート電極１０４がある。特許文献２で提案されたデバイス構造も、半導体材料は特定していないがほぼ同じ構成である。

特開２００３−７９７６号公報 特開平１−２０２８７０号公報

上述の電界効果トランジスタは、ＭＥＳＦＥＴ（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造である。そのため、ノーマリオフ特性実現が困難である。また、不純物散乱によりチャネルの移動度が低く、オン抵抗を下げることができない。更に、ゲート電極が半導体とショットキ接合しているために、オフ電流がゲートリーク電流で決まってしまう。

本発明は、逆阻止特性を有し、かつノーマリオフ特性、オン抵抗とオフ電流の抑制を実現する半導体装置を提供することを目的とする。

本発明にかかる半導体装置は、チャネル層及び電子供給層を含む半導体積層構造と、前記半導体積層構造上に離間して形成されたソース電極およびドレイン電極と、前記半導体積層構造上の前記ソース電極及び前記ドレイン電極間に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極とを備え、前記ドレイン電極と前記半導体積層構造との間の逆電流が阻止されたものである。

本発明にかかる半導体装置の製造方法は、チャネル層及び電子供給層を含む半導体積層構造を形成する工程と、前記半導体積層構造上にソース電極およびドレイン電極を離間して形成する工程と、前記半導体積層構造上の前記ソース電極及び前記ドレイン電極間に絶縁膜を形成する工程と、ゲート電極を前記絶縁膜上に形成する工程とを備えたものである。

本発明によれば、逆阻止特性を有し、かつノーマリオフ特性、オン抵抗とオフ電流の抑制を実現する半導体装置を提供することができる。

発明の実施の形態１に係る半導体装置の構造を示す断面図である。 発明の実施の形態２に係る半導体装置の構造を示す断面図（ａ）及びコンタクト層３２に接触しているドレイン電極５が形成されている領域のバンド構造を示す図（ｂ）である。 発明の実施の形態３に係る半導体装置の構造を示す図（ａ）及びコンタクト層３２に接触しているドレイン電極６ａが形成されている領域のバンド構造を示す図（ｂ）及び電子供給層１５に接触しているドレイン電極６ｂが形成されている領域のバンド構造を示す図（ｃ）である。 逆阻止特性を持たない電界効果トランジスタを用いた場合の双方向スイッチの回路図である。 逆阻止特性を持たない電界効果トランジスタのドレインＩ−Ｖ特性を示す図である。 逆阻止特性を備える半導体装置のドレインＩ−Ｖ特性を示す図である。 逆阻止特性を備える半導体装置を用いた双方向スイッチの回路図である。 特許文献１に開示された、逆阻止特性を備える電界効果トランジスタの構造を示す断面図である。

以下、添付図面を参照しながら、発明の実施の形態を詳細に説明する。

発明の実施の形態１
まず、図１を用いて、本発明の実施の形態１に係る半導体装置の構成について説明する。図１は、発明の実施の形態１に係る半導体装置の断面構造を示す。この半導体装置は、例えばシリコンなどの基板１２上に形成される。基板１２上には格子不整合を緩和するための緩衝層１３、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、Ａｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成され、半導体積層構造１０を構成する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲がもっとも電力制御用のスイッチングデバイスに適している。

電子供給層１５に接して、電子供給層１５とオーム性接触しているソース電極１および電子供給層１５とショットキ接触しているドレイン電極４が形成されている。

ソース電極１およびドレイン電極４が接触している部分以外の電子供給層１５の表面は、例えば酸化シリコンなどの表面保護膜２１で覆われている。

ソース電極１とドレイン電極４の間には、ゲート絶縁膜２２を介して、半導体積層構造１０とＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成したゲート電極２が形成されている。

ゲート電極２の一部は、表面保護膜２１上に乗り上げて、ひさし状のフィールドプレート２０を形成している。

次に、発明の実施の形態１に係る半導体装置の製造方法について説明する。以下では、チャネル層１４の組成がｘ＝０のＧａＮ、電子供給層１５の組成がｙ＝０．２のＡｌ_０．２Ｇａ_０．８Ｎである場合を一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって半導体積層構造１０を成長させる。半導体積層構造１０は、基板側から順に、アンドープＡｌＮからなる緩衝層１３（厚み２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（厚み２μｍ）、アンドープＡｌ_０．２Ｇａ_０．８Ｎからなる電子供給層１５（厚み２５ｎｍ）で構成される。

次いで、半導体積層構造１０の一部を、チャネル層１４が露出するまで、例えばウェットエッチングで除去して、素子間分離メサ（不図示）を形成する。

続いて電子供給層１５上に、例えばＴｉ／Ａｌなどの金属を蒸着してソース電極１を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。

更に電子供給層１５上に例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のドレイン電極４を形成する。

続いてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、例えば厚さ５０ｎｍの窒化シリコン膜を堆積し、表面保護膜２１を形成する。表面保護膜２１の一部をエッチングし、電子供給層１５を露出させる。

露出した電子供給層１５の開口部を被覆するように、例えば常圧ＣＶＤ法等により、厚さ１５０ｎｍの酸化シリコン膜を堆積し、ゲート絶縁膜２２を形成する。

次に、例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２を形成する。このようにして図１に示した半導体装置を作製することができる。

このようにして作製した半導体装置は、ドレイン電極４と電子供給層１５がショットキ接触をしていることより、整流作用を持つ。そのため、ドレイン電極４に負電圧が印加されると、逆バイアスされた状態になり、逆阻止特性を示す。

なお、ゲート電極２の下の電子供給層１５をエッチングして、開口部を形成してもよい。ゲート電極２はＭＩＳ構造であるので、ゲートのしきい値電圧が正となるエッチング深さとすることで、ノーマリオフ特性の実現ができる。更に、ゲート電極２からのオフリーク電流を遮断することにより、オフ電流の抑制ができる。

また、電流はチャネル層１４と電子供給層１５の界面に形成される二次元電子層を、不純物拡散の影響を受けずに流れるので、オン抵抗を抑制できる。

さらにまた、フィールドプレート２０による電界緩和効果で高耐圧を実現できる。

このような一連の機能により、電力制御用のスイッチングデバイス適した半導体装置を実現できる。

発明の実施の形態２
図２（ａ）を用いて、本発明の実施の形態２に係る半導体装置の構成について説明する。図２（ａ）は、発明の実施の形態２に係る半導体装置の断面構造を示す。この半導体装置は、例えばシリコンなどの基板１２上に形成される。基板１２上には格子不整合を緩和するための緩衝層１３、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、Ａｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５、チャネル層１４よりもＩｎ組成が高いＩｎ_ｚＧａ_１−ｚＮ（０≦ｘ＜ｚ≦１）からなるコンタクト層３２が順に形成され、半導体積層構造１１を構成している。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲がもっとも電力制御用のスイッチングデバイスに適している。

電子供給層１５に接して、ソース電極１が形成され、電子供給層１５とオーム性接触している。また、コンタクト層３２に接してドレイン電極５が形成され、コンタクト層３２とオーム性接触している。

ソース電極１およびドレイン電極５が接触している部分以外の電子供給層１５の表面は、例えば酸化シリコンなどの表面保護膜２１で覆われている。

ソース電極１とドレイン電極５の間には、ゲート絶縁膜２２を介して、半導体積層構造１１とＭＩＳ構造を形成したゲート電極２がある。

ゲート電極２の一部は、表面保護膜２１上に乗り上げて、ひさし状のフィールドプレート２０を形成している。

次に、発明の実施の形態２に係る半導体装置の製造方法について説明する。以下では、チャネル層１４の組成がｘ＝０のＧａＮ、電子供給層１５の組成がｙ＝０．２のＡｌ_０．２Ｇａ_０．８Ｎである場合を一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって半導体積層構造１１を成長させる。半導体積層構造１１は、基板側から順に、アンドープＡｌＮからなる緩衝層１３（厚み２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（厚み２μｍ）、アンドープＡｌ_０．２Ｇａ_０．８Ｎからなる電子供給層１５（厚み２５ｎｍ）、Ｉｎ_０．１Ｇａ_０．９Ｎからなる層３２（厚み３０ｎｍ）で構成される。

次いで、半導体積層１１の一部を、チャネル層１４が露出するまで、例えばウェットエッチングで除去することにより、素子間分離メサ（不図示）を形成する。

続いて、ドレイン電極５を形成する領域を除いて、例えばウェットエッチングにより子コンタクト層３２を除去する。

次に、例えばＴｉ／Ａｌなどの金属を蒸着して、Ｎ電子供給層１５上にソース電極１、コンタクト層３２上にドレイン電極５を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。

続いてプラズマＣＶＤ法等により、例えば厚さ５０ｎｍの窒化シリコン膜を堆積し、表面保護膜２１を形成する。表面保護膜２１の一部をエッチングし、電子供給層１５を露出させる。さらに、ゲートのしきい値電圧が正となるように半導体をエッチングして、電子供給層１５に開口部を形成する。

露出した電子供給層１５の開口部を被覆するように、例えば常圧ＣＶＤ法等により、厚さ１５０ｎｍの酸化シリコン膜を堆積し、ゲート絶縁膜２２を形成する。

次に、例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２を形成する。このようにして図２（ａ）に示した半導体装置を作製することができる。

このようにして作製した半導体装置は、ドレイン電極５とコンタクト層３２はオーム性接触しているが、コンタクト層３２と電子供給層１５の界面では、ピエゾ分極電荷により内部電界が生じ、さらに伝導帯不連続により、電子に対して高い障壁が形成され、図２（ｂ）のようなバンド構造となる。

このような構造において、ドレイン電極５に負電圧が印加されると、電子がドレイン電極５から電子供給層１５に移動できない状態で、電極側のポテンシャルが持ち上がる。そのため、電子供給層１５とチャネル層１４との界面の二次元電子層が枯渇して、チャネルがピンチオフした状態になり、逆阻止特性が実現される。

一方、ドレイン電極５に正電圧が印加されると、チャネル側から電極側への障壁はないため、ドレイン電流が流れる。

なお、ゲート電極２の下の電子供給層１５をエッチングして、開口部を形成してもよい。ゲート電極２はＭＩＳ構造であるので、ゲートのしきい値電圧が正となるエッチング深さとすることで、ノーマリオフ特性の実現ができる。更に、ゲート電極２からのオフリーク電流を遮断することにより、オフ電流の抑制ができる。

また、電流はチャネル層１４と電子供給層１５の界面に形成される二次元電子層を、不純物拡散の影響を受けずに流れるので、オン抵抗を抑制できる。

さらにまた、フィールドプレート２０による電界緩和効果で高耐圧を実現できる。

このような一連の機能により、電力制御用のスイッチングデバイス適した半導体装置を実現できる。

発明の実施の形態３
また、発明の実施の形態２におけるドレイン電極は、異なる半導体材料と接触してもよい。具体的には、図３（ａ）に示すように、ドレイン電極６はドレイン電極６ａとドレイン電極６ｂから構成される。ドレイン電極６ａはコンタクト層３２と、ドレイン電極６ｂは電子供給層１５と接触している。

ドレイン電極６ａでは、コンタクト層３２はオーム性接触しているが、コンタクト層３２と電子供給層１５の界面では、ピエゾ分極電荷により内部電界が生じ、さらに伝導帯不連続により、電子に対して高い障壁が形成され、図３（ｂ）のようなバンド構造となる。

一方、ドレイン電極６ｂが形成されている領域では、オーミック接触を介して、ドレイン電極６ｂと電子供給層１５が接続される。

このような構造において、ドレイン電極６に負電圧が印加されると、電子がドレイン電極６ａから電子供給層１５に移動できない状態で、電極側のポテンシャルが持ち上がる。そのため、電子供給層１５とチャネル層１４との界面の二次元電子層が枯渇して、チャネルがピンチオフした状態となる。また、ドレイン電極６ａはドレイン電極６ｂよりもソース電極に近いため、ドレイン電極６ｂを経由する電流も遮断するので、逆阻止特性が実現される。

一方、ドレイン電極６に正電圧が印加された場合は、ドレイン電極６ｂと電子供給層１５はオーム性接触していることより、コンタクト層３２と電子供給層１５によるピエゾ分極の影響を受けることなく、ドレイン電極６ｂを経由して電流が流れる。そのため、オン抵抗を抑制することができる。

これにより、図２（ａ）に示すようにドレイン電極５が電子供給層１５とだけ接している場合よりも、オン抵抗を抑制することができる。

他の発明の実施の形態
前記チャネル層１４は、他のＧａＮ系化合物材料を用いることができる。例えば、ＡｌＧａＮ、ＧａＮＡｓ、ＧａＩｎＮＡｓＰ、ＧａＩｎＮＰ、ＧａＮＰ、ＡｌＩｎＧａＮなどである。

前記電子供給層１５は、他のＧａＮ系化合物材料を用いることができる。例えば、ＩｎＧａＮ、ＧａＮＡｓ、ＧａＩｎＮＡｓＰ、ＧａＩｎＮＰ、ＧａＮＰ、ＡｌＩｎＧａＮなどである。

表面保護膜２１の材料は窒化シリコンに限らない。例えば、酸化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムなどである。

ゲート絶縁膜２２の材料は酸化シリコンに限らない。例えば、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムなどである。

さらに、基板はシリコンに限らない。例えば、サファイア、窒化ガリウム、炭化シリコンなどである。

１ ソース電極 ２ ゲート電極 ４〜６ ドレイン電極
１０、１１ 半導体積層構造 １２ 基板 １３ 緩衝層 １４ チャネル層
１５ 電子供給層
２０ フィールドプレート ２１ 表面保護膜 ２２ ゲート絶縁膜
３２ コンタクト層
１０１ ｎ型炭化シリコン層 １０２ ドレイン電極 １０３ ソース電極
１０４ ゲート電極 １０５ 半絶縁性基板 １０６ 金属層

Claims (9)

1. チャネル層及び電子供給層を含む半導体積層構造と、
   前記半導体積層構造上に離間して形成されたソース電極及びドレイン電極と、
   前記半導体積層構造上の前記ソース電極及び前記ドレイン電極間に形成された絶縁膜と、
   前記絶縁膜上に形成されたゲート電極とを備え、
   前記ドレイン電極と前記半導体積層構造との間の逆電流が阻止された半導体装置。
2. 前記ドレイン電極が前記半導体積層構造とショットキ接触していることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体積層構造が、前記ドレイン電極に接触するコンタクト層をさらに備えることを特徴とする請求項１に記載の半導体装置。
4. 前記ドレイン電極及び前記半導体積層構造が、ピエゾ分極による内部電界を持つことを特徴とする請求項３に記載の半導体装置。
5. 前記ドレイン電極が、前記電子供給層及び前記コンタクト層に接触していることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記半導体積層構造に開口部を備え、
   前記ゲート電極が、前記開口部を埋め込むように形成された請求項１乃至５のいずれか一項に記載の半導体装置。
7. Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなる前記チャネル層と、
   Ａｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）からなる前記電子供給層とがヘテロ接合する界面に、二次元電子層が形成されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記コンタクト層が、Ｉｎ_ｚＧａ_１−ｚＮ（０≦ｘ＜ｚ≦１）からなることを特徴とする請求項３乃至７のいずれか一項に記載の半導体装置。
9. チャネル層及び電子供給層を含む半導体積層構造を形成する工程と、
   前記半導体積層構造上にソース電極およびドレイン電極を離間して形成する工程と、
   前記半導体積層構造上の前記ソース電極及び前記ドレイン電極間に絶縁膜を形成する工程と、
   前記絶縁膜上にゲート電極を形成する工程とを備え、
   前記ドレイン電極と前記半導体積層構造との間の逆電流が阻止された半導体装置の製造方法。

Images