JP2008103617A - 窒化物系半導体装置 - Google Patents

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Abstract

【課題】閾値電圧を容易に制御することができると共に低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供する。
【解決手段】ノンドープのＡｌXＧａ1-XＮ（０≦Ｘ＜１）からなる第１窒化物系半導体層１と、第１窒化物系半導体層よりも格子定数の小さいノンドープまたはｎ型のＡｌYＧａ1-YＮ（０＜Ｙ≦１、Ｘ＜Ｙ）からなる第２窒化物系半導体層２と、第１窒化物系半導体層と格子定数の等しいノンドープまたはｎ型の第３窒化物系半導体層３と、ＩｎＷＡｌＺＧａ１−Ｗ−ＺＮ（０＜Ｗ≦１、０＜Ｚ＜１）からなる第４窒化物系半導体層４と、ゲート電極形成領域において前記第３窒化物系半導体層に到達している底面を有するリセス構造３０中に形成されたゲート電極５と、ゲート電極を挟んだ第２窒化物系半導体層、第３窒化物系半導体層および第４窒化物系半導体層のいずれかの位置に形成されるソース電極６、ドレイン電極７と、を備える。
【選択図】図１

Description

本発明は、窒化物系半導体装置に関する。
スイッチング素子などの電力用半導体装置または高周波パワー半導体装置などには、高い臨界電界を有する材料を用いるのが有効であるため、高い臨界電界強度を有する窒化物系半導体材料が用いられる。
従来の窒化物系半導体材料を用いた窒化物系半導体装置として、ＡｌXＧａ1-XＮ（０≦Ｘ＜１）膜からなるキャリア走行層と、ＡｌYＧａ1-YＮ（０＜Ｙ≦１、Ｘ＜Ｙ）膜からなる障壁層とが順に積層され、同一厚さの障壁層の表面上の中央部付近にゲート電極が形成され、このゲート電極を挟んでほぼ対称的な位置にソース電極／ドレイン電極が形成される構造を有する第１の従来技術が知られている。
ここで、ＡｌＮ膜はＧａＮ膜より格子定数が小さいので、障壁層のＡｌ組成比がキャリア走行層のＡｌ組成比より大きいときに、キャリア走行層と比べ障壁層の格子定数が小さくなり、障壁層に歪みが生じる。窒化物系半導体においては、障壁層の歪に伴うピエゾ分極と自発分極により、障壁層に分極電荷が発生する。そして、このとき発生した分極電荷により、キャリア走行層と障壁層との界面に二次元電子ガスが形成される。
例えば、キャリア走行層としてＡｌ組成がＸ＝０であるＧａＮ膜を用い、障壁層としてＡｌYＧａ1-YＮ膜を用いたとき、障壁層の膜厚ｄ1に対して、二次元電子系のキャリア密度ｎSは、次式（１）で与えられる（例えば、非特許文献１参照）。
ｎS＝σPZ×（１−ＴC／ｄ1）［ｃｍ-2］ ・・・（１）
ここで、σPZは障壁層に生じる分極電荷の電荷密度であり、ｄ1はゲート電極の下の障壁層の膜厚である。また、ＴCは、キャリアが発生する障壁層の臨界膜厚であり、この臨界膜厚ＴCは次式（２）で与えられ、Ａｌ組成に対して依存性を示す。
ＴC＝１６．４×（１−１．２７×Ｙ）／Ｙ［Å］ ・・・（２）
また、窒化物系半導体装置または砒化ガリウム半導体装置において、ソース電極／ドレイン電極における接触抵抗を下げるために、障壁層の一部を除去したリセス構造を形成する第２の従来技術が知られている（例えば、特許文献１，２参照）。特許文献１に示されるヘテロ接合電界効果トランジスタ（以下、ＨＪＦＥＴという）は、サファイア基板上にアンドープ・窒化アルミニウム（ＡｌＮ）バッファー層、アンドープＧａＮチャネル層、ｎ形ＡｌＧａＮ電子供給層、Ｓｉ単原子層、およびｎ形ＧａＮキャップ層が順に積層され、ゲート電極が形成される位置におけるｎ形ＧａＮキャップ層とＳｉ単原子層の全部とｎ形ＡｌＧａＮ電子供給層の一部を除去したリセス構造が形成され、このリセス構造にゲート電極が形成され、このゲート電極を挟んだｎ形ＧａＮキャップ層上に、ソース電極／ドレイン電極が形成される構造を有する。この窒化物系半導体装置では、ソース電極／ドレイン電極と障壁層との間にｎ形ＧａＮキャップ層を設けることによって、ソース電極／ドレイン電極の接触抵抗を下げている。
また、特許文献２に示されるＨＪＦＥＴは、サファイアなどの基板上に、半導体層からなるバッファー層、ＧａＮチャネル層、ＡｌＧａＮ電子供給層、ｎ型ＧａＮ層、ＡｌＧａＮ層が順に積層され、このうちのゲート電極が形成される位置におけるＡｌＧａＮ層とｎ型ＧａＮ層のすべてと、ＡｌＧａＮ電子供給層の一部を除去したリセス構造が形成され、このリセス構造のＡｌＧａＮ電子供給層上にゲート電極が形成され、このゲート電極を挟んだ最上層のＡｌＧａＮ層にソース電極／ドレイン電極が形成される構造を有する。この窒化物系半導体装置では、ソース電極／ドレイン電極と障壁層との間にＡｌＧａＮ層とｎ型ＧａＮ層とを設けることによって、ソース電極／ドレイン電極の接触抵抗を下げている。
これらの特許文献１，２に記載の窒化物系半導体装置において、ＡｌＧａＮ電子供給層は障壁層に対応し、その下層のＧａＮチャネル層はキャリア走行層に対応している。そのため、第１の従来技術で説明したように、障壁層に分極電荷が発生し、キャリア走行層と障壁層との界面に二次元電子ガスが形成される。ただし、リセス構造を有する窒化物系半導体装置におけるゲート電極の下の二次元電子系のキャリア密度は、障壁層のＡｌ組成比Ｙとゲート電極の下の障壁層の膜厚に依存することになる。
また、窒化物系半導体装置において、コンタクト層にＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ膜を用いる第３の従来技術が知られている（例えば、非特許文献２参照）。この非特許文献２によれば、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ膜は、Ｚ＝４．６６×Ｙを満たすとき、ＧａＮ膜と格子整合するため、厚い膜厚のコンタクト層が形成可能である。また非特許文献２によれば、Ｚ＝４．６６×Ｙを満たすとき、ＡｌＧａＮ層より大きな分極をもつように、Ｙを設定することにより、コンタクト層と障壁層との界面において、コンタクト層がもつ分極と障壁層がもつ分極が打ち消しあうので、コンタクト層と障壁層との界面での空乏化を防ぐことができるので、良好なオーミック接触が形成できる。
また、ＧａＮ膜からなるバッファー層と、ＡｌＧａＮ膜からなる障壁層とが積層されている構成の窒化物系半導体装置は第４の従来技術として知られている（非特許文献３参照）。この第４の従来技術においては、バッファー層と比べ、障壁層の格子定数が小さいので、障壁層に歪みが生じる。窒化物系半導体においては、障壁層の歪に伴うピエゾ効果により、バッファー層と障壁層との界面に二次元電子ガスが形成される。このため、第４の従来技術に示される窒化物系半導体装置は、障壁層上にソース電極、ドレイン電極、ゲート電極を形成することで、電界効果トランジスタとして動作させることができる。
また、ＧａＮ膜からなるバッファー層と、ＡｌＧａＮ膜からなる第一の障壁層と、ＧａＮ膜からなるチャンネル層と、ＡｌＧａＮ膜からなる第二の障壁層とが積層された構成の窒化物系半導体装置は、第５の従来技術として知られている（特許文献３参照）。この第５の従来技術においては、第一の障壁層により、バッファー層における残留キャリアの影響がチャネル層にまで及ばない。このため、第５の従来技術の窒化物系半導体装置は、第二の障壁層上にソース電極、ドレイン電極、およびゲート電極を形成することで、第４の従来技術の窒化物系半導体装置と比較して、バッファー層における残留キャリアの影響を排除した電界効果ドランジスタとして動作させることができる。
また、第５の従来技術の窒化物系半導体装置において、ＧａＮ膜からなるバッファー層と、ＩｎＡｌＧａＮ膜からなる第一の障壁層と、ＧａＮ膜からなるチャンネル層と、ＡｌＧａＮ膜からなる第二の障壁層とを積層させた場合、第一の障壁層のＩｎ組成比が０．３から０．７の範囲にあるとき、第一の障壁層に生じる自発分極とピエゾ分極により、チャネル層に蓄積する電子の密度を上げることができる。
J. P. Ibbetson et al., "Polarization effects, surface states, and the source of electrons in AlGaN/GaN heterostructure field effect transistors", Applied Physics Letters, 10 July 2000, Vol.77, No.2, P.250-252 特開２００１−２７４３７５号公報 特開２００４−２２７７４号公報 "IEEE TRANSACTIONS ON ELECTRON DEVICE", Vol.52, No.10, OCTOBER, 2005, p2124 "IEEE TRANSACTIONS ON ELECTRONICS", Vol.E82-C, No.11, NOVEMBER, 1999, p1895 特開２００１−１９６５７５号公報
第１の従来技術に示されるように、同じ厚さの障壁層上にゲート電極とソース電極／ドレイン電極とが形成される窒化物系半導体装置の場合、障壁層の膜厚が（２）式で示される臨界膜厚ＴC以上であるとき、キャリア走行層と障壁層との界面にキャリア密度が一様な二次元電子系が形成される。このため、ソース電極とゲート電極との間と、ドレイン電極とゲート電極との間のキャリア走行層と障壁層との界面にも二次元電子系が形成されるので、オン抵抗は低くなる。しかし、ゲート電極の下にも二次元電子系のキャリア密度が有限で存在するため、ノーマリーオン型の窒化物系半導体装置となってしまう。
一方、障壁層の膜厚が（２）式で示される臨界膜厚ＴC以下であるとき、ゲート電極の下の二次元電子系のキャリア密度は零になるため、ノーマリーオフ型の窒化物系半導体装置となる。しかし、ゲート電極の下以外のゲート電極とドレイン電極との間と、ゲート電極とソース電極との間のキャリア走行層と障壁層の界面でも、二次元電子ガスのキャリアが零になるため、ドレイン電極とソース電極との間の抵抗が大きくなり、オン抵抗も高くなってしまう。つまり、第１の従来技術に示されるような窒化物系半導体装置においては、低いオン抵抗を有するノーマリーオフ型窒化物系半導体装置を歩留まりよく作製するのは困難であった。
一方、第２の従来技術に示されるように、障壁層の一部を除去したリセス構造を形成し、ゲート電極下の障壁層の膜厚を減らしている窒化物系半導体装置の場合、ソース電極とゲート電極との間と、ドレイン電極とゲート電極との間の障壁層の膜厚が臨界膜厚ＴC以上であるとき、ソース電極とゲート電極との間と、ドレイン電極とゲート電極との間のキャリア走行層と障壁層との界面には、二次元電子系が形成されるため、オン抵抗は低くなる。また、ゲート電極下の障壁層の膜厚が臨界膜厚ＴC以下であれば、ゲート電極下の二次元電子系のキャリア密度は零になる。これにより、第２の従来技術に示される窒化物系半導体装置はノーマリーオフ型の窒化物系半導体装置とすることができる。
ところで、二次元電子系の実現に必要なキャリア走行層と障壁層の伝導帯のエネルギーの差を考慮すると、障壁層のＡｌ組成Ｙは０．２以上が望ましく、このとき、ゲート電極下のキャリア密度が零になるための障壁層の膜厚は、（２）式より約６０［Å］以下であることが必要である。このため、リセス構造を用いて、ノーマリーオフ型半導体装置を実現するためには、エピタキシャル結晶成長装置を用いて、キャリア走行層と障壁層とコンタクト層を順次形成した後、障壁層の一部の膜厚を６０［Å］以下に精度よく制御して除去する加工が必要となる。しかし、加工精度の問題から、歩留まりよくノーマリーオフ型半導体装置を作製することは困難であるという問題点があった。
また、窒化物のＲＩＥ法等のドライエッチングを用いると、窒素空孔等によるエッチングダメージが半導体装置に導入されてしまうことが知られている。このため、上記のようなリセス構造を加工する際に、ゲートリセス領域にエッチングダメージが導入され、ゲートリセス下の二次元電子系チャネル移動度の低減を招き、オン抵抗の小さい半導体素子の作製は困難である。特に、ノーマリーオフ型の場合、障壁層の膜厚が数十Å程度まで小さくなるので、エッチングされた表面がキャリア走行層と障壁層との界面を走行するキャリアに近くなり、チャネル移動度の低下が大きくなる。
また、第２の従来技術に示される窒化物系半導体装置における閾値電圧は、（ゲート電極下の二次元電子系のキャリア密度）／（単位面積当たりのゲート容量）となるので、閾値電圧Ｖthは、εを障壁層の誘電率とすると、次式（３）で与えられる。
Ｖth＝σPZ／ε×（ｄ1−ＴC） ・・・（３）
つまり、（３）式と（２）式に示されるように閾値電圧Ｖthは障壁層のＡｌ組成比と膜厚に対して依存性をもつ。たとえば、障壁層のＡｌ組成比Ｙが０．３であるとき、リセス構造を形成する際のエッチングによりゲート下の障壁層の膜厚のばらつきが１０［Å］という比較的良好な精度で加工したとしても、このときの閾値電圧のばらつきは０．３［Ｖ］という大きな値になってしまう。このため、歩留まりよく閾値電圧を制御して窒化物系半導体装置を作製することが困難であるという問題点もあった。
また、第３の従来技術では、上記のようにコンタクト層にＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ膜を用いることで良好なオーミック接触を形成できるものの、第２の従来技術と同様の課題を有する。具体的には、ゲート下の構造については、第２の従来技術と変わらないため、ノーマリーオフ型の動作を得るためには、ゲート電極下の障壁層２の膜厚を臨海膜厚以下に精度よく制御して除去する加工が必要になる。このため、加工精度の問題から、歩留まりよくノーマリーオフ型半導体装置を作製することは困難である。また、第２の従来技術と同様に、ノーマリーオフ型の場合、障壁層の膜厚が小さいために、エッチングされた表面がキャリア走行層と障壁層との界面を走行するキャリアに近いため、エッチングダメージにより、チャネル移動度の低下が大きくなる。
また、第４および第５の従来技術では、以下の原因により、良好なピンチオフ特性を得ることは困難であった。
第４の従来技術の窒化物系半導体装置においては、バッファー層に残留するキャリアがバッファー層と障壁層との界面に移動するため、窒化物系半導体装置がオフ状態であっても、ソース・ドレイン間リーク電流を抑えることができないため、窒化物系半導体装置のピンチオフ特性を向上させることが困難であった。
第５の従来技術の窒化物系半導体装置においては、第一の障壁層内にも分極電荷が発生するため、チャネル層と第二の障壁層との界面以外にも、バッファー層と第一の障壁層との界面にも二次元電子ガスが形成される。このため、ピンチオフ特性は劣化する。バッファー層と第一の障壁層との界面に二次元電子ガスが形成されないようにするには、第一の障壁層のＡｌ組成比を小さくしなければいけない。そして、十分な高さの障壁にするため、例えば１ｅＶの障壁を作るには、第一の障壁層の厚さが５００ｎｍ程度必要である。一般にＧａＮ膜とＡｌＧａＮ膜は格子不整合のため、このような厚い膜厚を高品質に積層することは困難である。また、Ａｌ組成比が低いため第一の障壁層に発生するピエゾ分極は小さく、チャネル層の第二の障壁層近傍のポテンシャルはあまり大きく変化しない。このため、チャネル層の残留キャリアによるソース・ドレイン間リーク電流を防ぐことができず、ピンチオフ特性の大幅な向上は困難であった。
また、第５の従来技術の窒化物系半導体装置において、第一の障壁層にＩｎ組成比が０．３から０．７の範囲のＩｎＡｌＧａＮ膜を用いた場合、第一の障壁層の分極によりチャネル層側の伝導帯のエネルギーが下がるため、チャネル層に残留するキャリアが活性になるため、ソース・ドレイン間リークの原因になる。このため、ピンチオフ特性の大幅な向上は困難であった。
本発明は、上記事情を考慮してなされたものであって、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することを目的とする。また、本発明は、ピンチオフ特性が良好な窒化物系半導体装置を提供することを目的とする。
本発明の第１の態様による窒化物系半導体装置は、ノンドープのＡｌXＧａ1-XＮ（０≦Ｘ＜１）からなる第１窒化物系半導体層と、前記第１窒化物系半導体層上に形成され、前記第１窒化物系半導体層よりも格子定数の小さいノンドープまたはｎ型のＡｌYＧａ1-YＮ（０＜Ｙ≦１、Ｘ＜Ｙ）からなる第２窒化物系半導体層と、前記第２窒化物系半導体層上に形成され、前記第１窒化物系半導体層と格子定数の等しいノンドープまたはｎ型の窒化物半導体からなる第３窒化物系半導体層と、前記第３窒化物系半導体層上に形成され、ＩｎＷＡｌＺＧａ１−Ｗ−ＺＮ（０＜Ｗ≦１、０＜Ｚ＜１）からなる第４窒化物系半導体層と、ゲート電極形成領域において前記第３窒化物系半導体層に到達している底面を有するリセス構造中に形成されたゲート電極と、前記ゲート電極を挟んだ前記第２窒化物系半導体層、第３窒化物系半導体層および第４窒化物系半導体層のいずれかの位置に形成されるソース電極およびドレイン電極と、を備えたことを特徴とする。
また、本発明の第２の態様による窒化物系半導体装置は、ＧａＮからなる第１窒化物系半導体層と、前記第１窒化物系半導体層上に形成され（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ（０＜Ｓ≦１、０＜Ｔ≦１）からなる第２窒化物系半導体層と、前記第２窒化物系半導体層上に形成され（ＩｎＹＡｌ１−Ｙ）ＸＧａ１−ＸＮ（０＜Ｘ≦１、０≦Ｙ＜１）からなる第３窒化物系半導体層と、前記第３窒化物系半導体層上に形成されＧａＮまたはＩｎＰＧａＱＮ（０＜Ｐ＜１、０＜Ｑ＜１）からなる第４窒化物系半導体層と、前記第４窒化物系半導体層上に形成されたＩｎＵＡｌＷＧａＶＮ（０≦Ｕ＜１、０≦Ｖ＜１、０＜Ｗ≦１、Ｕ＋Ｖ＋Ｗ＝１）からなる第５窒化物系半導体層と、前記第５窒化物系半導体層上に形成されたゲート電極と、前記ゲート電極の両側の前記第５窒化物系半導体層上に形成されたソース電極およびドレイン電極と、を備え、前記第２窒化物系半導体層のＩｎの組成比Ｔは、第３窒化物系半導体層のＩｎの組成比Ｙよりも大きいことを特徴とする。
また、本発明の第３の態様による窒化物系半導体装置は、ＧａＮからなる第１窒化物系半導体層と、前記第１窒化物系半導体層上に形成され（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ（０＜Ｓ≦１、０＜Ｔ≦１）からなる第２窒化物系半導体層と、前記第２窒化物系半導体層上に形成され（ＩｎＹＡｌ１−Ｙ）ＸＧａ１−ＸＮ（０＜Ｘ≦１、０≦Ｙ＜１）からなる第３窒化物系半導体層と、前記第３窒化物系半導体層上に形成されＧａＮまたはＩｎＰＧａＱＮ（０＜Ｐ＜１、０＜Ｑ＜１）からなる第４窒化物系半導体層と、前記第４窒化物系半導体層上に形成されたＩｎＵＡｌＷＧａＶＮ（０≦Ｕ＜１、０≦Ｖ＜１、０＜Ｗ≦１、Ｕ＋Ｖ＋Ｗ＝１）からなる第５窒化物系半導体層と、前記第５窒化物系半導体層上に形成されたアノード電極およびカソード電極と、を備え、前記第２窒化物系半導体層のＩｎの組成比Ｔは、第３窒化物系半導体層のＩｎの組成比Ｙよりも大きいことを特徴とする。
また、本発明の第４の態様による窒化物系半導体装置は、ＧａＮからなる第１窒化物系半導体層と、前記第１窒化物系半導体層上に形成され（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ（０＜Ｓ≦１、０＜Ｔ≦１）からなる第２窒化物系半導体層と、前記第２窒化物系半導体層上に形成され（ＩｎＹＡｌ１−Ｙ）ＸＧａ１−ＸＮ（０＜Ｘ≦１、０≦Ｙ＜１）からなる第３窒化物系半導体層と、前記第３窒化物系半導体層上に形成されＧａＮまたはＩｎＰＧａＱＮ（０＜Ｐ＜１、０＜Ｑ＜１）からなる第４窒化物系半導体層と、ノンドープまたはｎ型のＡｌＵＧａ1-ＵＮ（０＜Ｕ≦１）からなる第５窒化物系半導体層と、前記第５窒化物系半導体層上に形成され、ノンドープまたはｎ型の窒化物半導体からなる第６窒化物系半導体層と、前記第６窒化物系半導体層上に形成され、ＩｎＶＡｌＺＧａ１−Ｖ−ＺＮ（０＜Ｖ≦１、０＜Ｚ＜１）からなる第７窒化物系半導体層と、ゲート電極形成領域において前記第６窒化物系半導体層に到達している底面を有するリセス構造中に形成されたゲート電極と、前記ゲート電極を挟んだ前記第５窒化物系半導体層、第６窒化物系半導体層および第７窒化物系半導体層のいずれかの位置に形成されるソース電極およびドレイン電極と、を備え、前記第２窒化物系半導体層のＩｎの組成比Ｔは、第３窒化物系半導体層のＩｎの組成比Ｙよりも大きいことを特徴とする。
本発明によれば、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することができる。また、本発明によれば、ピンチオフ特性が良好な窒化物系半導体装置を提供することができる。
以下に添付図面を参照して、本発明による窒化物系半導体装置の実施形態を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる窒化物系半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
（第１実施形態）
図１は、本発明の第１実施形態による窒化物系半導体装置の構造を模式的に示す断面図である。この窒化物系半導体装置は、ノンドープの窒化物系半導体であるＡｌXＧａ1-XＮ（０≦Ｘ＜１）からなるキャリア走行層１と、キャリア走行層１よりも格子定数が小さいノンドープまたはｎ型の窒化物系半導体であるＡｌYＧａ1-YＮ（０＜Ｙ≦１、Ｘ＜Ｙ）からなる障壁層２と、キャリア走行層１と等しい格子定数を有するノンドープまたはｎ型の半導体からなる閾値制御層３と、ＩｎＷＡｌＺＧａ１−Ｗ−ＺＮ（０＜Ｗ≦１、０＜Ｚ＜１）からなるキャリア誘起層４とが、順に積層された構成を有する。また、ゲート電極５が形成される位置では、キャリア誘起層４の全部と閾値制御層３の一部が除去されたリセス構造３０が形成され、そして、このリセス構造３０を覆うようにゲート電極５が形成され、このゲート電極５を挟んでほぼ対称的なキャリア誘起層４上の位置にソース電極６とドレイン電極７が形成される。なお、図１では、リセス構造３０は、ゲート電極５の形成領域におけるキャリア誘起層４の全部と閾値制御層３の一部を除去する構造となっているが、障壁層２にリセス構造が形成されないとともにキャリア誘起層４が除去されていればよく、キャリア誘起層４のみを除去した構造であってもよい。
なお、上述したように、閾値制御層３は、キャリア走行層１と同じ格子定数を有する半導体材料であればよいが、図１に示されるように閾値制御層３とキャリア走行層１が同じ材料であれば、一種類の結晶成長装置により作製可能であるので、異なる材料であるが格子定数が同じ材料を用いる場合に比して優位である。
ここで、障壁層２の厚さは、キャリア走行層１との格子定数の違いによる歪によって転位が発生する膜厚以下の膜厚であり、実際には数ｎｍから数十ｎｍ程度の厚さを有するものとする。そのため、障壁層２の積層方向と垂直な方向の格子定数は実質的にキャリア走行層１の積層方向と垂直な方向の格子定数と同じになり、障壁層２の結晶構造は積層方向と垂直な方向（基板面方向）に引き伸ばされた構造を有することになる。さらに、これにより障壁層２上に形成される閾値制御層３は、キャリア走行層１の格子定数と同じ格子定数を有するので、閾値制御層３と障壁層２との間で新たな歪は生じない。なお、以下の説明において、障壁層２の厚さをｄ1とし、リセス構造３０が形成された位置における閾値制御層３の厚さをｄ2とし、キャリア誘起層４の厚さをｄ3とする。
本実施形態では、従来例のように、リセス構造を窒化物系半導体装置の表面から障壁層の一部に至るように形成するのではなく、窒化物系半導体装置の表面から障壁層２の上層の閾値制御層３に至るように形成し、また、ゲート電極５とソース電極６との間と、ゲート電極５とドレイン電極７との間に、ＩｎＷＡｌＺＧａ１−Ｗ−ＺＮ（０＜Ｗ≦１、０＜Ｚ＜１）からなるキャリア誘起層４を設けたことを特徴とする。
次に、この実施形態の窒化物系半導体装置のキャリア走行層１と障壁層２との界面においてリセス構造３０に形成されたゲート電極５下の位置と、リセス構造３０が形成されていないソース電極６／ドレイン電極７下のそれぞれの位置での電子状態について説明する。
まず、ゲート電極５下におけるキャリア走行層１と障壁層２との界面の電子状態について説明する。図２は、窒化物系半導体装置における障壁層の膜厚とキャリア密度の関係を示す図であり、図３は、図１のゲート電極が形成された位置での深さ方向における伝導帯のエネルギー状態を模式的に示す図であり、図４は、キャリア走行層をＧａＮ膜とし、障壁層をＡｌ0.3Ｇａ0.7Ｎ膜としたときのゲート下のキャリア密度を表す図であり、図５は、図４のキャリア密度の障壁層と閾値制御層の膜厚の合計の逆数に対する依存性を示す図である。
背景技術で説明した従来の窒化物系半導体装置では、ゲート電極５は障壁層２上に形成されるため、ピエゾ電荷はゲート電極５の下の障壁層２の膜厚に依存する。その結果、図２に示されるようにゲート電極５の下の障壁層２の膜厚が増加するほど、キャリア密度が増大する。
一方、本実施形態の窒化物系半導体装置では、ゲート電極５は閾値制御層３上に形成されるため、ゲート電極５が形成された位置では、図３に示されるように、分極電荷は障壁層２にのみ発生し、閾値制御層３には発生しないので、分極電荷濃度は閾値制御層３のゲート下の膜厚ｄ2に依存しない。分極電荷濃度が変化しないので、図４に示されるように、閾値制御層３の膜厚の増加に対してキャリア密度が減少する。この場合、図５に示されるように、キャリア密度は障壁層２と閾値制御層３の膜厚の合計に反比例する。ところで、単位面積当たりのゲート容量も、障壁層２と閾値制御層３の膜厚の合計に反比例するので、これらの関係から、（ゲート電極の下の二次元電子系のキャリア密度）／（単位面積あたりのゲート容量）で表される閾値電圧は、障壁層２と閾値制御層３の膜厚の合計に対して変動しないことになる。
つまり、図１に示される窒化物系半導体装置では、リセス構造を形成する際のエッチング深さのばらつきに対して、より具体的には、閾値制御層３で残される膜厚ｄ2がばらついたとしても、閾値電圧が変動しないので、また、後述するようにリセス構造の形成時に除去されない障壁層２は、原子層制御で結晶成長可能な成膜技術で形成することで厳密な膜厚制御を行うことができるので、高い歩留まりで均一の閾値電圧を有する窒化物系半導体装置を提供することが可能となる。
次に、リセス構造３０が形成されていない位置（例えば、ソース電極６／ドレイン電極７下）におけるキャリア走行層１と障壁層２との界面の電子状態について説明する。図６は、図１のソース電極６／ドレイン電極７が形成された位置での深さ方向における伝導帯のエネルギー状態を模式的に示す図である。図１に示される窒化物系半導体装置では、ソース電極６とゲート電極５との間と、ドレイン電極７とゲート電極５との間に、ＩｎＷＡｌＺＧａ１−Ｗ−ＺＮ（０＜Ｗ≦１、０＜Ｚ＜１）からなるキャリア誘起層４が形成されている。キャリア誘起層４は、キャリア走行層１と閾値制御層３よりも格子定数が小さいために、キャリア誘起層４には、図６に示されるように閾値制御層３側が正となる分極電荷が生じている。この分極電荷により、キャリア誘起層４における伝導帯の電位は、傾きをもちキャリア走行層１側が低くなる。この傾きの大きさは、分極の大きさに依存し、分極の大きさが大きいほど傾きが大きくなる。キャリア誘起層として、本実施形態のようにＩｎＡｌＮ系からなる材料、例えばＩｎＸＡｌ１−ＸＮを用いて形成した場合（ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮにおいて、Ｙ＋Ｚ＝１とした場合）と、ＡｌＧａＮ系からなる材料、例えばＡｌＸＧａ１−ＸＮを用いて形成した場合の分極電荷密度の組成比Ｘの依存性を図７に示す。分極の大きさは分極電荷密度によって表され、分極電荷密度は図７からわかるように、キャリア誘起層としてＡｌＧａＮ系の材料を用いた場合には、高々２×１０１３ｃｍ−２以下であるのに対して、ＩｎＡｌＮ系からなる材料を用いた場合にはより大きな値をとることができる。このため、ＩｎＡｌＮ系からなる材料をキャリア誘起層に用いた場合には、キャリア誘起層におけるエネルギーバンドの傾きが大きくなる。エネルギーバンドの傾きが大きいことと、ＩｎＡｌＮ系からなる材料の表面準位（キャリア誘起層の表面側のエネルギー）が低いことにより、図７に示すように、キャリア誘起層にＩｎＡｌＮ系からなる材料を用いたほうがＡｌＧａＮ系の材料を用いた場合に比べてエネルギーが全体的に押し下げられる。特に、キャリア誘起層４と閾値制御層３との界面、および障壁層２とキャリア走行層１との界面におけるエネルギーはフェルミ準位より大きく下方に下がることになる。
二次元電子系濃度はフェルミ準位よりエネルギーレベルが低いほど大きくなるので、本実施形態においては、キャリア誘起層４と閾値制御層３との界面、および障壁層２とキャリア走行層１との界面における二次元電子系のキャリア濃度が大きくなる。つまり、キャリア誘起層４が形成されている領域の下の二次元電子系の抵抗値は低くなる。この結果、ソース電極６とゲート電極５との間と、ドレイン電極７とゲート電極５との間とにキャリア誘起層４が形成されている本実施形態の窒化物系半導体装置では、ソース電極６とゲート電極５との間と、ドレイン電極７とゲート電極５との間の抵抗値が低減され、オン抵抗の低減が実現される。
また、ＡｌＸＧａ１−ＸＮからなる障壁層２のＡｌ組成比Ｘは、キャリア走行層との格子定数とバンドギャップ差を考慮すると、０．１以上０．４以下が望ましい。この場合、図７からわかるように、キャリア誘起層がＩｎＹＡｌＺＮ膜であった場合、Ｉｎ組成比Ｙは概ね０．２以下であれば、障壁層２より絶対値の大きな分極を生じさせることができるので望ましい。また、キャリア走行層１との格子定数差があまり大きくならないように、キャリア誘起層４のＩｎ組成比Ｙは０．０５以上が望ましい。キャリア誘起層４に更にＧａを組み入れ、ＩｎＡｌＧａＮ層とすることにより、Ｉｎ組成比を下げることができるので、よりエピタキシャル成長が容易になる。しかし、Ｇａ組成比が６０％を超えると、分極電荷密度が下がり、キャリア誘起層がＡｌＧａＮ層である場合にも容易に誘起される分極電荷密度になるため、ＩｎＡｌＧａＮからなるキャリア誘起層のＧａ組成比は６０％以下が望ましい。
以上説明したように、本実施形態による窒化物系半導体装置では、低いオン抵抗を有する半導体装置を提供することが可能となる。
なお、図１に示される本実施形態の窒化物系半導体装置では、図６に示されるように、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（０＜Ｙ≦１、０＜Ｚ＜１）膜からなるキャリア誘起層４内に生じる分極は、キャリア誘起層４の下にある閾値制御層３の分極を打ち消しているわけではない。そのため、従来技術で説明した、コンタクト層にＩｎＡｌＧａＮ膜を用いた例のように、分極を打ち消すことでコンタクト層と障壁層との界面における空乏化を防ぐ効果は得られない。しかし、上述の説明のように、閾値制御層３と、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（０＜Ｙ≦１、０＜Ｚ＜１）膜からなるキャリア誘起層４とが順番に積層された本実施形態のような半導体装置を用いることで、閾値電圧を歩留まりよく制御可能であり、且つ、オン抵抗が低い窒化物系半導体装置を提供することが可能となる。
次に、本実施形態による窒化物系半導体装置の製造方法を図８（ａ）乃至図９（ｂ）を参照して説明する。なお、以下に述べる窒化物系半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは云うまでもない。
まず、図８（ａ）に示すように、必要に応じて所定の膜が形成された図示しない基板上に、膜厚が２μｍ程度のノンドープのＡｌＸＧａ１−ＸＮ膜（０≦Ｘ＜１）からなるキャリア走行層１、膜厚が５ｎｍ程度のノンドープまたはｎ型のＡｌＹＧａ１−ＹＮ膜（０＜Ｙ≦１、Ｘ＜Ｙ）からなる障壁層２、膜厚が５ｎｍ程度のノンドープまたはｎ型のＡｌＸＧａ１−ＸＮ膜（０≦Ｘ＜１）からなる閾値制御層３、膜厚が５ｎｍ程度のノンドープのＩｎＷＡｌＺＧａ１−Ｗ―ＺＮ膜（０＜Ｗ≦１、０＜Ｚ＜１）からなるキャリア誘起層４を、順次成長させる。なお、これらのキャリア走行層１、障壁層２、閾値制御層３、およびキャリア誘起層４は、原子層レベルで膜厚が制御可能なＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition，有機金属ＣＶＤ）法などのエピタキシャル結晶成長技術によって形成される。
ここで、障壁層２のＡｌ組成Ｙは、キャリア走行層１のＡｌ組成Ｘよりも大きい（Ｘ＜Ｙ）ことから、障壁層２の格子定数の方がキャリア走行層１の格子定数よりも小さくなる。また、エピタキシャル成長させており、障壁層２とキャリア誘起層４の膜厚は転移が発生する膜厚よりも薄いので、障壁層２とキャリア誘起層４を構成する半導体膜の結晶は、下層の結晶構造に合わせて成長し、積層方向と垂直な方向（成長面の面内方向）に引き伸ばされ、歪を有する構造となる。
続いて、キャリア誘起層４上にフォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを露光現像してフォトレジストからなるエッチングマスク２１を形成する（図８（ａ）参照）。
次に、このエッチングマスク２１を用いて、反応性イオンエッチング（ＲＩＥ）法等の技術により、選択的にキャリア走行層４と閾値制御層３の一部を除去することにより、リセス構造３０を形成し、その後、エッチングマスク２１を除去する（図８（ｂ）参照）。
次に、図９（ａ）に示すように、全面に新たなフォトレジストを塗布した後、フォトリソグラフィ技術により露光現像することで、キャリア誘起層４上のドレイン及びソース電極の各形成領域のフォトレジストが除去されたレジストパターン２２を形成する。その後、電極用金属膜１２を全面に蒸着する（図９（ａ）参照）。
次に、レジストパターン２２を除去するリフトオフ法を用いることによりドレイン電極７及びソース電極６を形成する。続いて、新たなフォトレジストを全面に塗布した後、フォトリソグラフィ技術により露光現像することで、ゲート電極５の形成領域のフォトレジストが除去されたレジストパターン２３を形成する。続いて、電極用金属膜１３を全面に蒸着する（図９（ｂ）参照）。その後、レジストパターン２３を除去するリフトオフ法を用いることによりゲート電極５を形成する。以上により、図１に示す本実施形態の窒化物系半導体装置が完成する。
本実施形態の窒化物系半導体装置の製造方法によれば、閾値電圧の変動に影響を与える障壁層２の膜厚を原子層単位で制御することが可能であり、またリセス構造３０の下の閾値制御層３と障壁層２の膜厚の合計値は閾値電圧に影響を与えないことからリセス構造３０形成時の閾値制御層３のエッチングに高い精度が要求されないので、閾値電圧を容易に制御可能であり、オン抵抗が低い窒化物系半導体装置を歩留まりよく提供することが可能となる。
なお、上記の製造方法においては、ゲートリセス構造形成時のＲＩＥ法でのドライエッチングの際に、エッチングダメージが導入される可能性がある。このエッチングダメージを低減するには、キャリア誘起層４の膜厚を小さくして、エッチング量を小さくするのが効果的である。しかし、キャリア誘起層４の膜厚を小さくすると、図６に示される伝導帯の電位において、キャリア誘起層４の表面側と基板側の電位差が小さくなり、十分な量の二次元電子系キャリアが誘起できない懸念がある。図１０は、キャリア誘起層がＡｌＧａＮ膜である場合とＩｎＡｌＮ膜である場合の、キャリア誘起層４と閾値制御層３との界面と、電子走行層１と障壁層２との界面に生じる二次元電子系のキャリア濃度の合計値のキャリア誘起層の膜厚依存性を示している。キャリア誘起層がＡｌＧａＮ膜である場合はキャリア誘起層４の膜厚が１０ｎｍ以下でキャリア濃度が急激に減少するのに対して、ＩｎＡｌＮ膜である場合はキャリア誘起層の膜厚が１０ｎｍ以下であっても大きなキャリア濃度を有している。このため、キャリア誘起層４にＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（０＜Ｙ≦１、０＜Ｚ＜１）膜を用いた場合、膜厚が小さいことによるエッチングダメージの軽減ができ、且つ、大きな二次元電子系のキャリア濃度を得ることができるので、オン抵抗の小さな半導体装置を提供することが可能となる。なお、キャリア誘起層４は、その膜厚が小さくても十分大きな二次元電子系のキャリアを誘起することができる。キャリア誘起層４が有する分極により二次元電子系のキャリアを誘起し、オン抵抗を下げるために、分極を安定して発生させるのに必要なキャリア誘起層４の膜厚として、１ｎｍ以上であることが望ましい。したがって、キャリア誘起層４にＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（０＜Ｙ≦１、０＜Ｚ＜１）膜を用いた場合、その膜厚は１ｎｍ以上であることが好ましいが、１０ｎｍ以下であればＡｌＧａＮ膜を用いた場合に比べて二次元電子系のキャリア濃度を大きくとることが可能となり、より好ましいことになる。
ここで、この実施形態の窒化物系半導体装置において、ノーマリーオフ型の構造を実現するための条件について説明する。図１に示される本実施形態の窒化物系半導体装置において、閾値制御層３の有無に対して障壁層２に発生する分極電荷の量が依存しないため、ゲート電極５の下部におけるキャリアが発生する障壁層２の臨界膜厚Ｔｃは、
Ｔｃ＝１６．４×（１−１．２７×（Ｙ−Ｘ））／（Ｙ−Ｘ） ［Å］ ・・・（４）
となる。ここで、Ｘはキャリア走行層１のＡｌ組成比を示し、Ｙは障壁層２のＡｌ組成比を示す。上記（４）式で、臨界膜厚Ｔｃが（Ｙ−Ｘ）の関数となっているのは、キャリア走行層１と障壁層２の格子定数の差は、両者の組成比の差として表すことができるからである。キャリア走行層１と障壁層２の組成比の差（Ｙ−Ｘ）と、臨界膜厚Ｔｃとの関係を図１１に示す。この図１１は上記式をグラフ化したものであり、臨界膜厚ＴｃがＡｌ組成に依存している状態が示されている。このため、障壁層２の膜厚ｄ１を、臨界膜厚Ｔｃ以下にすることにより、ゲート電極５の下部に形成される二次元電子系のキャリア濃度を零にすることが可能となり、ノーマリーオフ型の窒化物系半導体装置を実現できる。ただし、この場合、上記（４）式において、臨界膜厚Ｔｃが正である必要があるので、（Ｙ−Ｘ）＜１／１．２７（＝０．７８７）となる条件を満たす必要がある。
リセス構造によりノーマリーオフ型の窒化物系半導体装置を実現しようとする場合、背景技術で説明した従来の半導体装置では、ゲート電極５下の障壁層２が臨界膜厚以下となるようにエッチングしていた。図１２は障壁層の膜厚と閾値電圧との関係を示す図である。この図１２には、障壁層２とキャリア走行層１のＡｌの組成比の差（Ｙ−Ｘ）を０．１〜０．３に変化させた場合の障壁層２の膜厚に対する閾値電圧の関係が示されている。この図１２に示されるように、各直線の傾きが大きいためにエッチング深さに対して閾値電圧が大きく依存する。そのために、たとえばＹ−Ｘ＝０．３の場合には、エッチング深さのばらつきが１０［Å］の違いという比較的小さなものであっても、閾値電圧のばらつきは０．３［Ｖ］と大きくなる。
そこで、本実施形態では、原子層レベルで膜厚が制御可能なエピタキシャル結晶成長装置を用いて膜厚を制御した障壁層２を形成し、この障壁層２上のその膜厚が閾値電圧に影響を及ぼさない閾値制御層３の一部を除去してリセス構造を形成するようにしたので、原子層レベルで膜厚が制御された障壁層２によって閾値電圧が決定される。その結果、閾値電圧のばらつきの小さいノーマリーオフ型の窒化物系半導体装置が得られる。
また、図１に示される本実施形態の窒化物系半導体装置において、ゲート電極５とソース電極６との間、ゲート電極５とドレイン電極７との間には、膜厚がｄ3のキャリア誘起層４が形成されている。このため、キャリア走行層１よりも格子定数の小さいキャリア誘起層４には、歪の発生によるピエゾ電荷が生じるため、キャリア走行層１と障壁層２との界面に二次元電子系のキャリアが生じる。つまり、障壁層２とキャリア走行層１との界面に発生する二次元電子ガスは、障壁層２とキャリア誘起層４の膜厚の合計に依存する。その結果、ゲート電極５とソース電極６との間、ゲート電極５とドレイン電極７との間の抵抗を低減することができる。
（第１変形例）
次に、本実施形態の第１変形例による窒化物系半導体装置を図１３に示す。この変形例の窒化物系半導体装置は、ゲート電極５が閾値制御層３上に形成されているが、ゲート電極５がキャリア誘起層４と接触していない点が図１に示す第１実施形態と異なる。図１に示す第１実施形態のようにゲート電極５がリセス構造内の全てに埋め込まれる場合は、ゲート電極５とキャリア誘起層４との間に予期せぬ隙間が生じる場合がある。これに対して、本変形例では、キャリア誘起層４とゲート電極５の間をあらかじめ離すことにより、歩留まり良く作製することが可能となる。このように、ゲート電極５の一部が閾値制御層３上に形成されていればよく、ゲート電極５の形状は問わない。
本変形例も第１実施形態と同様に、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することができる。また、低いオン抵抗を有するノーマリーオフ型窒化物系半導体装置を歩留まりよく提供することができる。
（第２、第３変形例）
第１実施形態の第２変形例による窒化物系半導体装置を図１４に示し、第３変形例による窒化物系半導体装置を図１５に示す。第２および第３変形例ともソース電極６とドレイン電極７がキャリア誘起層４上に形成されていないことが図１に示す第１実施形態と異なる点である。図１４に示す第２変形例では、ソース電極６とドレイン電極７が閾値制御層３上に形成され、図１５に示す第３変形例では、ソース電極６とドレイン電極７が障壁層２上に形成されている。上述のように、閾値制御層３は閾値電圧の制御、キャリア誘起層４は、ゲート電極５とソース電極６との間、ゲート電極５とドレイン電極７との間の抵抗の低減を目的としているため、ソース電極６とドレイン電極７の下に閾値制御層３とキャリア誘起層４は必ずしも必要としない。このため、ソース電極６とドレイン電極７はどの層に接続するかは自由に設定できる。ソース電極６とドレイン電極７の下のキャリア誘起層４、もしくは、閾値制御層３を削除することにより、キャリア走行層１と障壁層２との界面に発生する二次元電子系のキャリアに近いところにソース電極６とドレイン電極７を形成することで、オーミック接触抵抗を低くすることができ、さらにオン抵抗を低くすることができる。
第２および第３変形例も第１実施形態と同様に、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することができる。また、低いオン抵抗を有するノーマリーオフ型窒化物系半導体装置を歩留まりよく提供することができる。
（第２実施形態）
本発明の第２実施形態による窒化物系半導体装置を図１６に示す。本実施形態の窒化物系半導体装置は、図１に示す第１実施形態において、キャリア誘起層４、ゲート電極５、ソース電極６、およびドレイン電極７を覆うように絶縁膜８が設けられ、ゲート電極５、ソース電極６、およびゲート電極５とソース電極６との間のキャリア誘起層４とオーバラップするように絶縁膜８上にフィールドプレート電極９が設けられた構成となっている。
このフィールドプレート電極９は、絶縁膜８上のソース電極６が形成されている側の端部から、キャリア誘起層４の上のゲート電極５のドレイン電極７側（図では右側）の端部Ｂよりもドレイン電極７側に一方の端部Ａが位置するように形成される。なお、この図１６では、フィールドプレート電極９の一端は、絶縁膜８上のソース電極６が形成されている端部に形成されているが、フィールドプレート電極９のもう一方の端部Ａがゲート電極５のドレイン電極７側の端部Ｂとドレイン電極７との間に位置するように形成されていれば、一方の端部は、ソース電極６とドレイン電極７との間で自由に形成することができる。
このように、フィールドプレート電極９を設けることで、ソース電極６とドレイン電極７との間に高電圧を印加したとき、ゲート電極５近傍の電界集中を緩和することができ、高耐圧な窒化物系半導体装置を実現することができる。フィールドプレート電極９は、ゲート電極５またはソース電極６に接続するのが望ましい。
本実施形態も第１実施形態と同様に、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することができる。また、低いオン抵抗を有するノーマリーオフ型窒化物系半導体装置を歩留まりよく提供することができる。これにより、高耐圧を実現しながら、閾値電圧を容易に制御可能であり、オン抵抗が低い窒化物系半導体装置を歩留まりよく提供することが可能となる。
（第３実施形態）
本発明の第３実施形態による窒化物系半導体装置を図１７に示す。本実施形態の窒化物系半導体装置は、図１に示す第１実施形態において、リセス構造３０の底面および側面と、ソース電極６とゲート電極５との間およびゲート電極５とドレイン電極７との間のキャリア誘起層４上にゲート絶縁膜１０を設けた構成となっている。すなわち、本実施形態においては、ゲート電極５はリセス構造３０内にゲート絶縁膜１０を介して形成された構成となっている。ゲート絶縁膜１０としては、ＡｌＧａＮ膜と界面準位が少ないと報告されているＳｉＮ膜を用いるのが優位である。閾値電圧を制御するためには、ゲート電極５が閾値制御層３上にあればよく、必ずしも、直接ゲート電極５が閾値制御層３に接していなくてもよい。
このように、本実施形態のように、ゲート電極５と閾値制御層３との間にゲート絶縁膜１０を設けることで、ゲートリーク電流を低減することができる。
また、本実施形態も第１実施形態と同様に、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することができる。また、低いオン抵抗を有するノーマリーオフ型窒化物系半導体装置を歩留まりよく提供することができる。これにより、低いリーク電流を実現しながら、閾値電圧を容易に制御可能であり、オン抵抗が低い窒化物系半導体装置を歩留まりよく提供することが可能となる。
（変形例）
第３実施形態の変形例による窒化物系半導体装置を図１８に示す。本変形例の窒化物系半導体装置は、図１７に示す第３実施形態のゲート絶縁膜１０をゲート絶縁膜１０ａ、１０ｂの二層構造にした構成となっている。下層のゲート絶縁膜１０ａに閾値制御層３との界面準位の少ない材料を用い、上層のゲート絶縁膜１０ｂに破壊臨界電界強度の大きい材料を用いることにより、キャリア密度の高い制御性を有しながら、高耐圧なゲートを形成することができる。例えば、ゲート絶縁膜１０ａにＳｉＮ膜、ゲート絶縁膜１０ｂにＳｉＯ２膜、Ａｌ２Ｏ３膜、ＡｌＮ膜のいずれかを用いることで高耐圧なゲートを形成することができる。
また、本変形例も第３実施形態と同様に、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することができる。また、低いオン抵抗を有するノーマリーオフ型窒化物系半導体装置を歩留まりよく提供することができる。
（第４実施形態）
本発明の第４実施形態による窒化物系半導体装置を図１９に示す。本実施形態の窒化物系半導体装置は、図１９に示すように、ＧａＮ膜からなるバッファー層４１と、Ｉｎ０．３Ａｌ０．７Ｎ膜からなる第一の下地層４２と、ＡｌＧａＮ膜からなる第二の下地層４３と、ＧａＮ膜からなるチャネル層４４と、ＡｌＧａＮ膜からなる障壁層４５とが、この順番に積層されている。障壁層４５の上には、ソース電極４６と、ドレイン電極４７と、ゲート電極４８とが、形成されている。
一般にＩｎＡｌＮ膜では、Ｉｎ組成比が０．３近傍では、自発分極とピエゾ分極が打ち消しあうため、分極が発生しないように形成することができる。このため、第４実施形態による窒化物系半導体装置では、第一の下地層４２には分極が発生していない。それに対して、ＡｌＧａＮ膜からなる第二の下地層４３は、図２０に示されるように、第二の下地層４３のチャネル層４４側に負の分極電荷、第一の下地層４２側に正の分極電荷が発生するように形成している。この結果、図２０に示されるように、チャネル層４４の第二の下地層４３側のエネルギーが上がる。これにより、チャネル層４４の第二の下地層４３側に残留するキャリアの発生を有効的に防ぐことができる。このため、図１９に示される本実施形態の窒化物系半導体装置は、ピンチオフ特性を向上することができる。
図２１は、バッファー層４１にＧａＮ膜、第一の下地層４２に膜厚２７ｎｍのＩｎ０．３Ａｌ０．７Ｎ膜、第二の下地層４３に膜厚３ｎｍのＡｌ０．３Ｇａ０．７Ｎ膜、チャネル層４４に膜厚３０ｎｍのＧａＮ膜、障壁層５に膜厚３０ｎｍのＡｌ０．３Ｇａ０．７Ｎ膜を用いたときの伝導帯のエネルギーを計算した図である。図２１の横軸は、ゲート電極４８と障壁層４５の界面からの距離を示している。第二の下地層４３がなく第一の下地層４２が膜厚３０ｎｍのＩｎ０．３Ａｌ０．７Ｎ膜であること以外、全て同じ層構造を用いた場合も図２１に点線で示している。図２１からわかるように、第二の下地層４３として膜厚３ｎｍのＡｌＧａＮ膜を挿入した方が、ｘ＝３０ｎｍと、ｘ＝６０ｎｍとの間のチャネル層４４における伝導帯のエネルギーが、上昇している。特にチャネル層４４の第二の下地層４３側のエネルギーが大きく上昇している。これにより、チャネル層４４に残留するキャリアの発生を有効的に防ぐことが可能となり、図１９に示される本実施形態の窒化物系半導体装置は、ピンチオフ特性を向上することができる。
次に、第一の下地層４２と第二の下地層４３について、どのような組成比で形成すべきかについて、述べる。バッファー層４１上に形成される層は、積層方向と垂直な方向の格子定数がバッファー層４１のＧａＮ膜と異なる場合、格子定数がバッファー層４１と同じになるように歪を生じる。その結果、歪を受けた層はピエゾ分極を生じる。また、それぞれの層には、層を構成する膜の組成比に応じた自発分極をもつ。図２２は下地層としてＩｎＹＡｌ１−ＹＮ膜を用いたとき、このＩｎＹＡｌ１−ＹＮ膜に現れる分極電荷密度を示した図である。また、図２３は、下地層として（Ｉｎ０．２Ａｌ０．８）ＸＧａ１−ＸＮ膜を用いたとき、（Ｉｎ０．２Ａｌ０．８）ＸＧａ１−ＸＮ膜に現れる分極電荷密度を示した図である。図２２からわかるように、Ｙが概ね０．３のとき分極電荷密度は零になる。Ｙが０．３より小さいときに、基板表面側に負の分極電荷が発生し、バッファー層４１側に正の分極電荷が発生する。Ｙが０．３より大きいときに、基板表面側に正の分極電荷が発生し、バッファー層４１側に負の分極電荷が発生する。また、図２３から、Ｉｎ組成比がある一定の値であるとき、分極電荷密度は、ほぼＸの値に比例する。
図１９に示される本実施形態の窒化物系半導体装置おいても、仮に第一の下地層４２内に基板表面側に負の大きな分極電荷、バッファー層４１側に正の大きな分極が発生した場合、図２４に示すようにバッファー層４１と第一の下地層４２との界面に二次元電子系のキャリアが形成され、ピンチオフ特性が劣化する。そのため、第一の下地層４２には基板表面側に負の大きな分極電荷、バッファー層４１側に正の大きな分極を発生しないようにする必要がある。このため、（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ膜からなる第一の下地層４２は、図２２に示されるようにＩｎの組成比Ｔが概ね０．３以上であれば、第一の下地層４２には基板表面側に負の大きな分極電荷、バッファー層４１側に正の大きな分極を発生しないので、図１９に示される本実施形態の窒化物系半導体装置において、ピンチオフ特性の劣化を防ぐことができる。
また、図２５に示されるように、第一の下地層４２のＩｎ組成比Ｔが概ね０．５２以上であれば、ＧａＮ膜からなるバッファー層４１よりバンドギャップが大きいために、バッファー層４１に残留するキャリアによる影響を防ぐことができるので、図１９に示される本実施形態の窒化物系半導体装置において、ピンチオフ特性を向上することが可能となる。
また、図２５に示されるように、第一の下地層４２のＧａの組成比（１−Ｓ）を変化させると、ＧａＮ膜からなるバッファー層４１との格子不整合の度合いとバンドギャップを変えることができる。Ｇａの組成比を大きくすると、ＧａＮ膜からなるバッファー層４１との格子不整合（図２５に示す横軸の値）が小さくなり、良質な膜質で第一の下地層４２が形成可能となる。また、Ｇａの組成比を小さくすると、バッファー層４１とのバンドギャップ差を大きくすることが可能となるため、バッファー層４１の残留するキャリアの影響を効率よく排除することができる。このように、Ｉｎ組成比Ｔは、０．３≦Ｔ≦０．５２の範囲内であれば、Ｇａの組成比は、半導体装置の求められる特性に応じて、自由に変えることができる。
図２０に示されるように、チャネル層４４の伝導帯のエネルギーを上昇させて、ピンチオフ特性を改善させるためには、第二の下地層４３のチャネル層４４側に負の分極電荷を発生させる必要がある。このため、図２２に示される分極電荷密度の組成比の依存性から、（ＩｎＹＡｌ１−Ｙ）ＸＧａ１−ＸＮ（０＜Ｘ≦１、０≦Ｙ＜１）膜からなる第二の下地層４３のＩｎの組成比Ｙが０．３以下であることにより、第二の下地層４３のチャネル層４４側に負の分極電荷が発生させることができるので、ピンチオフ特性の優れた窒化物系半導体装置を形成することが可能となる。このとき、第一の下地層４２が（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ（０＜Ｓ≦１、０＜Ｔ≦１）膜からなっている場合は、Ｔ＞Ｙであることが好ましい。また、第一の下地層４２と同様に、図２６に示されるように、Ｇａの組成比は、半導体装置の求められる特性に応じて、自由に変えることができる。
また、第二の下地層４３は、積層方向と垂直な方向の格子定数がバッファー層４１のＧａＮ膜と異なる場合、格子定数が同じになるように歪を生じる。バッファー層４１をＧａＮ膜で形成する場合、第二の下地層４３にＧａＮ膜と同じ格子定数を有する膜を用いれば、歪が生じず、クラックや転移密度の少ない高品質な膜を形成することが可能となる。第二の下地層４３がバッファー層４１と格子整合する条件は、Ｙ＝０．１７であるから、第二の下地層４２に（Ｉｎ０．１７Ａｌ０．８３）ＸＧａ１−ＸＮ膜（０＜Ｘ≦１）を用いることで、高品質に層構造を形成することが可能となる。これにより、トラップ等の少ない窒化物系半導体装置を形成することが可能となる。
また、第二の下地層４３が第一の下地層４２よりバンドギャップが大きい場合、図２７に示されるように、バンドギャップの差に応じて伝導帯のエネルギーにおいて、第二の下地層４３と第一の下地層４２との界面で段差を生じるため、第二の下地層４３と第一の下地層４２との界面に二次元電子系のキャリアが形成され得る。このため、図１９に示される本実施形態の窒化物系半導体装置はピンチオフ特性が劣化する。このため、第二の下地層４３と第一の下地層４２とのバンドギャップを概ね等しくするか、第二の下地層４３のバンドギャップを第一の下地層４２のバンドギャップより小さくすることにより、第二の下地層４３と第一の下地層４２との界面に残留キャリアの少ないピンチオフ特性の優れた窒化物系半導体装置を形成することが可能となる。
なお、本実施形態においては、チャネル層４４としてＧａＮ膜、障壁層４５としてＡｌＧａＮ膜を用いたが、チャネル層としてＩｎＰＧａＱＮ膜（０＜Ｐ＜１、０＜Ｑ＜１）を、障壁層４５としてＩｎＵＡｌＷＧａＶＮ膜（０≦Ｕ＜１、０≦Ｖ＜１、０＜Ｗ≦１、Ｕ＋Ｖ＋Ｗ＝１）を用いてもよい。この場合、障壁層４５のＩｎの組成比Ｕは、バッファー層４１との格子定数差がないように０．３以下であることが好ましく、Ａｌの組成比Ｗは、０．１以上０．４以下であることが好ましい。
（第１および第２変形例）
第４実施形態の第１変形例による窒化物系半導体装置を図２８に示し、第２変形例による窒化物系半導体装置を図２９に示す。図２８に示す第１変形例の窒化物系半導体装置は、障壁層４５の一部を削除することでリセス構造を有し、リセス構造内にゲート電極４８を形成している点が図１９に示す第４実施形態と異なる点である。また、図２９に示す第２変形例の窒化物系半導体装置は、障壁層４５の上に絶縁膜４９を形成し、その絶縁膜４９上にフィールドプレート電極５０を形成している点が図１９に示す第４実施形態と異なる点である。第１および第２変形例の窒化物系半導体装置においても、第一の下地層４２と第二の下地層４３が上記のように形成されていれば、良好なピンチオフ特性という効果は得られる。よって、第４実施形態およびその変形例においては、障壁層４５より上の構造を自由に設計することができる。
また、上記では主に、障壁層４５上に３つの電極を有するトラジスタに関するものであるが、例えば障壁層４５上に２つの電極を有するダイオードであっても同様の効果が得られることは明らかである。このダイオードは、例えば、図３１に示すように、図１９に示す第４実施形態において、ソース電極４６、ドレイン電極４７、およびゲート電極４８の代わりにアノード電極５６およびカソード電極５７を設けた構成となっている。
（第５実施形態）
次に、本発明の第５実施形態による窒化物系半導体装置を図３０に示す。本実施形態の窒化物系半導体装置は、図１に示す第１実施形態の窒化物系半導体装置において、キャリア走行層１を、図１９に示す第４実施形態の窒化物系半導体装置のバッファー層４１、第一の下地層４２、第二の下地層４３、チャネル層４４に置き換えた構成となっている。また、本実施形態の窒化物系半導体装置は、図１９に示す第４実施形態の窒化物系半導体装置からみると、障壁層４５が、図１に示す第１実施形態の窒化物系半導体装置の障壁層２、閾値制御層３、およびキャリア誘起層４からなる積層膜に置き換えられた構成となっている。
このように構成したことにより、本実施形態の窒化物系半導体装置は、第１実施形態と第４実施形態の両方の利点を有することができる。すなわち、閾値電圧を容易に制御することができるとともに低いオン抵抗を有する窒化物系半導体装置を歩留まりよく提供することができる。また、低いオン抵抗を有するノーマリーオフ型窒化物系半導体装置を歩留まりよく提供することができる。また、ピンチオフ特性の優れた窒化物系半導体装置を提供することができる。
なお、本実施形態の窒化物系半導体層は、第１実施形態の第１乃至第３変形例、第２実施形態、第３実施形態およびその変形例、第４実施形態の第１および第２変形例と組み合わせることができる。
本発明の第１実施形態による窒化物系半導体装置の構造を示す断面図。 窒化物系半導体装置における障壁層の膜厚とキャリア密度の関係を示す図。 図１のゲート電極が形成された位置での深さ方向における伝導帯のエネルギー状態を模式的に示す図。 キャリア走行層をＧａＮ膜とし、障壁層をＡｌ0.3Ｇａ0.7Ｎ膜としたときのゲート下のキャリア密度を表す図。 図４のキャリア密度の障壁層と閾値制御層の膜厚の合計の逆数に対する依存性を示す図。 図１のソース電極／ドレイン電極が形成された位置での深さ方向における伝導帯のエネルギー状態を模式的に示す図。 キャリア誘起層として、ＩｎＡｌＮ系からなる材料を用いた場合と、ＡｌＧａＮ系からなる材料を用いた場合における、分極電荷の組成比の依存性を示す図。 第１実施形態による窒化物系半導体装置の製造工程を示す断面図。 第１実施形態による窒化物系半導体装置の製造工程を示す断面図。 キャリア誘起層がＡｌＧａＮ膜である場合とＩｎＡｌＮ膜である場合の、キャリア誘起層４と閾値制御層３との界面と、電子走行層１と障壁層２との界面に生じる二次元電子系のキャリア濃度の合計値のキャリア誘起層の膜厚依存性を示す図。 キャリア走行層と障壁層の組成比の差と臨界膜厚との関係を示す図。 障壁層の膜厚と閾値電圧との関係を示す図。 第１実施形態の第１変形例による窒化物系半導体装置を示す断面図。 第１実施形態の第２変形例による窒化物系半導体装置を示す断面図。 第１実施形態の第３変形例による窒化物系半導体装置を示す断面図。 本発明の第２実施形態による窒化物系半導体装置を示す断面図。 本発明の第３実施形態による窒化物系半導体装置を示す断面図。 第３実施形態の変形例による窒化物系半導体装置を示す断面図。 本発明の第４実施形態による窒化物系半導体装置の構造を示す断面図。 図１９のゲート電極が形成された位置での深さ方向における伝導帯のエネルギー状態を模式的に示す図。 第１実施形態による窒化物系半導体装置に係わる伝導帯のエネルギーの計算結果を示す図。 ＩｎＡｌＮ膜においてＩｎ組成比とその膜中に発生する分極電荷の関係を示す図。 ＩｎＡｌＧａＮ膜においてＧａ組成比とその膜中に発生する分極電荷の関係を示す図。 伝導帯のエネルギーを示す模式的な図。 ＩｎＡｌＧａＮ膜における元素の構成比に応じて変化するバンドギャップと格子定数について、ＧａＮ膜との差を示したグラフにおいて、第一の下地層に要求される領域を示す図。 ＩｎＡｌＧａＮ膜における元素の構成比に応じて変化するバンドギャップと格子定数について、ＧａＮ膜との差を示したグラフにおいて、第二の下地層に要求される領域を示す図。 伝導帯のエネルギーを示す模式的な図。 第４実施形態の変形例による窒化物系半導体装置の構成を示す模式的な断面図。 第４実施形態の変形例による窒化物系半導体装置の構成を示す模式的な断面図。 本発明の第５実施形態による窒化物系半導体装置の構造を示す断面図。 第４実施形態の変形例によるダイオードの構成を示す模式的な断面図。
符号の説明
１ キャリア走行層
２ 障壁層
３ 閾値制御層
４ キャリア誘起層
５ ゲート電極
６ ソース電極
７ ドレイン電極

Claims (10)

  1. ノンドープのＡｌXＧａ1-XＮ（０≦Ｘ＜１）からなる第１窒化物系半導体層と、
    前記第１窒化物系半導体層上に形成され、前記第１窒化物系半導体層よりも格子定数の小さいノンドープまたはｎ型のＡｌYＧａ1-YＮ（０＜Ｙ≦１、Ｘ＜Ｙ）からなる第２窒化物系半導体層と、
    前記第２窒化物系半導体層上に形成され、前記第１窒化物系半導体層と格子定数の等しいノンドープまたはｎ型の窒化物半導体からなる第３窒化物系半導体層と、
    前記第３窒化物系半導体層上に形成され、ＩｎＷＡｌＺＧａ１−Ｗ−ＺＮ（０＜Ｗ≦１、０＜Ｚ＜１）からなる第４窒化物系半導体層と、
    ゲート電極形成領域において前記第３窒化物系半導体層に到達している底面を有するリセス構造中に形成されたゲート電極と、
    前記ゲート電極を挟んだ前記第２窒化物系半導体層、第３窒化物系半導体層および第４窒化物系半導体層のいずれかの位置に形成されるソース電極およびドレイン電極と、
    を備えたことを特徴とする窒化物系半導体装置。
  2. 前記第２窒化物系半導体層の膜厚が、１６．４×（１−１．２７×（Ｙ−Ｘ））／（Ｙ−Ｘ）［Å］以下（ただし、（Ｙ−Ｘ）＜１／１．２７）であることを特徴とする請求項１記載の窒化物系半導体装置。
  3. 前記ゲート電極、前記ソース電極および前記ドレイン電極を覆って形成される絶縁膜と、少なくとも一方の端部は前記ゲート電極の前記ドレイン電極側の端部と前記ドレイン電極との間の前記絶縁膜上に位置し、前記ゲート電極または前記ソース電極に接続されるフィールドプレート電極と、を更に備えたことを特徴とする請求項１または２記載の窒化物系半導体装置。
  4. 前記第４窒化物系半導体層の膜厚は１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１乃至３のいずれかに記載の窒化物系半導体装置。
  5. ＧａＮからなる第１窒化物系半導体層と、
    前記第１窒化物系半導体層上に形成され（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ（０＜Ｓ≦１、０＜Ｔ≦１）からなる第２窒化物系半導体層と、
    前記第２窒化物系半導体層上に形成され（ＩｎＹＡｌ１−Ｙ）ＸＧａ１−ＸＮ（０＜Ｘ≦１、０≦Ｙ＜１）からなる第３窒化物系半導体層と、
    前記第３窒化物系半導体層上に形成されＧａＮまたはＩｎＰＧａＱＮ（０＜Ｐ＜１、０＜Ｑ＜１）からなる第４窒化物系半導体層と、
    前記第４窒化物系半導体層上に形成されたＩｎＵＡｌＷＧａＶＮ（０≦Ｕ＜１、０≦Ｖ＜１、０＜Ｗ≦１、Ｕ＋Ｖ＋Ｗ＝１）からなる第５窒化物系半導体層と、
    前記第５窒化物系半導体層上に形成されたゲート電極と、
    前記ゲート電極の両側の前記第５窒化物系半導体層上に形成されたソース電極およびドレイン電極と、
    を備え、前記第２窒化物系半導体層のＩｎの組成比Ｔは、第３窒化物系半導体層のＩｎの組成比Ｙよりも大きいことを特徴とする窒化物系半導体装置。
  6. ＧａＮからなる第１窒化物系半導体層と、
    前記第１窒化物系半導体層上に形成され（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ（０＜Ｓ≦１、０＜Ｔ≦１）からなる第２窒化物系半導体層と、
    前記第２窒化物系半導体層上に形成され（ＩｎＹＡｌ１−Ｙ）ＸＧａ１−ＸＮ（０＜Ｘ≦１、０≦Ｙ＜１）からなる第３窒化物系半導体層と、
    前記第３窒化物系半導体層上に形成されＧａＮまたはＩｎＰＧａＱＮ（０＜Ｐ＜１、０＜Ｑ＜１）からなる第４窒化物系半導体層と、
    前記第４窒化物系半導体層上に形成されたＩｎＵＡｌＷＧａＶＮ（０≦Ｕ＜１、０≦Ｖ＜１、０＜Ｗ≦１、Ｕ＋Ｖ＋Ｗ＝１）からなる第５窒化物系半導体層と、
    前記第５窒化物系半導体層上に形成されたアノード電極およびカソード電極と、
    を備え、前記第２窒化物系半導体層のＩｎの組成比Ｔは、第３窒化物系半導体層のＩｎの組成比Ｙよりも大きいことを特徴とする窒化物系半導体装置。
  7. ＧａＮからなる第１窒化物系半導体層と、
    前記第１窒化物系半導体層上に形成され（ＩｎＴＡｌ１−Ｔ）ＳＧａ１−ＳＮ（０＜Ｓ≦１、０＜Ｔ≦１）からなる第２窒化物系半導体層と、
    前記第２窒化物系半導体層上に形成され（ＩｎＹＡｌ１−Ｙ）ＸＧａ１−ＸＮ（０＜Ｘ≦１、０≦Ｙ＜１）からなる第３窒化物系半導体層と、
    前記第３窒化物系半導体層上に形成されＧａＮまたはＩｎＰＧａＱＮ（０＜Ｐ＜１、０＜Ｑ＜１）からなる第４窒化物系半導体層と、
    ノンドープまたはｎ型のＡｌＵＧａ1-ＵＮ（０＜Ｕ≦１）からなる第５窒化物系半導体層と、
    前記第５窒化物系半導体層上に形成され、ノンドープまたはｎ型の窒化物半導体からなる第６窒化物系半導体層と、
    前記第６窒化物系半導体層上に形成され、ＩｎＶＡｌＺＧａ１−Ｖ−ＺＮ（０＜Ｖ≦１、０＜Ｚ＜１）からなる第７窒化物系半導体層と、
    ゲート電極形成領域において前記第６窒化物系半導体層に到達している底面を有するリセス構造中に形成されたゲート電極と、
    前記ゲート電極を挟んだ前記第５窒化物系半導体層、第６窒化物系半導体層および第７窒化物系半導体層のいずれかの位置に形成されるソース電極およびドレイン電極と、
    を備え、前記第２窒化物系半導体層のＩｎの組成比Ｔは、第３窒化物系半導体層のＩｎの組成比Ｙよりも大きいことを特徴とする窒化物系半導体装置。
  8. 前記第２窒化物系半導体層のＩｎ組成比Ｔが０．３以上であり、且つ前記第３窒化物系半導体層のＩｎ組成比Ｙが０．３以下であることを特徴とする請求項５乃至７のいずれかに記載の窒化物系半導体装置。
  9. 前記第３窒化物系半導体層は前記第２窒化物系半導体層より小さなバンドギャップを有することを特徴とする請求項５乃至８のいずれかに記載の窒化物系半導体装置。
  10. 前記第３窒化物系半導体層が前記第１窒化物系半導体層と格子整合することを特徴とする請求項５乃至９のいずれかに記載の窒化物系半導体装置。
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