JP2013207166A - 半導体装置、及び、半導体装置の製造方法 - Google Patents

Abstract

【課題】 歩留まり良く製造可能なノーマリオフ型の半導体装置を提供する。
【解決手段】 第１半導体層２４と、第１半導体層２４上に形成されており、第１半導体層２４に対してヘテロ接合を形成している第２半導体層２６と、第２半導体層２６上に形成されているｎ型またはｉ型の第３半導体層２８と、第３半導体層２８上に形成されており、ｎ型であり、第３半導体層２８よりもｎ型不純物濃度が高い第４半導体層３０と、第４半導体層３０を貫通して第３半導体層２８に達するリセス６０内に形成されており、ゲート絶縁膜６２によって第３半導体層２８、及び、第４半導体層３０から絶縁されているゲート電極６４を有する半導体装置。
【選択図】 図１

Description

本発明は、半導体装置に関する。

特許文献１には、バッファ層（ｉ型のＧａＮ層）と、バッファ層上に形成された電子供給層（ＡｌＧａＮ層）と、電子供給層上に形成されたキャップ層（ｎ型のＧａＮ層）を備えたスイッチング素子が形成されている。このスイッチング素子には、キャップ層を貫通して電子供給層に達するリセスが形成されている。リセス内には、ゲート絶縁膜によって半導体層から絶縁されたゲート電極が形成されている。このスイッチング素子では、電子供給層の厚みを薄くすることで、ゲート電極の下部のヘテロ接合部における２次元電子ガス濃度を低減させている。これによって、スイッチング素子のノーマリオフ化を実現している。また、ゲート電極の下部以外の領域のヘテロ接合部では、その上部にキャップ層（ｎ型のＧａＮ層）が形成されることで、２次元電子ガス濃度が増大されている。これによって、スイッチング素子のオン抵抗が低減されている。

特開２０１０−２８７５９４号

特許文献１のスイッチング素子を製造する際には、バッファ層、電子供給層、及び、キャップ層を積層した後に、キャップ層を貫通して電子供給層に達するリセス（すなわち、下端部が電子供給層内に位置するリセス）が形成される。その後、リセス内にゲート絶縁膜とゲート電極が形成される。上述した通り、電子供給層は、スイッチング素子のノーマリオフ化のために、薄く形成される。このため、リセスを、その下端部が電子供給層内に位置するように形成することは難しい。図５に示すように、バッファ層２３０と電子供給層２２０とキャップ層２１０が積層されているスイッチング素子において、リセス２００の下端部が電子供給層２２０よりも浅い位置に形成されると、ゲート電極２０８の両側のキャップ層２１０ａ、２１０ｂが、ゲート電極２０８の下部のキャップ層２１０ｃによって接続される。キャップ層２１０はｎ型不純物を高濃度に含有しているので、このようにゲート電極２０８の両側のキャップ層２１０が接続されると、スイッチング素子にリーク電流が生じるようになる。特許文献１のスイッチング素子を量産する際には、リセスを形成する際のばらつきによって、図５に示すようにリーク電流が生じるスイッチング素子が製造されてしまう。このため、特許文献１のスイッチング素子は、量産時に歩留まりが悪いという問題がある。

本明細書が開示する半導体装置は、第１半導体層と、第１半導体層上に形成されており、第１半導体層に対してヘテロ接合を形成している第２半導体層と、第２半導体層上に形成されているｎ型またはｉ型の第３半導体層と、第３半導体層上に形成されており、ｎ型であり、第３半導体層よりもｎ型不純物濃度が高い第４半導体層と、第４半導体層を貫通するリセス内に形成されており、前記へテロ接合に対向しているゲート部を有する。

この半導体装置では、ｎ型不純物濃度が低い第３半導体層を厚く形成している。このような構成によれば、リセスを形成する際にその深さにばらつきが生じても、リセスの下端は第３半導体層内に存在する。第３半導体層は不純物濃度が低いので、リセスの下端が第３半導体層内にあっても、リーク電流を抑制することができる。したがって、この半導体装置は、高い歩留まりで製造することができる。

また、本明細書が開示する半導体装置の製造方法は、第１半導体層上に、第１半導体層に対してヘテロ接合を形成する第２半導体層を形成する工程と、第２半導体層上に、ｎ型またはｉ型の第３半導体層を形成する工程と、第３半導体層上に、ｎ型であり、第３半導体層よりもｎ型不純物濃度が高い第４半導体層を形成する工程と、第４半導体層を貫通するリセスを形成する工程と、リセス内にゲート部を形成する工程を有する。

この製造方法によれば、第２半導体層を薄く形成することで、ノーマリオフの半導体装置を製造することができる。また、第３半導体層を介して第２半導体層と第４半導体層が対向する構造が形成されるので、オン抵抗が低い半導体装置が製造される。また、第３半導体層が形成されているので、リセス形成工程においてリセスの深さがばらついたとしても、高い製造歩留まりで半導体装置を製造することができる。

ＨＦＥＴ１０の縦断面図。 ＨＦＥＴ１０の製造工程の説明図。 ＨＦＥＴ１０の製造工程の説明図。 距離Ｌ１が異なる複数のＨＦＥＴ１０の特性を示すグラフ。 製造誤差によりリセスが浅くなった場合の従来のＨＦＥＴの縦断面図。

最初に、以下に説明する実施例の半導体装置の特徴を列記する。なお、以下に列記する特徴は、何れも独立して有効なものである。

（特徴１）第４半導体層上に形成されており、ｎ型またはｉ型であり、第４半導体層よりもｎ型不純物濃度が低い第５半導体層と、第５半導体層上に形成されている絶縁層をさらに有する。

絶縁層と半導体層との界面には、電子がトラップされ得る。したがって、絶縁層と接する半導体層の導電率が高いと、リーク電流の要因となるおそれがある。特徴１のように、ｎ型不純物濃度が低い（すなわち、導電率が低い）第５半導体層が絶縁層に接していると、このようなリーク電流を抑制することができる。

（特徴２）第３半導体層のｎ型不純物濃度は、１×１０^１４ａｔｏｍｓ／ｃｍ^３未満である。第４半導体層のｎ型不純物濃度は、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上である。

（特徴３）リセスの下端が、第３半導体層内に存在している。

（特徴４）第３半導体層の厚みは、第２半導体層の厚みよりも厚い。

（特徴５）第２半導体層の厚みは、５ｎｍ未満である。

（特徴６）第３半導体層の厚みは、２０ｎｍ以上である。

（特徴７）第５半導体層のｎ型不純物濃度は、１×１０^１４ａｔｏｍｓ／ｃｍ^３未満である。

図１に示すヘテロ接合電界効果トランジスタ１０（以下、ＨＦＥＴ１０という）は、半導体基板１２と、電極、絶縁膜等によって構成されている。

半導体基板１２の下面に露出する範囲には、サファイアからなる基板層２０が形成されている。基板層２０上には、バッファ層２２が形成されている。基板層２０及びバッファ層２２は、ＨＦＥＴ１０の電気的特性にはそれほど影響しない。バッファ層２２よりも上側に、ＨＦＥＴ１０の主な構造が形成されている。

バッファ層２２上には、ＧａＮにより構成されているチャネルＧａＮ層２４が形成されている。チャネルＧａＮ層２４上には、ＡｌＧａＮ層２６が形成されている。ＡｌＧａＮ層２６とチャネルＧａＮ層２４の間の境界４０は、ヘテロ接合である。ＡｌＧａＮ層２６の厚みは極めて薄く、本実施例においてはＡｌＧａＮ層２６の厚みは約５ｎｍである。

ＡｌＧａＮ層２６上には、ノンドープのｉ型ＧａＮ層２８が形成されている。ｉ型ＧａＮ層２８は、不純物濃度が極めて低いＧａＮにより構成されている。ｉ型ＧａＮ層２８の厚みは比較的厚い。ｉ型ＧａＮ層２８の厚みは、少なくともＡｌＧａＮ層２６よりも厚く、本実施例では約１４０ｎｍである。ｉ型ＧａＮ層２８上には、ｎ型ＧａＮ層３０が形成されている。ｎ型ＧａＮ層３０は、比較的高濃度にｎ型不純物を含有するＧａＮにより構成されている。ｎ型ＧａＮ層３０の厚みは、約１０ｎｍである。ｎ型ＧａＮ層３０上には、ｉ型ＧａＮ層３２が形成されている。ｉ型ＧａＮ層３２は、不純物濃度が極めて低いＧａＮにより構成されている。ｉ型ＧａＮ層３２の厚みは、約５０ｎｍである。ｉ型ＧａＮ層３２上には、ＳｉＮによって構成されているパシベーション膜３４（絶縁膜）が形成されている。

半導体基板１２の上面には、トレンチ５０、７０、及び、リセス６０が形成されている。トレンチ５０は、パシベーション膜３４、ｉ型ＧａＮ層３２、ｎ型ＧａＮ層３０、ｉ型ＧａＮ層２８、ＡｌＧａＮ層２６を貫通してＧａＮ層２４に達するように形成されている。トレンチ５０内には、ソース電極５２が形成されている。ソース電極５２は、ヘテロ接合４０に形成される２次元電子ガス層に接続されている。

トレンチ７０は、トレンチ５０と略平行に伸びている。トレンチ７０は、パシベーション膜３４、ｉ型ＧａＮ層３２、ｎ型ＧａＮ層３０、ｉ型ＧａＮ層２８、ＡｌＧａＮ層２６を貫通してＧａＮ層２４に達している。トレンチ７０内には、ドレイン電極７２が形成されている。ドレイン電極７２は、ヘテロ接合４０に形成される２次元電子ガス層に接続されている。

リセス６０は、トレンチ５０とトレンチ７０の間に形成されており、トレンチ５０、７０と略平行に伸びている。リセス６０は、パシベーション膜３４、ｉ型ＧａＮ層３２、ｎ型ＧａＮ層３０を貫通してｉ型ＧａＮ層２８に達している。すなわち、リセス６０の下端部は、ｉ型ＧａＮ層２８内に位置している。リセス６０の内面は、ゲート絶縁膜６２によって覆われている。リセス６０内には、ゲート電極６４が形成されている。ゲート電極６４は、ゲート絶縁膜６２によって、ｉ型ＧａＮ層２８、ｎ型ＧａＮ層３０、及び、ｉ型ＧａＮ層３２から絶縁されている。

一般的に、ＧａＮ層とＡｌＧａＮ層によって形成されるヘテロ接合には、２次元電子ガス層が形成される。これに対し、実施例のＨＦＥＴ１０では、ゲート電極６４に電圧を印加していない状態において、ゲート電極６４の直下のヘテロ接合４０（図１のスイッチング領域４０ａ）に２次元電子ガス層が形成されない。これは、実施例のＨＦＥＴ１０では、ＡｌＧａＮ層２６の厚みが極めて薄いためである。

他方、スイッチング領域４０ａを除くヘテロ接合４０（図１のチャネル領域８０、８２）には、ＡｌＧａＮ層２６の厚みが薄いにも係わらず、２次元電子ガス層が形成される。これは、チャネル領域８０、８２の上部にｎ型ＧａＮ層３０が形成されているためである。ヘテロ接合の近傍にｎ型ＧａＮ層を形成すると、ヘテロ接合のエネルギー準位を調節して、ヘテロ接合に定常的に２次元電子ガス層を形成することができる。本実施例のように、ｎ型ＧａＮ層３０がｉ型ＧａＮ層２８を介してＡｌＧａＮ層２６に対向している場合でも、ｎ型ＧａＮ層３０によってヘテロ接合４０（すなわち、チャネル領域８０、８２）に定常的に２次元電子ガス層を形成することができる。

次に、ＨＦＥＴ１０の動作について説明する。ＨＦＥＴ１０は、ソース電極５２とドレイン電極７２の間に比較的高い電圧が印加された状態で使用される。ゲート電極６４の電位が閾値より低い場合には、スイッチング領域４０ａに２次元電子ガス層が形成されない。このため、ソース電極５２とドレイン電極７２の間に電流は流れない。ゲート電極６４の電位が閾値以上になると、ゲート電極６４からの電界によってスイッチング領域４０ａに電子が引寄せられて、スイッチング領域４０ａに２次元電子ガス層が形成される。その結果、ソース電極５２とドレイン電極７２が２次元電子ガス層（すなわち、チャネル領域８０、スイッチング領域４０ａ、及び、チャネル領域８２）によって接続される。このため、ソース電極５２とドレイン電極７２の間に電流が流れる。すなわち、ＨＦＥＴ１０がオンする。このように、ＨＦＥＴ１０は、ノーマリオフ型のスイッチング素子である。

以上に説明したように、実施例のＨＦＥＴ１０は、ＡｌＧａＮ層２６が薄いため、ゲート電極６４の電位が低いときに、ゲート電極６４の直下のヘテロ接合４０（すなわち、スイッチング領域４０ａ）に２次元電子ガス層が形成されない。このため、ＨＦＥＴ１０は、ノーマリオフ型のスイッチング素子として動作することができる。また、スイッチング領域４０ａ以外のヘテロ接合４０（チャネル領域８０、８２）の上部にはｎ型ＧａＮ層３０が形成されているので、チャネル領域８０、８２には定常的に２次元電子ガス層が形成されている。ＨＦＥＴ１０がオンしているときには２次元電子ガス濃度が高いチャネル領域８０、８２を通って電流が流れるので、ＨＦＥＴ１０はオン電圧が低い。

なお、ＨＦＥＴ１０においては、ゲート電極６４の両側のｉ型ＧａＮ層２８が、ゲート電極６４の下側のｉ型ＧａＮ層２８によって接続されている。しかしながら、ｉ型ＧａＮ層２８は、ｎ型不純物濃度が低いので導電率が低い。したがって、ＨＦＥＴ１０がオフしているときに、ｉ型ＧａＮ層２８を通ってリーク電流が流れることが抑制される。

また、半導体の表面を覆っている絶縁層（本実施例では、パシベーション膜３４）と、その絶縁膜に接する半導体層（本実施例では、ｉ型ＧａＮ層３２）の界面には、キャリアがトラップされ易い。このような界面を構成する半導体層の導電率が高いと、リーク電流の原因となる虞がある。しかしながら、ＨＦＥＴ１０では、パシベーション膜３４に接する半導体層が、導電率の低いｉ型ＧａＮ層３２である。したがって、パシベーション膜３４とｉ型ＧａＮ層３２の界面にトラップされたキャリアに起因するリーク電流も抑制される。

次に、ＨＦＥＴ１０の製造方法について説明する。最初に、図２に示すように、エピタキシャル成長等によって、基板層２０上に各半導体層とパシベーション膜３４を積層する。次に、図３に示すように、異方性エッチングによって、パシベーション膜３４、ｉ型ＧａＮ層３２、ｎ型ＧａＮ層３０を貫通してｉ型ＧａＮ層２８に達するリセス６０を形成する。すなわち、リセス６０の下端がｉ型ＧａＮ層２８内に存在するように、リセス６０を形成する。上述したように、ｉ型ＧａＮ層２８の厚みは厚い。このため、リセス６０の形成時に製造誤差によってリセス６０の深さ（すなわち、リセス６０の下端の位置）にばらつきが生じたとしても、リセス６０の下端の位置をｉ型ＧａＮ層２８の厚み範囲内に収めることが容易である。リセス６０を形成したら、リセス６０の内面にゲート絶縁膜６２を形成する。次に、リセス６０内にゲート電極６４を形成する。これによって、図１に示すようなリセス型のゲート電極６４が形成される。また、トレンチ５０、７０を形成し、その後、トレンチ５０、７０内に電極５２、７２を形成する。以上の工程によって、図１のＨＦＥＴ１０が完成する。

以上に説明したように、実施例のＨＦＥＴ１０は、ｉ型ＧａＮ層２８が厚いので、リセス６０の下端（すなわち、ゲート電極６４の下端）を容易にｉ型ＧａＮ層２８内に位置させることができる。リセス６０の下端がｉ型ＧａＮ層２８内に位置していれば、ＨＦＥＴ１０にリーク電流が流れることが抑制される。したがって、実施例のＨＦＥＴ１０を量産する際には、リーク電流不良品が発生し難く、高い歩留まりでＨＦＥＴ１０を製造することができる。

図４は、図１の距離Ｌ１（ＡｌＧａＮ層２６とリセス６０の下端の間の距離）を異ならせた複数のＨＦＥＴ１０の特性を示している。図４は、ソース電極５２とドレイン電極７２の間に所定電圧を印加したときにおけるゲート電圧ＶＧとドレイン電流ＩＤの関係を示している。図４では、Ｌ１＝２０ｎｍ、Ｌ１＝４０ｎｍ、Ｌ１＝６０ｎｍ、Ｌ１＝８０ｎｍの場合の４つのグラフを示しているが、各グラフが略一致しているため１つの曲線のみが示されているように見える。すなわち、距離Ｌ１が何れの値でも、ＨＦＥＴ１０の特性は略一致する。このように、ＨＦＥＴ１０は、リセス６０の深さのばらつきが生じたとしても、特性に差が生じ難い。

なお、上述した実施例では、ＡｌＧａＮ層２６上に、ｉ型ＧａＮ層とｎ型ＧａＮ層とｉ型ＧａＮ層が積層されていたが、これらに代えて、ｉ型ＡｌＧａＮ層とｎ型ＡｌＧａＮ層とｉ型ＡｌＧａＮ層が積層されていてもよい。但し、結晶性を考慮すると、ｉ型ＧａＮ層とｎ型ＧａＮ層とｉ型ＧａＮ層の積層構造の方がより好ましい。

また、上述した実施例では、ソース電極とドレイン電極がトレンチ内に形成されていた。しかしながら、ソース電極とドレイン電極は、２次元電子ガス層に対して電気的に接続されていれば、どのような構造であってもよい。例えば、高濃度のキャリア注入層を介してソース電極とドレイン電極が２次元電子ガス層に接続されていても良い。

また、上述した実施例では、リセス６０の下端がｉ−ＧａＮ層２８内に存在していた。しかしながら、リセス６０の製造ばらつきによって、リセス６０の下端がＡｌＧａＮ層２６内に存在する場合でも、ＨＦＥＴは上述した実施例と同様に動作することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＨＦＥＴ
１２：半導体基板
２０：基板層
２２：バッファ層
２４：ＧａＮ層
２６：ＡｌＧａＮ層
２８：ｉ型ＧａＮ層
３０：ｎ型ＧａＮ層
３２：ｉ型ＧａＮ層
３４：パシベーション膜
４０：ヘテロ接合
４０ａ：スイッチング領域
５０：トレンチ
５２：ソース電極
６０：リセス
６２：ゲート絶縁膜
６４：ゲート電極
７０：トレンチ
７２：ドレイン電極
８０：チャネル領域
８２：チャネル領域

Claims (6)

1. 半導体装置であって、
   第１半導体層と、
   第１半導体層上に形成されており、第１半導体層に対してヘテロ接合を形成している第２半導体層と、
   第２半導体層上に形成されているｎ型またはｉ型の第３半導体層と、
   第３半導体層上に形成されており、ｎ型であり、第３半導体層よりもｎ型不純物濃度が高い第４半導体層と、
   第４半導体層を貫通するリセス内に形成されており、前記ヘテロ接合に対向しているゲート部、
   を有する半導体装置。
2. リセスの下端が、第３半導体層内に存在していることを特徴とする請求項１の半導体装置。
3. 第３半導体層の厚みが、第２半導体層の厚みよりも厚いことを特徴とする請求項１または２の半導体装置。
4. 第４半導体層上に形成されており、ｎ型またはｉ型であり、第４半導体層よりもｎ型不純物濃度が低い第５半導体層と、
   第５半導体層上に形成されている絶縁層、
   をさらに有する請求項１〜３のいずれか一項の半導体装置。
5. 第１半導体層がＧａＮであり、
   第２半導体層がＡｌ_ｘＧａ_１−ｘＮ（ただし、０＜ｘ≦１）であり、
   第３半導体層、第４半導体層、及び、第５半導体層が、ＧａＮである、
   請求項１〜４のいずれか一項の半導体装置。
6. 半導体装置の製造方法であって、
   第１半導体層上に、第１半導体層に対してヘテロ接合を形成する第２半導体層を形成する工程と、
   第２半導体層上に、ｎ型またはｉ型の第３半導体層を形成する工程と、
   第３半導体層上に、ｎ型であり、第３半導体層よりもｎ型不純物濃度が高い第４半導体層を形成する工程と、
   第４半導体層を貫通するリセスを形成する工程と、
   リセス内にゲート部を形成する工程、
   を有する製造方法。

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