JP2017191918A - 炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法 - Google Patents

炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法 Download PDF

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Abstract

【課題】炭化珪素半導体装置の内蔵ダイオードの導通により積層欠陥が拡張し、炭化珪素半導体装置のオン抵抗が上昇することを防止する。
【解決手段】トレンチゲート構造の縦型ＭＯＳＦＥＴにおいて、ｎ+型炭化珪素基板１上にｎ型ドリフト層２とｐ型ベース層６がエピタキシャル成長され、ｐ型ベース層６の内部には、ｎ++型ソース領域７とｐ++型コンタクト領域８が設けられる。第１ソース電極１４は、ｎ++型ソース領域７と接触し、第２ソース電極１５は、ｐ++型コンタクト領域８と接触する。第１ソース電極１４と第２ソース電極１５は、互いに分離されている。
【選択図】図１

Description

この発明は、炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
従来の炭化珪素半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１８は、従来の炭化珪素半導体装置の構造を示す断面図である。図１８に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ+型ベース領域３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ型ドリフト層２、ｎ+型領域５およびｐ型ベース層６となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｎ+型領域５には、トレンチ１８の底面全体を覆うように第１ｐ+型領域３が選択的に設けられている。また、ｎ+型領域５には、隣り合うトレンチ１８間（メサ部）に、第２ｐ+型領域４が選択的に設けられている。第２ｐ+型領域４は、ｐ型ベース層６に接し、第１ｐ+型領域３と同じ深さで設けられている。符号７，８，９，１０，１１、１４、１７は、それぞれｎ++型ソース領域、ｐ++型コンタクト領域、ゲート酸化膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。
トレンチゲート構造のような縦型ＭＯＳＦＥＴは、ソース−ドレイン間にボディーダイオードとしてｐ型ベース層６とｎ型ドリフト層２とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。
図１９は、従来の炭化珪素ＭＯＳＦＥＴを用いたインバータ回路の一例を示す。インバータ回路１９００は、複数のＭＯＳＦＥＴ１９０１を備え、モータ等の負荷１９０３を駆動するための回路である。図１９において、ダイオード１９０２はＭＯＳＦＥＴ１９０１の寄生ｐｎダイオード１９０２を示す。これ以降、半導体素子の寄生ｐｎダイオードを内蔵ダイオードと称する。図１９では、インバータ回路の１相分、つまり直列に接続されたＭＯＳＦＥＴ１９０１の１つのセットのみを示している。ここで、インバータ回路１９００において、負荷１９０３より上側（ＧＮＤと反対側）の回路を上アームと称し、負荷１９０３より下側（ＧＮＤ側）の回路を下アームと称する。
図１９に示すインバータ回路１９００において、下アームが還流モードである時、つまり、上アームのＭＯＳＦＥＴ１９０１のゲートがオフである時、上アームのＭＯＳＦＥＴ１９０１に負荷１９０３のインダクタンス成分の主電流（負荷電流）が流れ続けるため、下アームのＭＯＳＦＥＴ１９０１の内蔵ダイオード１９０２に還流電流が流れる。このときに、下アームのＭＯＳＦＥＴ１９０１のゲートをオンにすると、ＭＯＳチャネルを通じて電流が流れるようになり、還流電流は内蔵ダイオード１９０２ではなくＭＯＳＦＥＴ１９０１のチャネル（以降、ＭＯＳチャネルと略する）を通じて流れるようになる。このようなゲート制御方式を同期整流と呼ぶ。
次に、電流がＭＯＳチャネルを流れるモード（同期整流モード）から、内蔵ダイオード１９０２に流れるモード（バイポーラモード）への遷移を詳細に説明する。図２０は、従来の炭化珪素半導体装置の同期整流モードでの電流経路を示す断面図である。ＭＯＳＦＥＴ１９０１のゲート電極１０に、例えば、＋１５Ｖといった固定の正電圧が印加されると、ＭＯＳＦＥＴのチャネルがオンになる。この場合、図２０に示すように、還流電流の１００％が、ｐ型ベース層６、ｎ+型領域５、ｎ型ドリフト層２を経由して流れる。このため、電流成分のすべてが電子電流であり、ＭＯＳＦＥＴ１９０１はユニポーラ動作となる。図２０において、ＧＮＤは、ソース電極が接地され、＋１５Ｖは、ゲート電極に＋１５Ｖの正電圧が印加され、負バイアスは、ドレイン電極に負電圧が印加されること示す。
図２１は、従来の炭化珪素半導体装置の中間モードでの電流経路を示す断面図である。ＭＯＳＦＥＴ１９０１のゲート電極１０に印加したゲート電圧を下げて行くとチャネルの抵抗が上昇するためにソース−ドレイン間電圧が上昇する。そして、ＭＯＳＦＥＴ１９０１の内蔵ダイオードのｐｎ接合が十分にバイアスされるようになる。このため、図２１に示すように、ＭＯＳＦＥＴ１９０１のチャネルを流れる電流に加えて、ｐ++型コンタクト領域８、ｐ型ベース層６、ｐ+型領域４、ｎ+型領域５、ｎ型ドリフト層２を経由して、内蔵ダイオードにバイポーラ電流が流れ始める。
図２２は、従来の炭化珪素半導体装置のバイポーラモードでの電流経路を示す断面図である。ＭＯＳＦＥＴ１９０１のゲート電極１０に印加したゲート電圧が閾値電圧を下回ると、ＭＯＳＦＥＴ１９０１のチャネルに電流が流れなくなる。このため、図２２に示すように、還流電流の１００％が内蔵ダイオードのバイポーラ電流となる。
このような、インバータ回路において、半導体装置のゲート電圧が閾値電圧以下の場合、ドレイン−ソース間電圧を内蔵ダイオードの立ち上がり電圧以下とすることで、半導体装置にユニポーラ電流を流し、結晶欠陥の発生を抑制する技術が公知である（例えば、特許文献１参照）。
特開２０１２−１０４８５６号公報
インバータ回路において、下アームのＭＯＳＦＥＴのゲートをオンにするタイミングは、上アームのＭＯＳＦＥＴのゲートをオンにするタイミングより、数μ秒遅らせる必要がある。もし、上アームと下アームのＭＯＳＦＥＴのゲートが同時にオン状態になってしまうと、両方のＭＯＳＦＥＴを経由した貫通電流が流れてしまい、大きな損失が発生すると共に、デバイスが破壊する可能性があるためである。これを確実に防ぐために、両方のＭＯＳＦＥＴが同時にオフ状態にある期間（デッドタイム）が数μ秒設けられている。
デッドタイム期間中に流れる電流は、内蔵ダイオードを流れる電流であり、ｐ++型コンタクト領域からホールが注入される。従って、ドリフト層または炭化珪素基板中で電子およびホールの再結合が発生し、このときに発生するバンドギャップ相当の再結合エネルギー（３ｅＶ）により、炭化珪素基板に存在する結晶欠陥の一種である基底面転位が移動し、２つの基底面転位に挟まれる積層欠陥が拡張する。
積層欠陥が拡張すると、積層欠陥は電流を流しにくいため、ＭＯＳＦＥＴのオン抵抗および内蔵ダイオードの順方向電圧が上昇する。このような動作が継続すると積層欠陥は累積的に拡張するため、インバータ回路に発生する損失は経時的に増加し、発熱量も大きくなるため、装置故障の原因となる。この問題を防ぐためにＭＯＳＦＥＴと並列にＳｉＣ−ＳＢＤを接続し、還流電流がＭＯＳＦＥＴの内蔵ダイオードに流れないように対策することができる。しかしながら、これは必要チップ数の増加や半導体装置のコスト上昇の一因となる。
この発明は、上述した従来技術による問題点を解消するため、炭化珪素半導体装置の内蔵ダイオードの導通により積層欠陥が拡張し、炭化珪素半導体装置のオン抵抗が上昇することを防止する炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の第１半導体層が炭化珪素基板のおもて面に設けられる。第２導電型の第２半導体層が、前記第１半導体層の、前記炭化珪素基板側に対して反対側に設けられる。前記炭化珪素基板よりも不純物濃度の高い第１導電型の第１半導体領域が、前記第２半導体層の内部に選択的に設けられる。前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域が、前記第２半導体層の内部に選択的に設けられる。ゲート酸化膜が、前記第２半導体層に接触し、ゲート電極が前記ゲート酸化膜の前記第２半導体層と接触する面と反対側の表面に設けられる。第１電極が、前記第１半導体領域と接触し、前記第１電極と分離されている第２電極が、前記第２半導体領域と接触する。第３電極が、前記炭化珪素基板の裏面に設けられる。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層を貫通するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート酸化膜を介して設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２電極は、電気抵抗を介して前記第１電極に接続されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２電極は、電気抵抗およびダイオードを介して前記第１電極に接続され、前記ダイオードは、前記第１電極とカソードで接続され、前記第２電極とアノードで接続されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記電気抵抗および前記ダイオードは、前記炭化珪素半導体装置上に成膜されたポリシリコンにより形成されていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する工程を行う。次に、前記第１半導体層の、前記炭化珪素基板側に対して反対側に第２導電型の第２半導体層を形成する工程を行う。次に、前記第２半導体層の内部に、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第１半導体領域を選択的に形成する工程を行う。次に、前記第２半導体層の内部に、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域を選択的に形成する工程を行う。次に、前記第２半導体層に接触するゲート酸化膜を形成する工程を行う。次に、前記ゲート酸化膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する工程を行う。次に、前記第１半導体領域と接触する第１電極を形成する工程を行う。次に、前記第２半導体領域と接触し、前記第１電極と分離されている第２電極を形成する工程を行う。次に、前記炭化珪素基板の裏面に第３電極を形成する工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の制御方法は、次の特徴を有する。まず、上述した炭化珪素半導体装置に対して、前記第１電極および前記第２電極から前記第３電極に向かって電流が流れる際に、前記第２電極に流れる電流値を計測する処理を実行する。次に、前記計測した電流値に基づいて、前記ゲート電極に印加する電圧を設定することで、前記第１電極に流れる電流と前記第２電極に流れる電流との比率を調整する処理を実行する。
また、この発明にかかる炭化珪素半導体装置の制御方法は、上述した発明において、前記計測する処理は、前記第２電極に流れる電流の瞬時値を計測することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の制御方法は、上述した発明において、前記計測する処理は、前記第２電極に流れる電流の所定時間の平均値を計測することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の制御方法は、上述した発明において、前記炭化珪素半導体装置の温度を計測する処理をさらに含み、前記比率を調整する処理は、前記計測した電流値および温度に基づいて、前記ゲート電極に印加する電圧を設定することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の制御方法は、上述した発明において、前記第１電極および前記第２電極から前記第３電極に向かって電流が流れる際に、前記第２電極に流れる電流を所定の値以下に調整することで、前記炭化珪素半導体装置内の結晶欠陥を縮小させることを特徴とする。
上述した発明によれば、第２ソース電極（第２電極）がｐ++型コンタクト領域（第２導電型の第２半導体領域）のみに接触することで、バイポーラ電流を外部に引き出すことができる。これにより、バイポーラ電流を外部回路で計測することができ、計測したバイポーラ電流に基づいて、ゲート電圧を制御してバイポーラ電流を所定の値以下にすることができる。このため、インバータ回路動作中の積層欠陥拡張を防ぐと共に、拡張した積層欠陥を縮小させることができ、炭化珪素半導体装置のオン抵抗が上昇することを防止できる。例えば、炭化珪素半導体装置をインバータ回路に適用した場合、バイポーラ劣化が起こりにくくなる。また、バイポーラ劣化が起こっても、回路動作中に積層欠陥を縮小させることができ、炭化珪素半導体装置の長期信頼性が向上させることができる。
本発明にかかる炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法によれば、炭化珪素半導体装置の内蔵ダイオードの導通により積層欠陥が拡張し、炭化珪素半導体装置のオン抵抗が上昇することを防止できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。 実施例１にかかる炭化珪素半導体装置のバイポーラモードでの電流経路を示す断面図である。 実施例１にかかる炭化珪素半導体装置の自動的なゲートオン動作を示す断面図である。 実施例１にかかる炭化珪素半導体装置の自動的なゲートオン時の内部状態を示す断面図である。 実施例２にかかる炭化珪素半導体装置の外部検出回路によるゲートオン動作を示す断面図である。 実施例３にかかる炭化珪素半導体装置のシリコンダイオード接続を示す断面図である。 実施例４における炭化珪素半導体装置と外部回路を示す断面図である。 実施例４における実施の形態にかかる炭化珪素半導体装置を用いたインバータ回路の一例を示す。 実施例４における炭化珪素半導体装置の動作タイミングと積層欠陥の拡大または縮小を示す図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素ＭＯＳＦＥＴを用いたインバータ回路の一例を示す。 従来の炭化珪素半導体装置の同期整流モードでの電流経路を示す断面図である。 従来の炭化珪素半導体装置の中間モードでの電流経路を示す断面図である。 従来の炭化珪素半導体装置のバイポーラモードでの電流経路を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する（他の図においても同様）。図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１上にｎ型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６、ｎ++型ソース領域（第１導電型の第１半導体領域）７、ｐ++型コンタクト領域（第２導電型の第２半導体領域）８、トレンチ１８、ゲート酸化膜９およびゲート電極１０で構成される。具体的には、ｎ型ドリフト層２のソース側（第１ソース電極１４側）の表面層には、ｐ型ベース層６に接するようにｎ+型領域５が設けられている。ｎ+型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ+型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
ｎ+型領域５の内部には、第１、２ｐ+型領域３、４がそれぞれ選択的に設けられている。第１ｐ+型領域３は、トレンチ１８の底面および底面コーナー部を覆うように設けられている。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。第１ｐ+型領域３は、ｐ型ベース層６とｎ+型領域５との界面よりもドレイン側に深い位置から、ｎ+型領域５とｎ型ドリフト層２との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチ１８の底面付近に、第１ｐ+型領域３とｎ+型領域５との間のｐｎ接合を形成することができる。
第２ｐ+型領域４は、隣り合うトレンチ１８間（メサ部）に、第１ｐ+型領域３と離して、かつｐ型ベース層６に接するように設けられている。第２ｐ+型領域４は、その一部をトレンチ１８側に延在させて部分的に第１ｐ+型領域３と接していてもよい。また、第２ｐ+型領域４は、ｐ型ベース層６とｎ+型領域５との界面から、ｎ+型領域５とｎ型ドリフト層２との界面に達しない深さで設けられている。第２ｐ+型領域４を設けることで、隣り合うトレンチ１８間において、トレンチ１８の底面よりもドレイン側に深い位置に、第２ｐ+型領域４とｎ+型領域５との間のｐｎ接合を形成することができる。このように第１、２ｐ+型領域３、４とｎ+型領域５とでｐｎ接合を形成することで、ゲート酸化膜８のトレンチ１８底面の部分に高電界が印加されることを防止することができる。
ｐ型ベース層６の内部には、互いに接するようにｎ++型ソース領域７およびｐ++型コンタクト領域８がそれぞれ選択的に設けられている。ｐ++型コンタクト領域８の深さは、例えばｎ++型ソース領域７よりも深くてもよい。
トレンチ１８は、基体おもて面からｎ++型ソース領域７、およびｐ型ベース層６を貫通してｎ+型領域５に達する。トレンチ１８は、半導体装置上面（ソース電極パッド側）から見るとストライプ形状を有しており、後述する第２ソース電極１５も同じくトレンチ１８に平行方向にストライプ形状を有している。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート酸化膜９が設けられ、ゲート酸化膜９の内側にポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。第１層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。
第１ソース電極（第１電極）１４は、第１層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ++型ソース領域７に接続される。第１ソース電極１４は、ｐ++型コンタクト領域６と接続されない。第１ソース電極１４は、例えば、５μｍ厚のアルミニウム（Ａｌ）により形成される。第１ソース電極１４を流れる電流は、ユニポーラ電流（ＭＯＳＦＥＴのチャネル電流）である。第１ソース電極１４と第１層間絶縁膜１１との間に、例えば第１ソース電極１４からゲート電極１０側への金属原子の拡散を防止するバリアメタル１３が設けられていてもよい。第１ソース電極１４上には、ソース電極パッド１６が設けられている。
第２ソース電極（第２電極）１５は、シンタリング層からなり、第１層間絶縁膜１１に開口されたコンタクトホールを介して、ｐ++型コンタクト領域８に接続される。第２ソース電極１５は、ｎ++型ソース領域７と接続されない。第２ソース電極１５は、ｐ++型コンタクト領域６に接触している部分のみ分離して、半導体装置外部に引き出すことができる。第２ソース電極１５を流れる電流は、バイポーラ電流（内蔵ダイオード電流）である。第２ソース電極１５上には、低温形成された厚さ１μｍの第２層間絶縁膜１２が設けられている。第２層間絶縁膜１２が、第１ソース電極１４と第２ソース電極１５とを絶縁分離している。また、第２ソース電極１５とゲート電極１０は、第２層間絶縁膜１２で絶縁分離されている。第２ソース電極１５は、シンタリング層のみでなく、上に１μｍ厚程度のアルミニウムを積層しても良い。第２ソース電極１５とゲート電極１０は、ストライプ端部において各電極パッドに接続されており、半導体装置外部にアルミニウムのワイヤを介して引き出される。炭化珪素基体１００の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第３電極）１７が設けられている。
以下に、実施の形態のＭＯＳＦＥＴをインバータ回路に用いた場合における積層欠陥の拡張防止、縮小を詳細に説明する。上述した再結合エネルギーによる積層欠陥の拡張に関する詳細な分析により、バイポーラ電流の電流密度や素子温度などが欠陥拡張の挙動に影響することが分かってきた。特に電流密度に関しては、ある一定の値以下であれば積層欠陥はむしろ縮小することが実験で確かめられており、この現象を用いて半導体装置動作中に積層欠陥を縮小させることが可能である。また、積層欠陥が縮小から拡張に転じる電流密度は素子温度によって決まる。
従って、ＭＯＳＦＥＴをインバータ回路に適用する際に、デッドタイム中のバイポーラ電流を所定の値以下にすることで積層欠陥の拡張を防ぐことができる。また、同期整流中のアームのＭＯＳＦＥＴに所定の電流を流すことで、一旦は拡張した積層欠陥を再び縮小させることができる。ここで、図２０〜図２２で説明したように、ゲート電圧を下げていくに従い内蔵ダイオードにバイポーラ電流が流れ始めるようになる。このため、ゲート電圧を所定の値に調整することで、バイポーラ電流を所望の値にすることができ、電子−ホールの再結合の割合（再結合率）を調整して拡張した積層欠陥を再び縮小に転じさせることができる。
ここで、バイポーラ電流が所望の値になるようなゲート電圧値は、半導体装置の個体差によって異なると共に、素子温度やインバータ回路の過渡状態によっても異なる。このため、バイポーラ電流を計測し、この計測した電流値を基にゲート電圧を最適値に向けて制御する必要がある。
この制御のため、実施の形態では、ソース電極を第１ソース電極１４と第２ソース電極１５とに分離して、第２ソース電極１５をｐ++型コンタクト領域８に接触させることでバイポーラ電流を外部に引き出す。第２ソース電極１５により、バイポーラ電流を外部回路で計測することができ、計測値を、例えば、ゲート電圧を設定することが可能なゲートドライブ回路に渡してゲート電圧を制御することができる。このように、実施の形態のＭＯＳＦＥＴは、ゲート電圧を外部から制御することが可能であり、ゲート電圧の制御により、バイポーラ電流を所定の値以下にすることで、インバータ回路動作中の積層欠陥拡張を防ぐと共に、拡張した積層欠陥を縮小させることができる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２〜９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、ｎ型ドリフト層２をエピタキシャル成長させる。ここまでの状態が図２に記載される。
次に、ｎ型ドリフト層２の上に、第１ｎ+型領域５ａをエピタキシャル成長させる。この第１ｎ+型領域５ａは、ｎ+型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、第１ｎ+型領域５ａの表面層に、第１ｐ+型領域３および下側第２ｐ+型領域４ａをそれぞれ選択的に形成する。この下側第２ｐ+型領域４ａは、第２ｐ+型領域４の一部である。ここまでの状態が図３に記載される。
次に、ｎ型ドリフト層２、第１ｐ+型領域３および下側第２ｐ+型領域４ａの上に、第２ｎ+型領域５ｂをエピタキシャル成長させる。この第２ｎ+型領域５ｂは、ｎ+型領域５の一部であり、第１ｎ+型領域５ａと第２ｎ+型領域５ｂを合わせて、ｎ+型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、第２ｎ+型領域５ｂの表面層に、上側第２ｐ+型領域４ｂをそれぞれ選択的に形成する。この上側第２ｐ+型領域４ｂは、第２ｐ+型領域４の一部であり、下側第２ｐ+型領域４ａと上側第２ｐ+型領域４ｂを合わせて、第２ｐ+型領域４となる。ここまでの状態が図４に記載される。
次に、第２ｎ+型領域５ｂおよび上側第２ｐ+型領域４ｂの上に、ｐ型ベース層６をエピタキシャル成長させる。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ++型ソース領域７を選択的に形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ++型ソース領域７に接するようにｐ++型コンタクト領域８を選択的に形成する。ｎ++型ソース領域７とｐ++型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図５に記載される。
次に、フォトリソグラフィおよびエッチングにより、ｎ++型ソース領域７およびｐ型ベース層６を貫通して、ｎ+型領域５の内部の第１ｐ+型領域３に達するトレンチ１８を形成する。トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図６に記載される。
次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート酸化膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。ここまでの状態が図７に記載される。
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に第１層間絶縁膜１１を形成する。第１層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、第１層間絶縁膜１１およびゲート酸化膜９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させる。ここまでの状態が図８に記載される。
次に、第１層間絶縁膜１１を覆うようにバリアメタル１３を形成してパターニングし、ｎ++型ソース領域７およびｐ++型コンタクト領域８を再度露出させる。次に、ｎ++型ソース領域７に接するように、第１ソース電極１４を形成する。第１ソース電極１４は、バリアメタル１３を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。次に、ｐ++型コンタクト領域８に接するように、第２ソース電極１５を形成する。次に、第２ソース電極１５を覆うように第２層間絶縁膜１２を形成する。ここまでの状態が図９に記載される。
次に、コンタクトホールを埋め込むようにソース電極パッド１６を形成する。ソース電極パッド１６を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極１７のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極１７を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、第２ソース電極がｐ++型コンタクト領域のみに接触することで、バイポーラ電流を外部に引き出すことができる。これにより、バイポーラ電流を外部回路で計測することができ、計測したバイポーラ電流に基づいて、ゲート電圧を制御してバイポーラ電流を所定の値以下にすることができる。このため、インバータ回路動作中の積層欠陥拡張を防ぐと共に、拡張した積層欠陥を縮小させることができ、炭化珪素半導体装置のオン抵抗が上昇することを防止できる。例えば、炭化珪素半導体装置をインバータ回路に適用した場合、バイポーラ劣化が起こりにくくなる。また、バイポーラ劣化が起こっても、回路動作中に積層欠陥を縮小させることができ、炭化珪素半導体装置の長期信頼性を向上させることができる。
（実施例１）
以下の実施例において、インバータ回路に用いた場合を例に、第２ソース電極１５が計測した電流値に基づき、ゲート電圧を制御する方法について詳細に説明する。以下の実施例１〜４では、１２００Ｖ耐圧クラスのトレンチゲート構造の炭化珪素ＭＯＳＦＥＴを例に説明する。
図１０は、実施例１にかかる炭化珪素半導体装置のバイポーラモードでの電流経路を示す断面図である。実施例１では、ＭＯＳＦＥＴの第２ソース電極１５に外部抵抗１９を接続する、またはＭＯＳＦＥＴ上にポリシリコン抵抗を集積し、第２ソース電極１５から抵抗を介して第１ソース電極１４に接続する。図１０は、ＭＯＳＦＥＴの第２ソース電極１５に外部抵抗１９を接続する場合を示す。
図１０に示すように、下アームが還流モードである時、負荷のインダクタンス成分の主電流（負荷電流）が流れ続けるため、下アームのＭＯＳＦＥＴの内蔵ダイオードに還流電流３１が流れる。還流電流３１が流れると、ドレイン電極１７の電位が第１ソース電極１４の電位より低下する。内蔵ダイオードが順バイアスされるとバイポーラ電流が流れ始めるが、第２ソース電極１５に外部抵抗が接続されているので、ｐ++型コンタクト領域８の電位が抵抗の電圧降下によって低下する。ｐ++型コンタクト領域８はｐ型ベース層６と連結しており、ｐ型ベース層６の電位も同時に低下する。従って、ｐ型ベース層６の電位に対してゲート電極１０の電位が相対的に正になり、やがてチャネル部に電子反転層が形成され、ＭＯＳチャネルが自動的にオンになる。
図１１は、実施例１にかかる炭化珪素半導体装置の自動的なゲートオン動作を示す断面図である。図１１に示すように、ＭＯＳチャネルが自動的にオンになることにより、第１ソース電極１４を経由して電子電流である還流電流３２が流れ始める。図１２は、実施例１にかかる炭化珪素半導体装置の自動的なゲートオン時の内部状態を示す断面図である。図１２は、ＭＯＳチャネルが自動的にオンになった際の、内部のドーピング分布、電位分布、および電子電流分布のシミュレーション結果である。図１２（ａ）は、炭化珪素半導体装置の不純物の濃度分布を示す。図１２（ｂ）は、炭化珪素半導体装置の電位分布を示す。図１２（ｃ）は、炭化珪素半導体装置の電子電流分布を示す。
図１２（ｂ）から、ｐ++型コンタクト領域８、ｐ型ベース層６の電位が低下し、ｐ型ベース層６の電位に対してゲート電極１０の電位が相対的に正になることがわかる。また、図１２（ｃ）から、ＭＯＳチャネルの電子電流が大きくなり、ＭＯＳチャネルが自動的にオンになり、第１ソース電極１４を経由して還流電流３２が流れていることが分かる。
第１ソース電極１４には、外部抵抗１９が接続されておらず、還流電流３２のほとんどは、第１ソース電極１４を経由する電子電流である。従って、ｎ型ドリフト層２におけるキャリア再結合はほとんど発生しない。やがて、デッドタイム期間が終了して、下アームＭＯＳＦＥＴのゲートにオン信号が入ると、第２ソース電極１５を流れるわずかな内蔵ダイオードの電流に頼らなくとも、ＭＯＳチャネルはオン状態を維持する。
以上のように、実施例１では、第２ソース電極１５に抵抗１８を接続することにより、ＭＯＳチャネルを自動的にオンすることができる。還流電流３１を内蔵ダイオードに流さないことにより、キャリア再結合を減少させ、還流モード時におけるバイポーラ劣化を抑制することができる。
（実施例２）
上記の実施例２の方法では、デッドタイム期間において、第２ソース電極１５を流れるわずかな内蔵ダイオードの電流によって、ＭＯＳチャネルを自動的にオンさせている。実施例２では、外部回路で還流電流３２を検出して、実施例１より早く下アームのＭＯＳチャネルをオンさせることができる。図１３は、実施例２にかかる炭化珪素半導体装置の外部検出回路によるゲートオン動作を示す断面図である。図１３に示すように、実施例２では、第２ソース電極１５に外部抵抗１９と、第２ソース電極１５の電位を検出する検出回路２０を接続し、ゲート電極１０に、検出回路２０が検出した値によりゲート電圧を制御可能なゲートドライバ２１を接続する。
実施例２では、まず、検出回路２０は、内蔵ダイオードに還流電流３１が流れることによる第２ソース電極１５の電位低下を検出する。次に、検出回路２０は、ゲートドライバ２１に検出値を渡す。次に、ゲートドライバ２１は、検出値に基づき、ゲート電圧を上げて、ＭＯＳチャネルをオンする。これにより、第１ソース電極１４を経由して還流電流３２が流れる。
以上のように、実施例２では、内蔵ダイオードに流れる電流による自動オン動作に頼らずに、ＭＯＳチャネルに電流を流し始めることが可能であり、実施例１より早く下アームのＭＯＳチャネルをオンさせることができる。
（実施例３）
上記の実施例１、２は、インバータ回路の下アームのＭＯＳＦＥＴが還流モードにある期間の例であったが、実施例３は、下アームのＭＯＳＦＥＴがオン状態にあるときにゲートにオフ信号を加えた場合の例である。
ゲートにオフ信号が加えられた場合、下アームのＭＯＳＦＥＴは、ターンオフ動作を始め、ＭＯＳＦＥＴ内部の空乏層進展による変位電流が流れる。変位電流はｐ++型コンタクト領域８において、ホール電流として第２ソース電極１５に向かって流れ込み、還流モード時の還流電流とは逆方向である。このため、第２ソース電極１５に接続された抵抗１８における電圧降下によってｐ++型コンタクト領域８の電位は上昇する。
従って、ｐ++型コンタクト領域８とｎ+型領域５からなるｐｎ接合が順バイアスされ、ｎ+型領域５から電子が注入されてｎ型ドリフト層２に流れ込むといったバイポーラ動作が発生する。このように、ＭＯＳチャネルがオフしているにもかかわらず電子電流が流れ続けるため、損失が増大する。さらに、この電流による発熱によりＭＯＳＦＥＴが破壊される場合もある。
このため、実施例３では、第２ソース電極１５の外部にシリコンダイオード２２を接続する、または、炭化珪素半導体装置上にポリシリコンダイオードを集積する。図１４は、実施例３にかかる炭化珪素半導体装置のシリコンダイオード接続を示す断面図である。
ここで、シリコンダイオード２２の電流立ち上がり電圧を、炭化珪素のｐｎ接合のオン電圧より低くすることで、炭化珪素半導体装置内部でｐｎ接合がオンする前にホール電流を炭化珪素半導体装置外部に引き抜くことが可能である。これにより、シリコンダイオード２２を経由して、ｐ++型コンタクト領域８から容易にホール電流が流れ出るようになり、抵抗１８における電圧降下の発生を抑えることができる。このため、ＭＯＳチャネルターンオフ時の破壊防止が可能になる。
以上の実施例１〜３のように炭化珪素半導体の構造、炭化珪素半導体の外部回路または炭化珪素半導体の制御方法を組み合わせることで、炭化珪素ＭＯＳＦＥＴの還流モード時におけるバイポーラ劣化を抑制することができる。
（実施例４）
実施例１〜３に示した方法を用いると、炭化珪素ＭＯＳＦＥＴの還流モード時におけるバイポーラ劣化が抑制されるが、完全に抑制されるわけではない。わずかなホール電流がｎ型ドリフト層２を流れるため、炭化珪素ＭＯＳＦＥＴの使用時間が長くなるにしたがって累積的に積層欠陥が拡張する場合がある。
そこで、実施例４では、還流電流が流れているＭＯＳＦＥＴにおいてゲートをオンする同期整流の期間において、ゲート電圧を適切な値に制御して内蔵ダイオードに流れる電流と、ＭＯＳチャネルを流れる電流の比率を制御し、積層欠陥を縮小させる。例えば、同期整流の期間におけるホール電流密度を１Ａ／ｃｍ2以下の値に設定することで、一度は拡大した積層欠陥を縮小させることができる。
積層欠陥の縮小がもっとも早い最適なホール電流密度は、ｐ型ベース層６の不純物濃度、ｎ+型炭化珪素基板１の不純物濃度、ｎ型ドリフト層２のキャリアライフタイムおよび半導体装置の温度などのパラメータによって決まる。これらのパラメータを基に設定電流値を事前に決定する。
図１５は、実施例４における炭化珪素半導体装置と外部回路を示す断面図である。実施例４では、外部回路に、外部抵抗１９、ゲートドライバ２１およびシリコンダイオード２２に加えて、電圧センサ２３、温度センサ２４および演算回路２５が接続される。電圧センサ２３は、外部抵抗１９による電圧降下を検出するセンサであり、温度センサ２４は炭化珪素半導体装置の温度を検出するセンサである。電圧センサ２３が、外部抵抗１９による電圧降下を検出することで、第２ソース電極１５に流れる電流、つまり内蔵ダイオードに流れる電流を計測することができる。第２ソース電極１５に流れる電流は、特定の瞬間における値（瞬時値）を計測しても良いし、所定の時間における平均値（時間平均値）を計測しても良い。
演算回路２５は、計測した電流値と、設定電流値とを比較し、内蔵ダイオードの電流値が設定電流値より大きい場合にはゲート電圧を下げ、逆の場合はゲート電圧を上げる制御をゲートドライバ２１に対して行う。このようにして、演算回路２５は、内蔵ダイオードを流れる電流が設定電流値以下になるように制御する。なお、ゲート電圧が高いとＭＯＳチャネルの抵抗が減少し、還流電流のほとんどがチャネル電流になる。一方、ゲート電圧が低すぎると、ＭＯＳチャネルの抵抗が増加し、還流電流のほとんどが内蔵ダイオード電流となる。このため、ゲート電圧を制御することで、内蔵ダイオードに流れる電流と、ＭＯＳチャネルを流れる電流の比率を制御し、内蔵ダイオードを流れる電流が設定電流値以下になるように制御できる。
このように、実施例４では、ｐ++型コンタクト領域８から注入されるホール電流を設定電流値以下に制御することが可能である。このため、実施例４の炭化珪素半導体装置は、ホール電流に流れる同期整流期間に積層欠陥を縮小させることが可能になる。
図１６は、実施例４における実施の形態にかかる炭化珪素半導体装置を用いたインバータ回路の一例を示す。インバータ回路１６００は、実施の形態にかかる複数のＭＯＳＦＥＴ１６０１を備え、モータ等の負荷１６０３を駆動するための回路である。図１６において、ダイオード１６０２はＭＯＳＦＥＴ１６０１の寄生ｐｎダイオード１６０２を示す。図１７は、実施例４における炭化珪素半導体装置の動作タイミングと積層欠陥の拡大または縮小を示す図である。縦軸は、ゲート電圧を示し、横軸は時間を示す。
図１７において、ＯＮはゲートがオンであることを示し、ＯＦＦはゲートがオフであることを示す。また、Ｑ１は、上アームのＭＯＳＦＥＴ１６０１を示し、Ｑ２は、下アームのＭＯＳＦＥＴ１６０１を示す。また、横軸において、負荷電流で示される期間は、下アームのＭＯＳＦＥＴ１６０１（以下Ｑ２と略する）のゲートがオフであり、Ｑ２に負荷電流が流れる期間である。デッドタイムで示される期間は、上アームのＭＯＳＦＥＴ１６０１とＱ２の両方ゲートがオフである期間であり、ｐ++型コンタクト領域８から注入されるホール電流により、積層欠陥が拡大する期間である。同期整流で示される期間は、Ｑ２のゲートがオンであり、Ｑ２に還流電流が流れる期間である。この期間に流れる還流電流は、設定電流値以下に制御されているため、積層欠陥が縮小する期間である。
以上のように、本発明にかかる炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ型ドリフト層
３ 第１ｐ+型領域
４ 第２ｐ+型領域
４ａ 下側第２ｐ+型領域
４ｂ 上側第２ｐ+型領域
５ ｎ+型領域
５ａ 第１ｎ+型領域
５ｂ 第２ｎ+型領域
６ ｐ型ベース層
７ ｎ++型ソース領域
８ ｐ++型コンタクト領域
９ ゲート酸化膜
１０ ゲート電極
１１ 第１層間絶縁膜
１２ 第２層間絶縁膜
１３ バリアメタル
１４ 第１ソース電極
１５ 第２ソース電極
１６ ソース電極パッド
１７ ドレイン電極
１８ トレンチ
１９ 外部抵抗
２０ 検出回路
２１ ゲートドライバ
２２ シリコンダイオード
２３ 電圧センサ
２４ 温度センサ
２５ 演算回路
３１、３２ 還流電流
１００ 半導体基体
１６００、１９００ インバータ回路
１６０１、１９０１ ＭＯＳＦＥＴ
１６０２、１９０２ 寄生ｐｎダイオード
１６０３、１９０３ 負荷

Claims (11)

  1. 炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第２半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記第２半導体層に接触するゲート酸化膜と、
    前記ゲート酸化膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
    前記第１半導体領域と接触する第１電極と、
    前記第２半導体領域と接触し、前記第１電極と分離されている第２電極と、
    前記炭化珪素基板の裏面に設けられた第３電極と、
    を備えることを特徴とする炭化珪素半導体装置。
  2. 前記第２半導体層を貫通するトレンチをさらに備え、
    前記ゲート電極は、前記トレンチの内部に前記ゲート酸化膜を介して設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第２電極は、電気抵抗を介して前記第１電極に接続されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第２電極は、電気抵抗およびダイオードを介して前記第１電極に接続され、前記ダイオードは、前記第１電極とカソードで接続され、前記第２電極とアノードで接続されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  5. 前記電気抵抗および前記ダイオードは、前記炭化珪素半導体装置上に成膜されたポリシリコンにより形成されていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
  6. 炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する工程と、
    前記第１半導体層の、前記炭化珪素基板側に対して反対側に第２導電型の第２半導体層を形成する工程と、
    前記第２半導体層の内部に、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第１半導体領域を選択的に形成する工程と、
    前記第２半導体層の内部に、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域を選択的に形成する工程と、
    前記第２半導体層に接触するゲート酸化膜を形成する工程と、
    前記ゲート酸化膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する工程と、
    前記第１半導体領域と接触する第１電極を形成する工程と、
    前記第２半導体領域と接触し、前記第１電極と分離されている第２電極を形成する工程と、
    前記炭化珪素基板の裏面に第３電極を形成する工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  7. 炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第２半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記第２半導体層に接触するゲート酸化膜と、
    前記ゲート酸化膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
    前記第１半導体領域と接触する第１電極と、
    前記第２半導体領域と接触し、前記第１電極と分離されている第２電極と、
    前記炭化珪素基板の裏面に設けられた第３電極と、
    を備える炭化珪素半導体装置に対して、
    前記第１電極および前記第２電極から前記第３電極に向かって電流が流れる際に、前記第２電極に流れる電流値を計測し、
    前記計測した電流値に基づいて、前記ゲート電極に印加する電圧を設定することで、前記第１電極に流れる電流と前記第２電極に流れる電流との比率を調整する
    処理を実行することを特徴とする炭化珪素半導体装置の制御方法。
  8. 前記計測する処理は、前記第２電極に流れる電流の瞬時値を計測することを特徴とする請求項７に記載の炭化珪素半導体装置の制御方法。
  9. 前記計測する処理は、前記第２電極に流れる電流の所定時間の平均値を計測することを特徴とする請求項７に記載の炭化珪素半導体装置の制御方法。
  10. 前記炭化珪素半導体装置の温度を計測する処理をさらに含み、
    前記比率を調整する処理は、前記計測した電流値および温度に基づいて、前記ゲート電極に印加する電圧を設定することを特徴とする請求項７〜９のいずれか一つに記載の炭化珪素半導体装置の制御方法。
  11. 前記第１電極および前記第２電極から前記第３電極に向かって電流が流れる際に、前記第２電極に流れる電流を所定の値以下に調整することで、前記炭化珪素半導体装置内の結晶欠陥を縮小させることを特徴とする請求項７〜１０のいずれか一つに記載の炭化珪素半導体装置の制御方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018007219A (ja) * 2016-07-08 2018-01-11 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の駆動方法および炭化珪素半導体装置の駆動回路
JP2019102554A (ja) * 2017-11-29 2019-06-24 国立研究開発法人産業技術総合研究所 半導体装置
JP2019106483A (ja) * 2017-12-13 2019-06-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2019161000A (ja) * 2018-03-13 2019-09-19 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法
JP2019160898A (ja) * 2018-03-09 2019-09-19 富士電機株式会社 半導体装置
JP2020064950A (ja) * 2018-10-16 2020-04-23 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7012306B2 (ja) 2018-03-01 2022-01-28 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード及びその製造方法
SE542607C2 (en) * 2018-06-29 2020-06-16 Ascatron Ab MOSFET in SiC with self-aligned lateral MOS channel
US10707340B2 (en) * 2018-09-07 2020-07-07 Semiconductor Components Industries, Llc Low turn-on voltage silicon carbide rectifiers
JP7290028B2 (ja) * 2019-01-21 2023-06-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7293749B2 (ja) * 2019-03-14 2023-06-20 富士電機株式会社 炭化珪素半導体装置の選別方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012846A (ja) * 1998-06-22 2000-01-14 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2003318409A (ja) * 2002-04-23 2003-11-07 Denso Corp 半導体装置及びその製造方法
JP2003318397A (ja) * 2002-04-24 2003-11-07 Nissan Motor Co Ltd 電界効果トランジスタとその製造方法
WO2007135940A1 (ja) * 2006-05-18 2007-11-29 Panasonic Corporation 半導体素子およびその製造方法
JP2008017237A (ja) * 2006-07-07 2008-01-24 Mitsubishi Electric Corp 電子部品およびその電子部品を用いた電力変換器
JP2009088326A (ja) * 2007-10-01 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2010521799A (ja) * 2006-08-17 2010-06-24 クリー インコーポレイテッド 高電力絶縁ゲート・バイポーラ・トランジスタ
JP2014120539A (ja) * 2012-12-14 2014-06-30 Toyoda Gosei Co Ltd 半導体装置
JP2015032745A (ja) * 2013-08-05 2015-02-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
JP2016021460A (ja) * 2014-07-14 2016-02-04 豊田合成株式会社 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
CN102414818B (zh) 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
JP2012104856A (ja) 2009-04-30 2012-05-31 Panasonic Corp 半導体素子、半導体装置および電力変換器
JP5472309B2 (ja) * 2009-10-01 2014-04-16 トヨタ自動車株式会社 半導体装置
JP5592997B2 (ja) * 2011-05-30 2014-09-17 パナソニック株式会社 半導体素子およびその製造方法
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6472776B2 (ja) * 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012846A (ja) * 1998-06-22 2000-01-14 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2003318409A (ja) * 2002-04-23 2003-11-07 Denso Corp 半導体装置及びその製造方法
JP2003318397A (ja) * 2002-04-24 2003-11-07 Nissan Motor Co Ltd 電界効果トランジスタとその製造方法
WO2007135940A1 (ja) * 2006-05-18 2007-11-29 Panasonic Corporation 半導体素子およびその製造方法
JP2008017237A (ja) * 2006-07-07 2008-01-24 Mitsubishi Electric Corp 電子部品およびその電子部品を用いた電力変換器
JP2010521799A (ja) * 2006-08-17 2010-06-24 クリー インコーポレイテッド 高電力絶縁ゲート・バイポーラ・トランジスタ
JP2009088326A (ja) * 2007-10-01 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2014120539A (ja) * 2012-12-14 2014-06-30 Toyoda Gosei Co Ltd 半導体装置
JP2015032745A (ja) * 2013-08-05 2015-02-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
JP2016021460A (ja) * 2014-07-14 2016-02-04 豊田合成株式会社 半導体装置およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018007219A (ja) * 2016-07-08 2018-01-11 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の駆動方法および炭化珪素半導体装置の駆動回路
JP2019102554A (ja) * 2017-11-29 2019-06-24 国立研究開発法人産業技術総合研究所 半導体装置
JP7029711B2 (ja) 2017-11-29 2022-03-04 国立研究開発法人産業技術総合研究所 半導体装置
JP2019106483A (ja) * 2017-12-13 2019-06-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7052330B2 (ja) 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2019160898A (ja) * 2018-03-09 2019-09-19 富士電機株式会社 半導体装置
JP7196403B2 (ja) 2018-03-09 2022-12-27 富士電機株式会社 半導体装置
JP2019161000A (ja) * 2018-03-13 2019-09-19 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法
JP2020064950A (ja) * 2018-10-16 2020-04-23 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7151363B2 (ja) 2018-10-16 2022-10-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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