JP2020064950A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】トレンチ底部におけるアバランシェ・ブレークダウンの発生を抑制することができるとともに、製造プロセスを簡略化することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。【解決手段】トレンチゲート型ＭＯＳＦＥＴであって、ｎ-型ドリフト領域２とｐ型ベース領域４との間のｎ型電流拡散領域３に、トレンチ７の底部に対向する第１ｐ+型領域２１と、隣り合うトレンチ７間に配置された第２ｐ+型領域２２と、を有する。第１，２ｐ+型領域２１，２２は、半導体基板１０のおもて面から見て、トレンチ７が延在する第１方向Ｘに平行に延在し、ｐ+型連結部２３により部分的に連結された梯子状に配置される。第２ｐ+型領域２２は、ドレイン側の表面の一部にソース側に凹んだ凹部２４を有する。凹部２４は、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に１つ以上設けられている。【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）を半導体材料に用いた半導体装置（以下、炭化珪素半導体装置とする）は、シリコン（Ｓｉ）を半導体材料に用いた従来の半導体装置と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
また、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、半導体基板上に平板状にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）が設けられたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。トレンチゲート構造は、炭化珪素からなる半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。
従来のトレンチゲート構造の炭化珪素半導体装置として、ｎ型電流拡散領域のｎ型不純物濃度を、トレンチの底部に厚さ方向Ｚに対向する第１ｐ+型領域の直下の部分よりも、隣り合うトレンチ間（メサ領域）の第２ｐ+型領域の直下の部分で低くした装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、このｎ型電流拡散領域のｎ型不純物濃度分布によりトレンチ底部の耐圧（耐電圧）をメサ領域の中央付近の耐圧よりも高くして、トレンチ底部におけるアバランシェ・ブレークダウンの発生を抑制している。
従来のトレンチゲート構造の炭化珪素半導体装置の構造について説明する。図２１は、従来の炭化珪素半導体装置の構造を示す断面図である。図２１は、下記特許文献１の図１である。図２２は、図２１の斜視図である。図２２には、トレンチ１０７間（メサ領域）におけるｎ型電流拡散領域１０３の内部の構成を最も右側のメサ領域にのみ層間絶縁膜１１１を透過させて示すが、メサ領域の構成はすべてのメサ領域で同じである。また、図２２では、ソース電極１１２を構成する金属膜１１２ｂを図示省略する。
図２１，２２に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１１０を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）である。ｐ型ベース領域１０４、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６、トレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９でＭＯＳゲートが構成されている。
ｎ-型ドリフト領域１０２とｐ型ベース領域１０４との間に、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）であるｎ型電流拡散領域１０３が設けられている。ｎ型電流拡散領域１０３の内部に、第１，２ｐ+型領域１２１，１２２が設けられている。第１ｐ+型領域１２１は、トレンチ１０７の底部に厚さ方向（縦方向）に対向する。第２ｐ+型領域１２２は、隣り合うトレンチ１０７間（メサ領域）に、第１ｐ+型領域１２１と離して設けられ、ｐ+型領域１２３によって第１ｐ+型領域１２１に部分的に連結されている。
また、ｎ型電流拡散領域１０３の内部には、第２ｐ+型領域１２２の直下（ｎ+型ドレイン領域１０１側）にｎ+型領域１２４が設けられている。このｎ+型領域１２４により、ｎ型電流拡散領域１０３のｎ型不純物濃度は、第１ｐ+型領域１２１の直下の部分１３１よりも、第２ｐ+型領域１２２の直下の部分１３２で低くなっている。符号１０１，１１３は、それぞれｎ+型ドレイン領域およびドレイン電極である。符号１１２ａ，１１２ｂは、半導体基板１１０上に順に積層されてソース電極１１２を構成する金属膜である。
特開２０１８−０１９０４６号公報
しかしながら、上述した従来のトレンチゲート構造の炭化珪素半導体装置（図２１，２２参照）では、ｎ型電流拡散領域１０３の内部に耐圧の低い部分となるｎ+型領域１２４をイオン注入により形成する。このため、ｎ型電流拡散領域１０３の内部にｎ+型領域１２４を選択的に形成する工程数だけ製造プロセスが長くなってしまう。
この発明は、上述した従来技術による問題点を解消するため、トレンチ底部におけるアバランシェ・ブレークダウンの発生を抑制することができるとともに、製造プロセスを簡略化することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１半導体層は、炭化珪素からなる半導体基板の裏面を構成する。第１導電型の第２半導体層は、前記第１半導体層よりも前記半導体基板のおもて面側に、前記第１半導体層に接して設けられ、前記半導体基板を構成する。第２導電型の第３半導体層は、前記半導体基板の、前記第１半導体層および前記第２半導体層を除く部分であり、前記半導体基板のおもて面を構成する。前記第３半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。第２導電型の第２半導体領域は、前記第３半導体層の、前記第１半導体領域を除く部分である。
トレンチは、前記第１半導体領域および前記第２半導体領域を貫通して前記第２半導体層に達し、かつ前記半導体基板のおもて面に平行な第１方向に直線状に延在する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第１の第２導電型領域は、前記第２半導体層の内部において前記トレンチの底部に厚さ方向に対向し、前記第２半導体領域と離して選択的に設けられ、前記第１方向に直線状に延在する。第２の第２導電型領域は、前記第２半導体層の内部に、前記トレンチおよび前記第１の第２導電型領域と離して、かつ前記第２半導体領域に接して設けられ、前記第１方向に直線状に延在する。
第３の第２導電型領域は、前記第２半導体層の内部において前記第１の第２導電型領域と前記第２の第２導電型領域との間に設けられ、前記第１方向に所定間隔で点在して前記第１の第２導電型領域と前記第２の第２導電型領域とを部分的に連結する。第１電極は、前記半導体基板のおもて面に設けられ、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられ、前記第１半導体層に電気的に接続されている。前記第２の第２導電型領域は、前記第２電極側の表面の一部に前記第１電極側に凹んだ凹部を有する。前記凹部は、前記第２の第２導電型領域の、前記第１方向に隣り合う前記第３の第２導電型領域との連結箇所間に１つ以上設けられている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凹部は、前記第２の第２導電型領域の、前記第１方向に隣り合う前記第３の第２導電型領域とのすべての連結箇所間に同じ個数ずつ設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凹部は、前記第２の第２導電型領域の、前記第１方向に隣り合う前記第３の第２導電型領域との連結箇所間に等間隔に設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凹部は、前記第２の第２導電型領域の、前記第３の第２導電型領域との連結箇所から前記第１方向へ離して設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凹部は、前記第２の第２導電型領域の、前記第３の第２導電型領域との連結箇所から前記第１方向に０．２５μｍ以上離して設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凹部の前記第１方向の幅はすべての前記凹部で同じであることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層の、前記第３半導体層との界面側の表面層に、前記第２半導体層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備える。前記トレンチの底部は前記第３半導体領域の内部で終端する。前記第１の第２導電型領域、前記第２の第２導電型領域および前記第３の第２導電型領域は、前記第３半導体領域の内部に選択的に設けられていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる第１半導体層の表面に、炭化珪素からなる第２半導体層を堆積する第１工程を行う。次に、第１の第２導電型領域の形成領域に対応する第１開口部、第２の第２導電型領域の形成領域に対応する第２開口部および第３の第２導電型領域の形成領域に対応する第３開口部を有する第１イオン注入用マスクを前記第２半導体層の表面に形成する第２工程を行う。次に、前記第１イオン注入用マスクを用いて第２導電型不純物をイオン注入して、前記第２半導体層の表面層に、前記第１の第２導電型領域、第４の第２導電型領域および前記第３の第２導電型領域をそれぞれ選択的に形成する第３工程を行う。次に、前記第１イオン注入用マスクを除去する第４工程を行う。次に、前記第２半導体層の表面に第１導電型半導体層を堆積して、前記第２半導体層の厚さを厚くする第５工程を行う。
次に、前記第２の第２導電型領域の形成領域に対応する第４開口部を有する第２イオン注入用マスクを前記第２半導体層の表面に形成する第６工程を行う。次に、前記第２イオン注入用マスクを用いて第２導電型不純物をイオン注入して、前記第２半導体層の厚さを増した部分に、前記第４の第２導電型領域に達する深さで第５の第２導電型領域を選択的に形成して、前記第４の第２導電型領域および前記第４の第２導電型領域を厚さ方向に連結してなる前記第２の第２導電型領域を形成する第７工程を行う。次に、前記第２イオン注入用マスクを除去する第８工程を行う。次に、前記第２半導体層の表面に炭化珪素からなる第３半導体層を堆積することで、前記第１半導体層、前記第２半導体層および前記第３半導体層を有し、前記第１半導体層で裏面が構成され、前記第３半導体層でおもて面が構成された半導体基板を作製する第９工程を行う。
次に、前記第３半導体層の内部に第１導電型の第１半導体領域を選択的に形成し、前記第３半導体層の、前記第１半導体領域を除く部分を第２導電型の第２半導体領域とする第１０工程を行う。次に、前記第１半導体領域および前記第２半導体領域を貫通して前記第２半導体層に達して、底部が前記第１の第２導電型領域に深さ方向に対向し、かつ前記第２の第２導電型領域と離してトレンチを形成する第１１工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第１２工程を行う。次に、前記半導体基板のおもて面に、前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第１３工程を行う。次に、前記半導体基板の裏面に、前記第１半導体層に電気的に接続された第２電極を形成する第１４工程を行う。前記第１１工程では、前記半導体基板のおもて面に平行な第１方向に直線状に延在する前記トレンチを形成する。
前記第２工程では、前記第１方向に直線状に延在する前記第１開口部と、前記第１開口部と離した位置において前記第１方向に所定間隔で点在する前記第２開口部と、前記第１開口部と前記第２開口部との間において、前記第１方向に所定間隔で点在して前記第１開口部と前記第２開口部とを連結する前記第３開口部と、を有し、かつ前記第１方向に隣り合う前記第３開口部の間の部分に、前記第１方向に隣り合う前記第２開口部に挟まれた部分を１つ以上連結させた前記第１イオン注入用マスクを形成する。前記第６工程では、前記第１方向に直線状に延在し、前記第４の第２導電型領域と、前記第２半導体層の、隣り合う前記第４の第２導電型領域間の部分と、を露出する前記第４開口部を有する前記第２イオン注入用マスクを形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１イオン注入用マスクは、前記第１方向に０．４μｍ以上の間隔で点在する前記第２開口部を有することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１イオン注入用マスクは、前記第１方向に１．４μｍ以下の間隔で点在する前記第２開口部を有することを特徴とする。
上述した発明によれば、トレンチ間（メサ領域）の第２の第２導電型領域の凹部で電界集中が起きるため、第２半導体層と第１の第２導電型領域とのｐｎ接合で得られる耐圧よりも、第２半導体層との第２導電型領域とのｐｎ接合で得られる耐圧を低くすることができる。また、上述した発明によれば、従来構造（図２１，２２参照）のように、第２半導体層との第２導電型領域とのｐｎ接合で得られる耐圧を低くするために、メサ領域の第２の第２導電型領域の直下のｎ型領域を必要としない。このため、当該ｎ型領域を形成するための工程を省略することができる。かつ、第２ｐ+型領域の凹部は、第２ｐ+型領域を形成するための第１イオン注入用マスクのレイアウト変更によって容易に形成可能であるため、新たな工程を追加する必要がない。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、トレンチ底部におけるアバランシェ・ブレークダウンの発生を抑制することができるとともに、製造プロセスを簡略化することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す斜視図である。 図１の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す平面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施例１の各試料の一部を示す断面図である。 実施例１の第２ｐ+型領域の間引き幅と耐圧およびドレイン−ソース間リーク電流との関係を示す特性図である。 実施例２の各試料の一部を示す断面図である。 実施例２の第２ｐ+型領域の間引き個数と耐圧およびドレイン−ソース間リーク電流との関係を示す特性図である。 実施例２の第２ｐ+型領域の間引き個数と耐圧およびドレイン−ソース間リーク電流との関係を示す特性図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 図２１の斜視図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す斜視図である。図１には、ｎ型電流拡散領域３の内部の構成を透過させて示す。また、図１には、隣り合うトレンチ７間（メサ領域）構成を最も右側のメサ領域のみ層間絶縁膜１１を透過させて詳細に示すが、メサ領域の構成はすべてのメサ領域で同じである。図２は、図１の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２には、第１，２ｐ+型領域２１，２２およびｐ+型連結部２３をハッチングで示し、第２ｐ+型領域２２の凹部２４を破線で示す。
図１に示す実施の形態にかかる炭化珪素半導体装置４０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１０のおもて面側に一般的なトレンチゲート構造のＭＯＳゲートを備え、かつｎ型電流拡散領域３の内部においてＭＯＳゲートから離れた位置に耐圧（耐電圧）の低い第２部分３２を選択的に有する縦型ＭＯＳＦＥＴである。図１には、素子がオン状態のときに主電流が流れる活性領域のみを示し、活性領域の周囲を囲むエッジ終端領域を図示省略する。エッジ終端領域は、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する耐圧構造を有する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
ＭＯＳゲートは、ｐ型ベース領域（第２半導体領域）４、ｎ+型ソース領域（第１半導体領域）５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８、ゲート電極９で構成される。具体的には、半導体基板１０は、例えば、炭化珪素からなるｎ+型出発基板（第１半導体層）４１のおもて面にｎ-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層（第２，３半導体層）４２，４３を順にエピタキシャル成長させてなる炭化珪素エピタキシャル基板である。ｎ+型出発基板４１は、ｎ+型ドレイン領域１を構成する。半導体基板１０の、ｐ型炭化珪素層４３側の主面をおもて面とし、ｎ+型出発基板４１側の主面（ｎ+型出発基板４１の裏面）を裏面とする。
ｎ-型炭化珪素層４２の内部には、ｐ型炭化珪素層４３に接して、ｎ型電流拡散領域（第３半導体領域）３が設けられている。ｎ型電流拡散領域３は、ｎ-型炭化珪素層４２とｐ型炭化珪素層４３との境界に沿って一様な厚さで設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）である。ｎ-型炭化珪素層４２の、ｎ型電流拡散領域３を除く部分がｎ-型ドリフト領域２である。ｎ型電流拡散領域３の内部には、第１，２ｐ+型領域（第１，２の第２導電型領域）２１，２２がそれぞれ選択的に設けられている。第１，２ｐ+型領域２１，２２の詳細な説明については後述する。
ｐ型炭化珪素層４３の内部には、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｐ++型コンタクト領域６は、半導体基板１０のおもて面に平行な方向に、ｎ+型ソース領域５よりもゲート電極９から離れた位置に配置されている。ｐ型炭化珪素層４３の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分がｐ型ベース領域４である。トレンチ７は、ｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域３に達する。トレンチ７は、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に設けられている。
トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。ソース電極（第１電極）１２は、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接し、かつ層間絶縁膜１１によりゲート電極９と電気的に絶縁されている。ソース電極１２は、複数の金属膜を積層してなる積層構造を有していてもよい。図１には、ソース電極１２を構成する複数の金属膜のうち、ｎ+型ソース領域５およびｐ++型コンタクト領域６にオーミック接触する金属膜を図示し、バリアメタルやソースパッドなどの金属膜を図示省略する。半導体基板１０の裏面に、ｎ+型ドレイン領域１に接してドレイン電極（第２電極）１３が設けられている。
次に、第１，２ｐ+型領域２１，２２について、図２を参照して詳細に説明する。図２では、第１，２ｐ+型領域２１，２２および後述するｐ+型連結部（第３の第２導電型領域）２３をハッチングで示す。第１，２ｐ+型領域２１，２２は、ｎ型電流拡散領域３の内部においてトレンチ７が延在する第１方向Ｘに平行なストライプ状に配置されている。また、第１，２ｐ+型領域２１，２２は、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに交互に繰り返し配置されている。第１，２ｐ+型領域２１，２２は、第１，２ｐ+型領域２１，２２とｎ型電流拡散領域３とのｐｎ接合により、ＭＯＳＦＥＴのオフ時にゲート絶縁膜８にかかる電界を緩和する機能を有する。
具体的には、第１ｐ+型領域２１は、トレンチ７の底部に厚さ方向Ｚに対向する。第１ｐ+型領域２１の内部でトレンチ７の底部が終端していてもよい。また、第１ｐ+型領域２１は、ｐ型ベース領域４およびｎ-型ドリフト領域２と離して設けられている。すなわち、第１ｐ+型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との境界よりも半導体基板１０のおもて面からドレイン側（ｎ+型ドレイン領域１側）に深い位置で、かつｎ型電流拡散領域３とｎ-型ドリフト領域２との境界よりもソース側（ｎ+型ソース領域５側）に浅い位置に設けられている。
第２ｐ+型領域２２は、メサ領域においてｐ型ベース領域４に接し、かつ第１ｐ+型領域２１およびトレンチ７と離して設けられている。第２ｐ+型領域２２は、ｎ-型ドリフト領域２と離して設けられている。すなわち、第２ｐ+型領域２２は、半導体基板１０のおもて面からｎ型電流拡散領域３とｎ-型ドリフト領域２との境界よりもソース側に浅い位置に設けられている。第２ｐ+型領域２２は、例えば、メサ領域の略中央に設けられ、ｐ型ベース領域４を挟んでｐ++型コンタクト領域６に厚さ方向Ｚに対向する。
また、第２ｐ+型領域２２は、ｎ型電流拡散領域３を挟んで隣り合う第１ｐ+型領域２１との間に選択的に設けられたｐ+型領域（以下、ｐ+型連結部とする）２３により当該第１ｐ+型領域２１と電気的に接続されている。第１方向Ｘに平行に延在する隣り合う１組の第１，２ｐ+型領域２１，２２と、これら１組の第１，２ｐ+型領域２１，２２の間において第１方向Ｘに所定間隔に設けられた例えば２つ以上のｐ+型連結部２３と、は、半導体基板１０のおもて面から見て例えば梯子状に配置されている。
第２ｐ+型領域２２は、第２ｐ+型領域２２のドレイン側の表面の一部に厚さ方向Ｚに貫通しない程度の所定深さでソース側へ凹んだ凹部２４を有する。すなわち、第２ｐ+型領域２２は、凹部２４が設けられた第１部分でその厚さが他の第２部分の厚さよりも薄くなり、部分的に間引かれた状態となっている。第２ｐ+型領域２２に凹部２４が設けられることで、ｎ型電流拡散領域３の耐圧が、第１ｐ+型領域２１の直下の第１部分３１よりも、第２ｐ+型領域２２の直下の第２部分３２で低くなる。
第２ｐ+型領域２２の凹部２４は、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に１つ以上設けられている。第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に３つ以上の凹部２４が配置される場合、当該凹部２４は第１方向Ｘに等間隔に配置されることが好ましい。第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置される凹部２４の個数を増やすことで、１つの凹部２４への電流集中を緩和することができる。
例えば、電流が集中しやすい箇所において、他の箇所と比べて、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置される凹部２４の個数を増やし、隣り合う当該凹部２４間の間隔を狭くすることで、凹部２４への電流集中を緩和することも可能である。電流が集中しやすい箇所とは、電極パッドに深さ方向に対向する部分や、活性領域の、エッジ終端領域との境界付近など、である。第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１はすべての凹部２４で同じであることが好ましい。
一方、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置される凹部２４の個数を増やすほどドレイン−ソース間リーク電流Ｉｄｓｓが増加する。このため、ドレイン−ソース間リーク電流Ｉｄｓｓを低下させるには、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置される凹部２４の個数は少ないことがよいが、凹部２４の個数を増やしても耐圧がほぼ変動しないため、凹部２４の個数を増やすことでドレイン−ソース間リーク電流Ｉｄｓｓを分散させることができ、信頼性を向上させることができる。
ドレイン−ソース間リーク電流Ｉｄｓｓを従来構造（図２１，２２参照）以下に低下させるには、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間において、第２ｐ+型領域２２の、凹部２４によって間引かれる部分の割合が５０％未満であることが好ましい。具体的には、例えば、後述する第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１が１μｍである場合、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置される凹部２４の個数は３個以下であることがよい。
また、第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１を狭くすることによっても、ドレイン−ソース間リーク電流Ｉｄｓｓを低下させることができる。すべての第２ｐ+型領域２２に同じレイアウトで凹部２４が配置されることが好ましい。第２ｐ+型領域２２の凹部２４は、第１方向Ｘにｐ+型連結部２３と離して配置されることが好ましい。第２ｐ+型領域２２の凹部２４とｐ+型連結部２３との第１方向Ｘの距離ｗ６は、例えば０．２５μｍ以上であることがよい。
第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１は、後述する第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１から略０．４μｍを減算した寸法となる。第２ｐ+型領域２２の凹部２４の第２方向Ｙの幅ｗ２は、第２ｐ+型領域２２の第２方向Ｙの幅ｗ２’と同じであり、例えば０．７μｍ以上０．９μｍ以下程度である。第２ｐ+型領域２２の凹部２４の断面形状は、略矩形状や楕円状であってもよいし、ドレイン側からソース側へ向かうほど幅の狭くなる略三角形状や台形状であってもよい。
次に、実施の形態にかかる炭化珪素半導体装置４０の製造方法について説明する。図３〜６，８〜１５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す平面図である。まず、図３に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）４１を用意する。ｎ+型出発基板４１は、上述したようにｎ+型ドレイン領域１を構成する。次に、ｎ+型出発基板４１のおもて面に、ｎ+型出発基板４１よりも低不純物濃度のｎ-型炭化珪素層４２をエピタキシャル成長させる。
次に、図４〜７に示すように、ｎ-型炭化珪素層４２の表面に、第１，２ｐ+型領域２１，２２およびｐ+型連結部２３の形成領域５１〜５３に対応する部分が開口した第１イオン注入用マスク５０を形成する。このとき、第２ｐ+型領域２２の形成領域５２のうち、第２ｐ+型領域２２の凹部２４の形成領域５４は開口せずに、第１イオン注入用マスク５０で覆った状態とする。これによって、第１イオン注入用マスク５０は、半導体基板１０のおもて面側から見て、第１方向Ｘに隣り合うｐ+型連結部２３の形成領域５３間を覆う部分に、第２ｐ+型領域２２の凹部２４の形成領域５４を覆った部分が１つ以上連結されたレイアウトを有する。図４〜７には、第１イオン注入用マスク５０をハッチングで示す。また、図４〜６には、それぞれ図７の切断線Ａ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’における断面構造を示す。
次に、第１イオン注入用マスク５０をマスクとしてｎ-型炭化珪素層４２にｐ型不純物をイオン注入し、ｎ-型炭化珪素層４２の表面層に、第１ｐ+型領域２１、ｐ+型領域（第４の第２導電型領域）２２ａおよびｐ+型連結部２３をそれぞれ選択的に形成する。第１ｐ+型領域２１は、第１方向Ｘに延在する直線状のレイアウトで形成される。ｐ+型領域２２ａは、隣り合う第１ｐ+型領域２１間において、第１方向Ｘに所定間隔で点在する島状のレイアウトで形成される。このｐ+型領域２２ａは、第２ｐ+型領域２２の一部である。
また、第１ｐ+型領域２１およびｐ+型領域２２ａは、第２方向Ｙに交互に繰り返し配置される。隣り合う第１ｐ+型領域２１とｐ+型領域２２ａとの間に、これら第１ｐ+型領域２１とｐ+型領域２２ａとを連結するｐ+型連結部２３が形成される。第１方向Ｘに隣り合うｐ+型領域２２ａ間は、第２ｐ+型領域２２の凹部２４の形成領域５４であり、第１イオン注入用マスク５０で覆われていることでｐ型不純物が導入されない部分２４ａとなる。そして、第１イオン注入用マスク５０を除去する。
第１イオン注入用マスク５０の、第２ｐ+型領域２２の凹部２４の形成領域５４の第１方向Ｘの幅ｗ１１は、例えば０．４μｍ以上であることがよい。これにより、従来構造（図２１，２２参照）と同程度に、ｎ型電流拡散領域３の内部において第２ｐ+型領域２２の付近（メサ領域の中央付近）の耐圧ＢＶｄｓｓを、第１ｐ+型領域２１の付近（トレンチ７底部）の耐圧ＢＶｄｓｓよりも低下させることができる。また、第１イオン注入用マスク５０の、第２ｐ+型領域２２の凹部２４の形成領域５４を覆う部分の第１方向Ｘの幅ｗ１１は、例えば１．４μｍ以下であることがよい。これにより、従来構造よりもドレイン−ソース間リーク電流Ｉｄｓｓを低下させることができる。
次に、図８〜１０に示すように、ｎ型不純物のイオン注入により、例えば活性領域の全域にわたって、ｎ-型炭化珪素層４２の表面層にｎ型領域３ａを形成する。このｎ型領域３ａは、ｎ型電流拡散領域３の一部である。図８〜１０には、それぞれ図７の切断線Ａ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’における断面に対応する断面の断面構造を示す。ｎ型領域３ａと、第１ｐ+型領域２１およびｐ+型領域２２ａと、の形成順序を入れ替えてもよい。ｎ-型炭化珪素層４２の、ｎ型領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。
次に、図１１〜１３に示すように、ｎ-型炭化珪素層４２上にさらにｎ-型炭化珪素層４２ａをエピタキシャル成長させて、ｎ-型炭化珪素層４２の厚さを厚くする。図１１〜１３には、それぞれ図７の切断線Ａ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’における断面に対応する断面の断面構造を示す。次に、ｎ-型炭化珪素層４２の表面に、第２ｐ+型領域２２の形成領域に対応する部分が開口した第２イオン注入用マスク（不図示）を形成する。
図示省略するが、この第２イオン注入用マスクには、第２ｐ+型領域２２の形成領域が第１方向Ｘに延在するストライプ状に開口されている。第２イオン注入用マスクのストライプ状の開口部の各直線部にそれぞれ第１方向Ｘに直線状に、ｐ+型領域２２ａと、ｎ-型炭化珪素層４２の、隣り合うｐ+型領域２２ａ間のｐ型領域が導入されていない部分２４ａと、が露出される。
次に、第２イオン注入用マスクをマスクとしてｎ-型炭化珪素層４２にｐ型不純物をイオン注入する。これによって、ｎ-型炭化珪素層４２の厚さを増した部分４２ａに、ｐ+型領域（第５の第２導電型領域）２２ｂを選択的に形成する。ｐ+型領域２２ｂは、ｐ+型領域２２ａの上から、隣り合うｐ+型領域２２ａ間のｐ型領域が導入されていない部分２４ａの上にわたって、第１方向Ｘに直線状に形成される。
このｐ+型領域２２ｂをｐ+型領域２２ａに達する深さで形成することで、ｐ+型領域２２ａ，２２ｂが厚さ方向Ｚに連結されて、ｐ+型領域２２ａ，２２ｂが連結された部分で部分的に厚い第２ｐ+型領域２２が形成される。ｐ+型領域２２ｂの幅および不純物濃度は、例えばｐ+型領域２２ａと略同じである。また、ｐ+型領域２２ａ，２２ｂが厚さ方向Ｚに連結されることで、隣り合うｐ+型領域２２ａ間のｐ型領域が導入されていない部分２４ａが、ｐ+型領域２２ａの凹部２４となる。そして、ｐ+型領域２２ｂの形成に用いた第２イオン注入用マスクを除去する。
次に、ｎ型不純物のイオン注入により、例えば活性領域の全域にわたって、ｎ-型炭化珪素層４２の厚さを増した部分４２ａに、ｎ型領域３ａに達する深さでｎ型領域３ｂを形成する。ｎ型領域３ｂの不純物濃度は、ｎ型領域３ａと略同じである。ｎ型領域３ａ，３ｂが厚さ方向Ｚに連結されることで、ｎ型電流拡散領域３が形成される。ｐ+型領域２２ｂとｎ型領域３ｂとの形成順序を入れ替えてもよい。
次に、図１４に示すように、ｎ-型炭化珪素層４２上にｐ型炭化珪素層４３をエピタキシャル成長させる。これにより、ｎ+型出発基板４１上にｎ-型炭化珪素層４２およびｐ型炭化珪素層４３を順に堆積した半導体基板（半導体ウエハ）１０が形成される。図１４，１５には、図７の切断線Ａ−Ａ’における断面に対応する断面の断面構造を示す。図７の切断線Ｂ−Ｂ’，Ｃ−Ｃ’における断面に対応する断面構造は図示省略する。
次に、イオン注入用マスクの形成、ドーパントのイオン注入およびイオン注入マスクの除去を１組とする工程を異なるイオン注入条件で繰り返し行い、ｐ型炭化珪素層４３の表面層にｎ+型ソース領域５およびｐ++型コンタクト領域６をそれぞれ選択的に形成する。ｎ+型ソース領域５とｐ++型コンタクト領域６との形成順序は入れ替え可能である。ｐ型炭化珪素層４３の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４となる。
上述した各イオン注入においては、イオン注入用マスクとして、レジスト膜を用いてもよいし、酸化膜を用いてもよい。次に、イオン注入で形成したすべての拡散領域（第１，２ｐ+型領域２１，２２、ｐ+型連結部２３、ｎ型電流拡散領域３、ｎ+型ソース領域５およびｐ++型コンタクト領域６）について、不純物を活性化させるための熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図１５に示すように、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域２１に達するトレンチ７を形成する。トレンチ７を形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。そして、トレンチ７の形成に用いたエッチング用マスクを除去する。次に、半導体基板１０の表面およびトレンチ７の内壁に沿ってゲート絶縁膜８となる酸化膜を形成する。
次に、トレンチ７に埋め込むように、ゲート絶縁膜８上にポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極９となる部分をトレンチ７の内部に残す。次に、ゲート絶縁膜８およびゲート電極９を覆うように、半導体基板１０のおもて面全面に層間絶縁膜１１を形成する。次に、層間絶縁膜１１およびゲート絶縁膜８を選択的に除去してコンタクトホール１１ａを形成し、コンタクトホール１１ａにｎ+型ソース領域５およびｐ++型コンタクト領域６を露出させる。次に、熱処理（リフロー）により層間絶縁膜１１を平坦化する。
次に、層間絶縁膜１１のコンタクトホール１１ａに埋め込むように、半導体基板１０のおもて面上にソース電極１２を形成する。半導体基板１０の裏面全面にドレイン電極１３を形成する。その後、その後、半導体基板（半導体ウエハ）１０をダイシング（切断）して個々のチップ状に個片化することで、図１，２に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、ｎ型電流拡散領域の内部に設けられた第２ｐ+型領域に、ドレイン側の表面の一部がソース側に凹んだ凹部が設けられることで、第２ｐ+型領域の凹部で電界集中が起きる。これにより、ｎ型電流拡散領域とトレンチ底部の第１ｐ+型領域とのｐｎ接合で得られる耐圧よりも、ｎ型電流拡散領域とメサ領域の第２ｐ+型領域とのｐｎ接合で得られる耐圧を低くすることができるため、トレンチ底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。したがって、従来構造（図２１，２２参照）のように、第２ｐ+型領域の直下のｎ型領域を必要としない。
また、実施の形態によれば、ｎ型電流拡散領域と第２ｐ+型領域とのｐｎ接合で得られる耐圧が低くなることで、活性領域の耐圧をエッジ終端領域の耐圧よりも低下させることができる。また、実施の形態によれば、メサ領域の第２ｐ+型領域の凹部の配置や凹部の第１方向の幅を調整することで、アバランシェ・ブレークダウンにより流れる電流の経路を容易に調整することができ、信頼性を向上させることができる。また、実施の形態によれば、第２ｐ+型領域の凹部の第１方向の幅を狭くすることで、耐圧を低下させるとともに、ドレイン−ソース間リーク電流を低減することができる。また、第２ｐ+型領域の凹部の個数を増やすことで、耐圧を向上させることができる。
また、実施の形態によれば、従来構造のように第２ｐ+型領域の直下にｎ型領域を形成するための工程を省略することができる。かつ、第２ｐ+型領域の凹部は、第２ｐ+型領域を形成するための第１イオン注入用マスクのレイアウト変更によって容易に形成可能であるため、新たな工程を追加する必要がない。したがって、製造プロセスを簡略化することができる。
（実施例１）
次に、第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１（図２参照）について検証した。図１６は、実施例１の各試料の一部を示す断面図である。第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１とは、第２ｐ+型領域２２の凹部２４のｐ+型領域２２ｂ側の幅である。第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１が０μｍである場合、第２ｐ+型領域２２の凹部２４は、例えばドレイン側からソース側へ向かうほど幅の狭くなる略三角形状や楕円状、台形状の断面形状となる（実施例２においても同様）。
図１６に示すように、上述した実施の形態にかかる炭化珪素半導体装置４０の構造を備えたＭＯＳＦＥＴを、第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１を変えて５つ作製した（以下、実施例１の試料１〜５とする）。実施例１のすべての試料で、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間の第１方向Ｘの中心に１つの凹部２４を設けている。図１６には、実施例１の各試料１〜５の第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所の中心間の部分を示す。
図１６に示す実寸法は、第１，２ｐ+型領域２１，２２およびｐ+型連結部２３の形成に用いた第１イオン注入用マスク５０（図７参照）の開口幅または隣り合う開口間に残るマスク幅（以下、残し幅とする）である（実施例２においても同様）。具体的には、図１６に示す実寸法は、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１の実寸法と、第２ｐ+型領域２２の凹部２４から当該凹部２４に隣り合うｐ+型連結部２３の中心までの第１方向Ｘの開口幅ｗ１３である。
実施例１の試料１〜５は、それぞれ、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１および第１イオン注入用マスク５０の第１方向Ｘの開口幅ｗ１３が異なる。具体的には、実施例１の試料１〜５において、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１はそれぞれ１μｍ、０．６μｍ、０．８μｍ、１．２μｍおよび１．４μｍであり、第１イオン注入用マスク５０の第１方向Ｘの開口幅ｗ１３はそれぞれ７．５μｍ、７．７μｍ、７．６μｍ、７．４μｍおよび７．３μｍである。
第１イオン注入用マスク５０の、第２ｐ+型領域２２の凹部２４の形成領域５４を覆う部分の第２方向Ｙの残し幅ｗ１２をすべての試料で同じ寸法とした（実施例２においても同様）。これらの第１イオン注入用マスク５０の第１，２方向Ｘ，Ｙの残し幅ｗ１１，ｗ１２および第１方向Ｘの開口幅ｗ１３は、それぞれ、第２ｐ+型領域２２の凹部２４の第１，２方向Ｘ，Ｙの幅ｗ１，ｗ２、および、第２ｐ+型領域２２の凹部２４からｐ+型連結部２３の中心までの幅ｗ３に対応する（図２参照）。
また、第１イオン注入用マスク５０の、ｐ+型連結部２３の形成領域５３を露出する開口部の第１方向Ｘの開口幅ｗ１４、および、第１方向Ｘに隣り合うｐ+型連結部２３の形成領域５３を露出する開口部の中心間の幅ｗ１５はそれぞれ１μｍおよび１６μｍであり、すべての試料で同じ寸法とした（実施例２においても同様）。これら第１イオン注入用マスク５０の第１方向Ｘの開口幅ｗ１４および第１方向Ｘの幅ｗ１５は、それぞれｐ+型連結部２３の第１方向Ｘの幅ｗ４、および、第１方向Ｘに隣り合うｐ+型連結部２３の中心間の幅ｗ５に対応する（図２参照）。
これら実施例１の試料１〜５において、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１（図１７の第２ｐ+型領域２２の間引き幅）と、耐圧ＢＶｄｓｓおよびドレイン−ソース間リーク電流Ｉｄｓｓと、の関係を図１７に示す。図１７は、実施例１の第２ｐ+型領域の間引き幅と耐圧ＢＶｄｓｓおよびドレイン−ソース間リーク電流Ｉｄｓｓとの関係を示す特性図である。第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１は、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１から０．４μｍを減算した寸法となる。
すなわち、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１は、活性化アニールによる第２ｐ+型領域２２の拡散長だけ広い。活性化アニール後、第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１は、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１よりも第１方向Ｘの両側から内側へ０．２μｍ程度ずつ狭くなり、計０．４μｍ程度狭くなる。第２ｐ+型領域２２の凹部２４からｐ+型連結部２３の中心までの幅ｗ３は、第２ｐ+型領域２２の凹部２４の第１方向Ｘの幅ｗ１に応じて広くなる。
実施例１のソース電極１２に対してドレイン電極１３に印加する正の電圧を１２００Ｖとした。図１７において、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１（以下、第２ｐ+型領域２２の間引き幅とする）＝０μｍとは、第２ｐ+型領域２２に凹部２４を設けていない試料（以下、比較例１とする：図１８参照）である。また、図１７には、従来構造（図２１，２２参照：以下、従来例１とする）の耐圧ＢＶｄｓｓおよびドレイン−ソース間リーク電流Ｉｄｓｓを破線矢印で示す。従来例１が比較例１と異なる点は、第２ｐ+型領域１２２の直下にｎ+型領域１２４を備えた点である。
図１７に示す結果から、実施例１のように第２ｐ+型領域２２に凹部２４が設けられていることで、従来例１と同様に、ｎ型電流拡散領域３の内部において第２ｐ+型領域２２の付近（メサ領域の中央付近）の耐圧ＢＶｄｓｓを、第１ｐ+型領域２１の付近（トレンチ７底部）の耐圧ＢＶｄｓｓよりも低下させることができることが確認された。また、実施例１において、第２ｐ+型領域２２の付近の耐圧ＢＶｄｓｓを従来例１と同程度にする、または従来例１よりも低下させるには、第２ｐ+型領域２２の間引き幅を０．４μｍ以上とすればよいことが確認された。
また、実施例１は、従来例１よりもドレイン−ソース間リーク電流Ｉｄｓｓを低減させることができることが確認された。例えば、第２ｐ+型領域２２の間引き幅を１．４μｍまで広くしたとしても、従来例１よりもドレイン−ソース間リーク電流Ｉｄｓｓを低くすることができる。したがって、実施例１において、第２ｐ+型領域２２の間引き幅は、例えば０．４μｍ以上１．４μｍ以下程度の範囲で、耐圧ＢＶｄｓｓとドレイン−ソース間リーク電流Ｉｄｓｓとのトレードオフ関係を考慮して決定すればよい。
（実施例２）
次に、第２ｐ+型領域２２の凹部２４の個数について検証した。図１８は、実施例２の各試料の一部を示す断面図である。図１８に示すように、上述した実施の形態にかかる炭化珪素半導体装置４０の構造を備えたＭＯＳＦＥＴを、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置される凹部２４の個数を変えて７つ作製した（以下、実施例２の試料１〜７とする）。図１８には、実施例２の各試料１〜７の第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所の中心間の部分を示す。
実施例２の試料３〜７は、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置された隣り合う凹部２４間の幅を等しくした。図１８に示す実寸法は、第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１（第２ｐ+型領域２２の間引き幅）および第１イオン注入用マスク５０の第１方向Ｘの開口幅ｗ１３である。また、実施例２の試料３〜７には、第１イオン注入用マスク５０の、第２ｐ+型領域２２の凹部２４の形成領域５４から、当該形成領域５４に隣り合う形成領域５４までの幅の実寸法も示す。
実施例２の試料１〜７において、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置される凹部２４の個数はそれぞれ１個、２個、３個、４個、５個、６個および８個であり、第１イオン注入用マスク５０の第１方向Ｘの開口幅ｗ１３はそれぞれ７．５μｍ、３．５μｍ、２．２μｍ、１．５μｍ、１．１μｍ、０．７５μｍおよび０．５μｍである。すなわち、実施例２の試料７においては、第２ｐ+型領域２２の凹部２４がｐ+型連結部２３に隣接している。
実施例２の試料２において、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３の中心間に配置された隣り合う凹部２４間の幅は７μｍである。実施例２の試料３〜７において、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置された隣り合う凹部２４間の幅は、それぞれ４．３μｍ、３．０μｍ、２．２μｍ、１．７μｍおよび１μｍである。第１イオン注入用マスク５０の第１方向Ｘの残し幅ｗ１１（第２ｐ+型領域２２の間引き幅）は、実施例２のすべての試料で１μｍとした。
これら実施例２の試料１〜７において、第２ｐ+型領域２２の、第１方向Ｘに隣り合うｐ+型連結部２３との連結箇所間に配置された凹部２４の個数（第２ｐ+型領域２２の間引き個数）と、耐圧ＢＶｄｓｓおよびドレイン−ソース間リーク電流Ｉｄｓｓと、の関係を図１９，２０に示す。図１９，２０は、実施例２の第２ｐ+型領域の間引き個数と耐圧ＢＶｄｓｓおよびドレイン−ソース間リーク電流Ｉｄｓｓとの関係を示す特性図である。
図１９，２０ともに同じ試料に基づく結果であり、図２０は図１９のドレイン−ソース間リーク電流Ｉｄｓｓの目盛を対数から線形に切り替えたものである。実施例２のソース電極１２に対してドレイン電極１３に印加する正の電圧を１２００Ｖとした。図１９，２０において、第２ｐ+型領域２２の間引き個数＝０個とは、上述した比較例１である。また、図１９，２０には、上述した従来例１の耐圧ＢＶｄｓｓおよびドレイン−ソース間リーク電流Ｉｄｓｓを破線矢印で示す。
図１９，２０に示す結果から、実施例２の試料１〜６においては、第２ｐ+型領域２２の間引き幅が同じであれば、第２ｐ+型領域２２の間引き個数を増やしても、耐圧ＢＶｄｓｓがほぼ変動しないことが確認された。一方、実施例２の試料７においては、第２ｐ+型領域２２の凹部２４とｐ+型連結部２３とが隣接することで、耐圧ＢＶｄｓｓが低下すると考えられる。実施例２の試料１〜６のように、第２ｐ+型領域２２の凹部２４とｐ+型連結部２３とを第１方向Ｘに０．２５μｍ以上離すことが好ましいことが確認された。
一方、実施例２においては、ドレイン−ソース間リーク電流Ｉｄｓｓは、第２ｐ+型領域２２の間引き個数の増加に伴って増加することが確認された。従来例１よりもドレイン−ソース間リーク電流Ｉｄｓｓを抑制するには、第２ｐ+型領域２２の間引き個数を３個以下にすることがよいことが確認された。また、第２ｐ+型領域２２の間引き個数を増やす場合、従来例１よりもドレイン−ソース間リーク電流Ｉｄｓｓを抑制するには、第２ｐ+型領域２２の間引き幅を狭くすることがよいことが確認された（図１７参照）。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、第１方向Ｘに平行に延在する隣り合う１組の第１，２ｐ+型領域の間に１つのｐ+型連結部を配置し、これら１組の第１，２ｐ+型領域と１つのｐ+型連結部と、が半導体基板のおもて面から見て例えばＨ状に配置されていてもよい。この場合、第２ｐ+型領域の凹部は、ｐ+型連結部の連結箇所から第２ｐ+型領域の端部までの間に１つ以上設けられていればよい。
また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）にも適用可能である。また、ｎ型電流拡散領域を設けずに、ｐ型ベース領域とｎ-型ドリフト領域とが接した構造としてもよい。この場合、ｎ-型ドリフト領域の内部に、ＭＯＳＦＥＴのオフ時にゲート絶縁膜にかかる電界を緩和する第１，２ｐ+型領域が設けられる。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に縦型ＭＯＳＦＥＴに適している。
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ，３ｂ ｎ型領域（ｎ型電流拡散領域）
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体基板
１１ 層間絶縁膜
１１ａ コンタクトホール
１２ ソース電極
１３ ドレイン電極
２１ トレンチ底部のｐ+型領域（第１ｐ+型領域）
２２ メサ領域のｐ+型領域（第２ｐ+型領域）
２２ａ,２２ｂ ｐ+型領域（第２ｐ+型領域）
２３ ｐ+型連結部
２４ 第２ｐ+型領域の凹部
２４ａ 第１イオン注入用マスクで覆われていることでｐ型不純物が導入されない部分
３１ 第１ｐ+型領域の直下の第１部分
３２ 第２ｐ+型領域の直下の第２部分
４０ 炭化珪素半導体装置
４１ ｎ+型出発基板
４２ ｎ-型炭化珪素層
４２ａ ｎ-型炭化珪素層の厚さを増した部分
４３ ｐ型炭化珪素層
５０ 第１イオン注入用マスク
５１ 第１ｐ+型領域の形成領域
５２ 第２ｐ+型領域の形成領域
５３ ｐ+型連結部の形成領域
５４ 第２ｐ+型領域の凹部の形成領域
ｗ１ 第２ｐ+型領域の凹部の第１方向の幅
ｗ２ 第２ｐ+型領域の凹部の第２方向の幅
ｗ２' 第２ｐ+型領域の第２方向の幅
ｗ３ 第２ｐ+型領域の凹部からｐ+型連結部の中心までの幅
ｗ４ ｐ+型連結部の第１方向の幅
ｗ５ 第１方向に隣り合うｐ+型連結部の中心間の幅
ｗ６ 第２ｐ+型領域の凹部とｐ+型連結部との第１方向Ｘの距離
ｗ１１ 第１イオン注入用マスクの、第２ｐ+型領域の凹部の形成領域を覆う部分の第１方向の残し幅
ｗ１２ 第１イオン注入用マスクの、第２ｐ+型領域の凹部の形成領域を覆う部分の第２方向の残し幅
ｗ１３ 第１イオン注入用マスクの、第２ｐ+型領域の凹部から当該凹部に隣り合うｐ+型連結部の中心までの第１方向の開口幅
ｗ１４ 第１イオン注入用マスクの、ｐ+型連結部の形成領域を露出する開口部の第１方向の開口幅
ｗ１５ 第１イオン注入用マスクの、第１方向に隣り合うｐ+型連結部の形成領域を露出する開口部の中心間の幅
Ｘ 半導体基板のおもて面に平行な方向にトレンチが延在する方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 厚さ方向

Claims (10)

  1. 炭化珪素からなる半導体基板と、
    前記半導体基板の裏面を構成する第１半導体層と、
    前記第１半導体層よりも前記半導体基板のおもて面側に、前記第１半導体層に接して設けられ、前記半導体基板を構成する第１導電型の第２半導体層と、
    前記半導体基板の、前記第１半導体層および前記第２半導体層を除く部分であり、前記半導体基板のおもて面を構成する第２導電型の第３半導体層と、
    前記第３半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
    前記第３半導体層の、前記第１半導体領域を除く部分である第２導電型の第２半導体領域と、
    前記第１半導体領域および前記第２半導体領域を貫通して前記第２半導体層に達し、かつ前記半導体基板のおもて面に平行な第１方向に直線状に延在するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層の内部において前記トレンチの底部に厚さ方向に対向し、前記第２半導体領域と離して選択的に設けられ、前記第１方向に直線状に延在する第１の第２導電型領域と、
    前記第２半導体層の内部に、前記トレンチおよび前記第１の第２導電型領域と離して、かつ前記第２半導体領域に接して設けられ、前記第１方向に直線状に延在する第２の第２導電型領域と、
    前記第２半導体層の内部において前記第１の第２導電型領域と前記第２の第２導電型領域との間に設けられ、前記第１方向に所定間隔で点在して前記第１の第２導電型領域と前記第２の第２導電型領域とを部分的に連結する第３の第２導電型領域と、
    前記半導体基板のおもて面に設けられ、前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
    前記半導体基板の裏面に設けられ、前記第１半導体層に電気的に接続された第２電極と、
    を備え、
    前記第２の第２導電型領域は、前記第２電極側の表面の一部に前記第１電極側に凹んだ凹部を有し、
    前記凹部は、前記第２の第２導電型領域の、前記第１方向に隣り合う前記第３の第２導電型領域との連結箇所間に１つ以上設けられていることを特徴とする炭化珪素半導体装置。
  2. 前記凹部は、前記第２の第２導電型領域の、前記第１方向に隣り合う前記第３の第２導電型領域とのすべての連結箇所間に同じ個数ずつ設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記凹部は、前記第２の第２導電型領域の、前記第１方向に隣り合う前記第３の第２導電型領域との連結箇所間に等間隔に設けられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記凹部は、前記第２の第２導電型領域の、前記第３の第２導電型領域との連結箇所から前記第１方向へ離して設けられていることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記凹部は、前記第２の第２導電型領域の、前記第３の第２導電型領域との連結箇所から前記第１方向に０．２５μｍ以上離して設けられていることを特徴とする請求項４に記載の炭化珪素半導体装置。
  6. 前記凹部の前記第１方向の幅はすべての前記凹部で同じであることを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置。
  7. 前記第２半導体層の、前記第３半導体層との界面側の表面層に、前記第２半導体層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備え、
    前記トレンチの底部は前記第３半導体領域の内部で終端し、
    前記第１の第２導電型領域、前記第２の第２導電型領域および前記第３の第２導電型領域は、前記第３半導体領域の内部に選択的に設けられていることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
  8. 炭化珪素からなる第１半導体層の表面に、炭化珪素からなる第２半導体層を堆積する第１工程と、
    第１の第２導電型領域の形成領域に対応する第１開口部、第２の第２導電型領域の形成領域に対応する第２開口部および第３の第２導電型領域の形成領域に対応する第３開口部を有する第１イオン注入用マスクを前記第２半導体層の表面に形成する第２工程と、
    前記第１イオン注入用マスクを用いて第２導電型不純物をイオン注入して、前記第２半導体層の表面層に、前記第１の第２導電型領域、第４の第２導電型領域および前記第３の第２導電型領域をそれぞれ選択的に形成する第３工程と、
    前記第３工程の後、前記第１イオン注入用マスクを除去する第４工程と、
    前記第４工程の後、前記第２半導体層の表面に第１導電型半導体層を堆積して、前記第２半導体層の厚さを厚くする第５工程と、
    前記第５工程の後、前記第２の第２導電型領域の形成領域に対応する第４開口部を有する第２イオン注入用マスクを前記第２半導体層の表面に形成する第６工程と、
    前記第２イオン注入用マスクを用いて第２導電型不純物をイオン注入して、前記第２半導体層の厚さを増した部分に、前記第４の第２導電型領域に達する深さで第５の第２導電型領域を選択的に形成して、前記第４の第２導電型領域および前記第４の第２導電型領域を厚さ方向に連結してなる前記第２の第２導電型領域を形成する第７工程と、
    前記第７工程の後、前記第２イオン注入用マスクを除去する第８工程と、
    前記第８工程の後、前記第２半導体層の表面に炭化珪素からなる第３半導体層を堆積することで、前記第１半導体層、前記第２半導体層および前記第３半導体層を有し、前記第１半導体層で裏面が構成され、前記第３半導体層でおもて面が構成された半導体基板を作製する第９工程と、
    前記第３半導体層の内部に第１導電型の第１半導体領域を選択的に形成し、前記第３半導体層の、前記第１半導体領域を除く部分を第２導電型の第２半導体領域とする第１０工程と、
    前記第１半導体領域および前記第２半導体領域を貫通して前記第２半導体層に達して、底部が前記第１の第２導電型領域に深さ方向に対向し、かつ前記第２の第２導電型領域と離してトレンチを形成する第１１工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第１２工程と、
    前記半導体基板のおもて面に、前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第１３工程と、
    前記半導体基板の裏面に、前記第１半導体層に電気的に接続された第２電極を形成する第１４工程と、
    を含み、
    前記第１１工程では、前記半導体基板のおもて面に平行な第１方向に直線状に延在する前記トレンチを形成し、
    前記第２工程では、前記第１方向に直線状に延在する前記第１開口部と、前記第１開口部と離した位置において前記第１方向に所定間隔で点在する前記第２開口部と、前記第１開口部と前記第２開口部との間において、前記第１方向に所定間隔で点在して前記第１開口部と前記第２開口部とを連結する前記第３開口部と、を有し、かつ前記第１方向に隣り合う前記第３開口部の間の部分に、前記第１方向に隣り合う前記第２開口部に挟まれた部分を１つ以上連結させた前記第１イオン注入用マスクを形成し、
    前記第６工程では、前記第１方向に直線状に延在し、前記第４の第２導電型領域と、前記第２半導体層の、隣り合う前記第４の第２導電型領域間の部分と、を露出する前記第４開口部を有する前記第２イオン注入用マスクを形成することを特徴とする炭化珪素半導体装置の製造方法。
  9. 前記第１イオン注入用マスクは、前記第１方向に０．４μｍ以上の間隔で点在する前記第２開口部を有することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記第１イオン注入用マスクは、前記第１方向に１．４μｍ以下の間隔で点在する前記第２開口部を有することを特徴とする請求項８または９に記載の炭化珪素半導体装置の製造方法。
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