JP2022182508A - 半導体装置 - Google Patents

Abstract

【課題】アバランシェ耐量を確保することができるトレンチゲート構造の半導体素子を備えた半導体装置を提供する。【解決手段】繋ぎ領域Ｒａに、ベース領域７と第１ディープ層４との間に配置され、セル領域Ｒｃから外方に向かう方向に沿う方向を長手方向としたライン状で、セル領域Ｒｃが構成する外形形状の各辺Ｈ１、Ｈ２それぞれに対して複数本ずつ、ｐ型の外周ディープ層５ａを備える。【選択図】図１

Description

本発明は、トレンチゲート構造の半導体素子を備えた半導体装置に関するものであり、特に半導体材料として炭化珪素（以下、ＳｉＣという）が用いられるＳｉＣ半導体装置に適用すると好適である。

従来、ＳｉＣを用いたパワーデバイスとして、トレンチゲート構造のＭＯＳＦＥＴが知られている。トレンチゲート構造のＭＯＳＦＥＴでは、トレンチゲート構造を構成するためのトレンチの底部に電界集中が起こり、ゲート絶縁膜が容易に破壊されてしまうという問題がある。このため、特許文献１に示されるように、トレンチの底部での電界集中を緩和するために、トレンチの長手方向と交差する方向に沿って、トレンチ下部にストライプ状の第１ディープ層を形成している。また、第１ディープ層とベース領域とが第２ディープ層によって連結されており、ベース領域の表層部に形成されるコンタクト領域がソース電極に電気的に接続されることで、ベース領域および第２ディープ層を通じて第１ディープ層をソース電位に固定している。このような第１ディープ層を備えることで、高電界がゲート絶縁膜側に入り難くなるようにでき、ゲート絶縁膜の絶縁破壊を抑制することが可能となる。

特開２０１９－４６９０８号公報

半導体装置においてアバランシェ耐量を低下させないためには、ベース領域などの比較的低濃度で高抵抗の領域にアバランシェ電流を流さないことが重要である。そのため、セル領域の外周に位置する外周領域において、アバランシェ時の電流が第１ディープ層から第２ディープ層を経由してベース領域のコンタクト領域を露出させるコンタクト開口部から抜けるようにすることが望ましい。しかしながら、外周領域における第２ディープ層のレイアウトによっては、ベース領域を長い距離通ってアバランシェ時の電流が流れ、アバランシェ耐量が低下するという課題がある。

本発明は上記点に鑑みて、アバランシェ耐量を確保することができるトレンチゲート構造の半導体素子を備えた半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の半導体装置は、第１または第２導電型の半導体層（１）と、半導体層の上に形成され、半導体層よりも低不純物濃度とされた第１導電型の第１層（２）とを備え、セル領域（Ｒｃ）と、セル領域の外周を囲む外周耐圧構造が備えられた耐圧保持領域（Ｒｂ）および該耐圧保持領域とセル領域との間に位置する繋ぎ領域（Ｒａ）を含む外周領域（Ｒｏ）を有した構造とされている。

セル領域には、第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、一方向を長手方向として第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、飽和電流抑制層の上に形成された第１導電型の第２層（６）と、第２層の表面から第１ディープ層に至るように形成された第２導電型の第２ディープ層（５）と、第２層および第２ディープ層の上に形成された第２導電型のベース領域（７）と、ベース領域の上に形成され、第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、ベース領域の上においてソース領域と異なる位置に形成され、ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、ソース領域およびベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極を覆うと共にソース領域およびコンタクト領域を露出させるコンタクト開口部（１３ａ）が形成された層間絶縁膜（１３）と、コンタクト開口部を通じて、ソース領域に電気的に接続されたソース電極（１４）と、半導体層の裏面側に形成されたドレイン電極（１５）と、を含む半導体素子が形成されている。

そして、繋ぎ領域に、ベース領域と第１ディープ層との間に配置され、セル領域から外方に向かう方向に沿う方向を長手方向としたライン状で、セル領域が構成する外形形状の各辺（Ｈ１、Ｈ２）それぞれに対して複数本ずつ、第１導電型の外周ディープ層（５ａ）を備えている。

このように、繋ぎ領域において、セル領域から外周方向に向かう方向を長手方向とする外周ディープ層を備えるようにしている。これにより、繋ぎ領域のうちの外周側で発生したホールが外周ディープ層を通って、セル領域の近傍まで移動し、それからソース電極に抜けるようにできる。これにより、アバランシェ耐量の低下を抑制することが可能な半導体装置にできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。 図１に示すＳｉＣ半導体装置のセル領域および外周領域の一部の上面レイアウトを示した図である。 図３のIV－IV断面において繋ぎ領域で発生したホールの抜け方を示した断面図である。 比較例として示したＳｉＣ半導体装置の上面レイアウト図である。 図５のVI－VI断面において繋ぎ領域で発生したホールの抜け方を示した断面図である。 図２に示すＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図７Ａに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図７Ｂに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図７Ｃに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図７Ｄに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図７Ｅに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図７Ｆに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。 図４に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図８Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図８Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図８Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図８Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図８Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図８Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 第２実施形態にかかるＳｉＣ半導体装置のセル領域および外周領域の一部の上面レイアウトを示した図である。 第３実施形態にかかるＳｉＣ半導体装置のセル領域および外周領域の一部の上面レイアウトを示した図である。 他の実施形態で説明するＳｉＣ半導体装置のセル領域および外周領域の一部の上面レイアウトを示した図である。 他の実施形態で説明するＳｉＣ半導体装置のセル領域および外周領域の一部の上面レイアウトを示した図である。 他の実施形態で説明するＳｉＣ半導体装置を構成する半導体チップの上面レイアウトを示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明するが、シリコン（Ｓｉ）などの他の半導体材料で構成される半導体装置としても良い。

本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。ＳｉＣ半導体装置は、図３に示すように、セル領域Ｒｃとセル領域Ｒｃを囲む外周領域Ｒｏとを有した構成とされるが、図１および図２に示す縦型ＭＯＳＦＥＴは、そのうちのセル領域Ｒｃに備えられる。なお、以下では、図１～図３に示すように、互いに直交する一方向をそれぞれＸ方向、Ｙ方向、Ｚ方向として説明する。具体的には、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向とする。

また、図２は、図３のII－II断面図に相当し、セル領域Ｒｃの一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。

図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１が半導体基板として用いられている。セル領域Ｒｃおよび外周領域Ｒｏでは、共に、ｎ^＋型基板１の主表面上に、ｎ^＋型基板１より低濃度とされたドリフト層の一部を構成するｎ^－型層２が形成されている。ｎ^＋型基板１は半導体層に相当し、ｎ^－型層２は、第１導電型の第１層に相当する。

〔セル領域Ｒｃの構成〕
セル領域Ｒｃでは、ｎ^－型層２の上に、ＳｉＣからなるドリフト層の一部を構成するｎ型のＪＦＥＴ部３とｐ型の第１ディープ層４が形成されている。ｎ^－型層２は、ｎ^＋型基板１と反対側においてＪＦＥＴ部３と連結されている。

ＪＦＥＴ部３と第１ディープ層４は、飽和電流抑制層を構成するものであり、共に、Ｙ方向を長手方向として延設され、Ｘ方向において交互に繰り返し並べられて配置されている。つまり、ｎ^＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と第１ディープ層４は、それぞれ複数のライン状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。

なお、本実施形態の場合、ＪＦＥＴ部３が第１ディープ層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は第１ディープ層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の第１ディープ層４の間に配置された状態となっている。

第１ディープ層４は、ｐ型不純物層によって構成されている。上記したように、第１ディープ層４は、ストライプ状とされており、ストライプ状とされた第１ディープ層４の各ライン状の部分は一定幅とされ、等間隔に配置されていて、深さ方向においてｐ型不純物濃度が一定とされている。

さらに、ＪＦＥＴ部３および第１ディープ層４の上には、ＳｉＣからなるドリフト層の一部を構成し、第１導電型の第２層に相当するｎ型層６が形成されている。ｎ型層６は、ｎ型不純物濃度がｎ^－型層２と同じにされていても良いが、高くすることで縦型ＭＯＳＦＥＴのチャネルを通じて流れる電流がＹ方向に拡散できるようにすることができる。ただし、ｎ型層６についてはｎ^－型層２よりも不純物濃度が高くされていることは必須ではなく、例えばｎ^－型層２と同じ不純物濃度とされていても良い。

なお、本実施形態では、ｎ^－型層２とＪＦＥＴ部３およびｎ型層６によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、ｎ^－型層２とｎ^＋型基板１との間にバッファ層を備えた構造とすることもできる。

ｎ型層６の表面から第１ディープ層４に至るように、ＳｉＣからなる第２ディープ層５が形成されている。また、ｎ型層６および第２ディープ層５の上にはＳｉＣからなるｐ型ベース領域７が形成されており、ｐ型ベース領域７の上には、ＳｉＣからなるｎ^＋型ソース領域８が形成されている。第２ディープ層５は、ｐ型ベース領域７よりもｐ型不純物濃度が高くされている。ｐ型ベース領域７は、第１ディープ層４よりもｐ型不純物濃度が低くされている。また、ｎ^＋型ソース領域８は、ｎ型不純物濃度がｎ型層６よりも高濃度とされている。

また、ｎ^＋型ソース領域８の表面からｐ型ベース領域７に達するように、ｐ型ベース領域７よりもｐ型不純物濃度が高くされたコンタクト領域に相当するコンタクトｐ^＋型層９が形成されている。コンタクトｐ^＋型層９は、図２に示すように、後述するトレンチゲート構造に対して交差するＹ方向に延設されているが、ここではトレンチゲート構造の複数本に１つもしくは複数の割合でトレンチゲート構造の間においてＸ方向にも延設している。上記した第２ディープ層５は、このコンタクトｐ^＋型層９のうちＸ方向に延設された部分の下方に形成されている。なお、ここでは第２ディープ層５を隣り合うゲートトレンチ１０の両側壁間の全域に形成しているが、必ずしも全域に形成する必要はない。

コンタクトｐ^＋型層９は、ｐ型ベース領域７に加えて第１ディープ層４をソース電位に固定するために、ｐ型ベース領域７と後述するソース電極１４とを連結させる役割を果たす。コンタクトｐ^＋型層９がソース電極１４と接続されることにより、コンタクトｐ^＋型層９を通じてｐ型ベース領域７をソース電位に固定し、ｐ型ベース領域７および第２ディープ層５を介して第１ディープ層４もソース電位に固定する。なお、図示していないが、ｎ^＋型ソース領域８やコンタクトｐ^＋型層９の表面はソース電極１４に含まれる電極材料と反応してシリサイド層とされており、ｎ^＋型ソース領域８やコンタクトｐ^＋型層９とソース電極１４とがオーミック接触させられている。

さらに、ｐ型ベース領域７およびｎ^＋型ソース領域８を貫通してｎ型層６に達するように、所定幅かつ所定深さで形成されたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７やｎ^＋型ソース領域８さらにはコンタクトｐ^＋型層９のうちのＸ方向に延設された部分が配置されている。ゲートトレンチ１０は、図２のＹ方向を幅方向、ＪＦＥＴ部３や第１ディープ層４の長手方向と交差する方向、ここではＸ方向を長手方向、Ｚ方向を深さ方向とするライン状のレイアウトで形成されている。そして、図１～図３に示したように、ゲートトレンチ１０は、複数本がＹ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域７およびｎ^＋型ソース領域８が配置されている。

なお、ここでは図３に示すように、ｎ^＋型基板１の主表面に対する法線方向から見て、ゲートトレンチ１０がストライプ状となるようにしているが、ゲートトレンチ１０が少なくともストライプ状の部分を有した構造とされていれば良い。例えば、隣り合うライン状のゲートトレンチ１０の２本を１組として、その両端同士が半円状に繋がるようにゲートトレンチ１０をレイアウトしても良い。

ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域８とｎ型層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２がゲートトレンチ１０内に配置されることでトレンチゲート構造が構成されている。さらに、ゲート電極１２を覆うように層間絶縁膜１３が形成されている。層間絶縁膜１３は、ゲートトレンチ１０の外側に張り出していても良いが、ここではゲートトレンチ１０内に配置され、ゲートトレンチ１０がゲート絶縁膜１１とゲート電極１２および層間絶縁膜１３によって埋め尽くされている。

また、図１に示すように、ｎ^＋型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４などが形成されている。ソース電極１４は、複数の金属、例えばＮｉ／Ａｌ等で構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ^＋型ソース領域８やｎ型ドープの場合のゲート電極１２と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはコンタクトｐ^＋型層９と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁されているが、後述する図６のように、層間絶縁膜１３に形成されたコンタクト開口部１３ａを通じて、ｎ^＋型ソース領域８およびコンタクトｐ^＋型層９と接触させられている。

一方、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域Ｒｃが構成されている。

〔外周領域Ｒｏの構成〕
外周領域Ｒｏは、図３に示すようにセル領域Ｒｃを囲むように構成されており、繋ぎ領域Ｒａと耐圧保持領域Ｒｂとを有している。繋ぎ領域Ｒａは、セル領域Ｒｃから耐圧保持領域Ｒｂに至る迄の間の領域である。図４に示すように、繋ぎ領域Ｒａも、ｎ^＋型基板１の主表面上ｎ^－型層２、ＪＦＥＴ部３および第１ディープ層４を備える飽和電流抑制層、ｎ型層６、ｐ型ベース領域７およびコンタクトｐ^＋型層９が形成されており、部分的に第２ディープ層５が形成されている。以下、第２ディープ層５のうち繋ぎ領域Ｒａに形成された部分を外周ディープ層５ａという。

また、繋ぎ領域Ｒａのうちの内周側、つまりセル領域Ｒｃ側まで層間絶縁膜１３にコンタクト開口部１３ａが形成されており、コンタクトｐ^＋型層９がソース電極１４と電気的に接続された状態になっている。

外周ディープ層５ａは、繋ぎ領域Ｒａにおける外周側に発生したホールを抜けやすくするために備えられている。本実施形態では、外周ディープ層５ａは、図３に示すように長方形のライン状とされ、複数本が並べられることでストライプ状とされている。各外周ディープ層５ａは、セル領域Ｒｃから外周方向に向かう方向を長手方向として延設されている。すなわち、セル領域Ｒｃが長方形状であるとすると、セル領域Ｒｃが構成する長方形のうちＸ方向、つまりトレンチゲート構造の長手方向に沿う辺Ｈ１の外側に位置する外周ディープ層５ａは、辺Ｈ１に直交するように配置されている。また、セル領域Ｒｃが構成する長方形のうちＹ方向、つまりトレンチゲート構造の長手方向に対する直交方向に沿う辺Ｈ２の外側に位置する外周ディープ層５ａは、辺Ｈ２に直交するように配置されている。換言すると、ホールが抜けるときの電流が図３中に破線矢印で示した向きに流れるため、その電流の流れる向きに沿って外周ディープ層５ａを延設している。

各外周ディープ層５ａの寸法については任意であるが、ここでは幅、つまり短手方向の寸法については、第２ディープ層５のうちセル領域Ｒｃ内に配置される部分と同じ幅としており、例えば１～２μｍとしている。

外周ディープ層５ａを含め第２ディープ層５については、例えばｎ型層６に対してｐ型不純物をイオン注入することによって形成される。このとき、イオン注入用のマスクとして使う酸化膜の開口部が大面積の領域は、小面積の領域に比べて、エッチングガスが多く供給される。このため、マスクのパターニング時に下地層となるＳｉＣがエッチングされ過ぎることがある。しかしながら、本実施形態のように、外周ディープ層５ａをライン状に形成することで、個々の外周ディープ層５ａが大面積にならないようにできるため、下地層がエッチングされ過ぎないようにできる。

このようなエッチング抑制効果については、少なくとも外周ディープ層５ａの幅が１０μｍ以下であれば得ることができ、幅が狭いほど効果が高く、特に２μｍ以下になると高い効果を得ることができる。ただし、外周ディープ層５ａについては、繋ぎ領域Ｒａのうちの外周側で発生したホールを抜けやすくするためのものであるため、内部抵抗が小さいことが望まれる。これを考慮して、外周ディープ層５ａの幅を１μｍ以上としているが、この幅については外周ディープ層５ａの不純物濃度や本数などにも依存するため、１μｍ未満とされていても構わない。

また、外周ディープ層５ａの形成間隔についても任意であり、セル領域Ｒｃが構成する長方形の各辺に対向して少なくとも２本ずつ備えられていれば良い。好ましくは、各外周ディープ層５ａに均等にホールが流れるように、各外周ディープ層５ａは等間隔に配置されているのが好ましく、セル領域Ｒｃが構成する長方形の各辺Ｈ１、Ｈ２の中心を通る垂直二等分線に対して線対称に配置されると良い。さらに、外周ディープ層５ａの形成間隔は、外周ディープ層５ａではない部分から外周ディープ層５ａへのホールの移動長さを規定することになり、長過ぎるとｐ型ベース領域７を長い距離通ってホールが流れ得る。このため、ホールの抜けやすさを考慮して外周ディープ層５ａの形成間隔を設定すると好ましい。

さらに、外周領域Ｒｏのうちの耐圧保持領域Ｒｂには、図３に示すようにｐ型ガードリング２０などの外周耐圧構造が構成されている。ｐ型ガードリング２０はセル領域Ｒｃを中心として同心状に複数本が所定間隔で配置されている。このようなｐ型ガードリング２０が備えられることで、セル領域Ｒｃから伸びる等電位線がより外周側に伸ばされ、等電位線の終端位置が集中することによる電界集中を抑制することが可能となって、ＳｉＣ半導体装置の耐圧を保持することが可能となる。なお、ここでは外周耐圧構造としてｐ型ガードリング２０を挙げているが、その他、ＥＱＲ（Equivalent Potential Ring）等が備えられていても良い。

以上のようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置が構成されている。

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン－ソース間に電流が流れるという動作を行う。

このとき、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。

まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。また、ＪＦＥＴ部３のｎ型不純物濃度をｎ^－型層２よりも高くすれば、電流経路を低抵抗に構成できるため、低オン抵抗を図ることも可能となる。

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

このように、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。

さらに、ＪＦＥＴ部３を挟み込むように第１ディープ層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ^－型層２に伸びてくる空乏層の伸びが第１ディープ層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ^－型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。

よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。

一方、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。

このように、本実施形態では、負荷短絡等によるＳｉＣ半導体装置の耐量の向上を図ることも可能となっているが、ドレイン電極１５側が高電圧になったときにＰＮ接合部でアバランシェブレークダウンが発生することを想定し、アバランシェテストを行っている。つまり、ＳｉＣ半導体装置のアバランシェ耐量について調べる試験を行っている。

まず、本発明者らは、図５に示すように、本実施形態のような外周ディープ層５ａをセル領域Ｒｃが構成する長方形の各辺Ｈ１、Ｈ２と平行に複数本並べて配置する構造について、アバランシェテストを行った。しかしながら、このような構造では、所望のアバランシェ耐量を得ることができないことが確認された。

これは、図６に示すように、アバランシェ時に発生したホールが外周ディープ層５ａを通ってｐ型ベース領域７に抜け、その後、コンタクトｐ^＋型層９からソース電極１４に抜けることになるが、ｐ型ベース領域７を長い距離通ってホールが抜けるためである。つまり、比較的低不純物濃度とされたｐ型ベース領域７を長い距離通ってホールが抜けることは、高抵抗な領域を長い距離通ってホールが抜けることを意味している。このため、アバランシェ耐量を低下させてしまう。アバランシェ耐量を低下させないためには、ｐ型ベース領域７などの比較的低濃度で高抵抗の領域にアバランシェ電流を流さないことが重要である。そのため、セル領域Ｒｃの外周に位置する外周領域Ｒｏにおいて、アバランシェ時の電流が第１ディープ層４から第２ディープ層５を経由してｐ型ベース領域７のコンタクト領域を露出させるコンタクト開口部１３ａから抜けるようにすることが望ましい。

これに対して、本実施形態では、外周ディープ層５ａをセル領域Ｒｃが構成する長方形の各辺に対して直交する方向、つまり電流の流れる向きに沿う方向が長手方向となるように延設している。このため、図３に示すように、繋ぎ領域Ｒａのうちの外周側で発生したホールが外周ディープ層５ａを通って、セル領域Ｒｃの近傍まで移動し、それからソース電極１４に抜けるようにできる。つまり、ｐ型ベース領域７のうちホールが通るのはほぼコンタクトｐ^＋型層９とソース電極１４との近傍のみとなり、ｐ型ベース領域７を長い距離通ることなく、ホールがソース電極１４に抜けるようになる。したがって、アバランシェ耐量の低下を抑制することが可能となる。

続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図７Ａ～図７Ｇおよび図８Ａ～図８Ｇを参照して説明する。

〔図７Ａ、図８Ａに示す工程〕
まず、半導体基板として、例えばＳｉＣで構成されるｎ^＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型層２を形成する。このとき、ｎ^＋型基板１の主表面上に予めｎ^－型層２を成長させてある所謂エピ基板を用いても良い。さらに、ｎ^－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。

〔図７Ｂ、図８Ｂに示す工程〕
ＪＦＥＴ部３の所定領域に第１ディープ層４を形成する。例えば、ＪＦＥＴ部３の表面に、酸化膜などで構成されるマスク１７を配置したのち、マスク１７をパターニングして第１ディープ層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、第１ディープ層４を形成する。その後、マスク１７を除去する。

なお、ここでは、第１ディープ層４をイオン注入によって形成しているが、イオン注入以外の方法によって第１ディープ層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングして第１ディープ層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させたのち、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して第１ディープ層４を形成する。このように、第１ディープ層４をエピタキシャル成長によって形成することもできる。

〔図７Ｃ、図８Ｃに示す工程〕
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および第１ディープ層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型層６を形成する。

〔図７Ｄ、図８Ｄに示す工程〕
ｎ型層６の上に、第２ディープ層５と対応する位置を開口させた酸化膜などで構成されるマスク１８を形成する。そして、そのマスク１８を用いてｐ型不純物をイオン注入することで、第２ディープ層５を形成する。このとき、外周領域Ｒｏにおける繋ぎ領域Ｒａに、外周ディープ層５ａも同時に形成している。この後、マスク１８を除去する。

〔図７Ｅ、図８Ｅに示す工程〕
外周ディープ層５ａを含む第２ディープ層５およびｎ型層６の上にｐ型ベース領域７をエピタキシャル成長させる。続いて、ｐ型ベース領域７の上にｎ^＋型ソース領域８を形成する。ｎ^＋型ソース領域８については、エピタキシャル成長によって形成しても良いし、イオン注入によって形成しても良い。

〔図７Ｆ、図８Ｆに示す工程〕
ｐ型ベース領域７やｎ^＋型ソース領域８の上にコンタクトｐ^＋型層９と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてｐ型不純物をイオン注入することでコンタクトｐ^＋型層９を形成する。この後、マスクを除去する。

〔図７Ｇ、図８Ｇに示す工程〕
ｎ^＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。

その後、マスクを除去してから例えば酸化膜をデポジションすること、もしくは熱酸化を行うことによってゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ^＋型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、ゲートトレンチ１０内にＰｏｌｙ－Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。

さらに、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。そして、図示しないマスクを用いてｎ^＋型ソース領域８およびコンタクトｐ^＋型層９が露出するまで層間絶縁膜１３をエッチングし、コンタクト開口部１３ａを形成すると共にゲートトレンチ１０内に層間絶縁膜１３を残す。

この後の工程については図示しないが、以下のような工程を行う。すなわち、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４を形成する。さらに、ｎ^＋型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。

以上説明したように、本実施形態のＳｉＣ半導体装置では、繋ぎ領域Ｒａにおいて、セル領域Ｒｃから外周方向に向かう方向を長手方向とする外周ディープ層５ａを備えるようにしている。このため、繋ぎ領域Ｒａのうちの外周側で発生したホールが外周ディープ層５ａを通って、セル領域Ｒｃの近傍まで移動し、それからソース電極１４に抜けるようにできる。これにより、アバランシェ耐量の低下を抑制することが可能なＳｉＣ半導体装置にできる。

また、本実施形態のＳｉＣ半導体装置では、次のような効果を得ることができる。

（１）外周ディープ層５ａをライン状のもので構成している。このため、外周ディープ層５ａが大面積とならないようにできる。したがって、外周ディープ層５ａを含む第２ディープ層５をイオン注入で形成する際に、イオン注入用のマスク１８に開口部を形成する際のエッチングによって、外周ディープ層５ａの形成予定領域の下地層となるＳｉＣがエッチングされ過ぎないようにできる。

（２）各外周ディープ層５ａの幅を第２ディープ層５のうちセル領域Ｒｃ内に配置される部分と同じ幅としている。このため、外周ディープ層５ａを含む第２ディープ層５をイオン注入で形成する際に、イオン注入用のマスク１８の開口部の幅をセル領域Ｒｃと外周領域Ｒｏとで合わせることが可能となる。これにより、マスク１８に開口部を形成する際のエッチングレートをセル領域Ｒｃと外周領域Ｒｏとで合わせることができ、下地層となるＳｉＣがエッチングされ過ぎる箇所が発生しないようにできる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して第２ディープ層５のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図９に示すように、本実施形態では、繋ぎ領域Ｒａのうちのセル領域Ｒｃの角部に位置する部分にも、第２ディープ層５として外周ディープ層５ａと同様の構成のライン状とされた角部ディープ層５ｂを備えている。角部ディープ層５ｂは、セル領域Ｒｃを構成する各辺Ｈ１、Ｈ２の延長線と耐圧保持領域Ｒｂとによって囲まれる扇形の部分に配置されている。そして、各角部ディープ層５ｂは、セル領域Ｒｃから外方に向かう方向に沿って、具体的にはセル領域Ｒｃが構成する長方形の四隅それぞれを中心として放射状に配置されている。

アバランシェ時には、繋ぎ領域Ｒａのうちのセル領域Ｒｃの角部に位置する部分で発生させられていたホールもコンタクト開口部１３ａを通じてソース電極１４に抜けていくことになる。このため、本実施形態のように、繋ぎ領域Ｒａのうちのセル領域Ｒｃの角部に位置する部分にも角部ディープ層５ｂを備えることで、この領域のホールを抜けやすくすることが可能となる。これにより、よりアバランシェ耐量の低下を抑制することが可能なＳｉＣ半導体装置にできる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して外周ディープ層５ａのレイアウトを変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。ここでは、第１実施形態に対して外周ディープ層５ａのレイアウトを変更した場合を例に挙げて説明するが、第２実施形態に対しても適用できる。

図１０に示すように、本実施形態では、各外周ディープ層５ａのセル領域Ｒｃから離れた側の先端を連結させる連結層５ｃを備えている。連結層５ｃは、セル領域Ｒｃが構成する長方形の各辺Ｈ１、Ｈ２それぞれに沿ってライン状に形成されている。

繋ぎ領域Ｒａのうち外周ディープ層５ａよりも更に外周側では、ホールが外周ディープ層５ａに届くまでに距離があり、特に、隣り合う外周ディープ層５ａの間において、より距離が長くなる。これに対して、連結層５ｃを備えるようにすれば、繋ぎ領域Ｒａのうち外周ディープ層５ａよりも更に外周側に発生したホールが、外周ディープ層５ａから距離が離れていたとしても、連結層５ｃを通って外周ディープ層５ａに移動するようにできる。これにより、繋ぎ領域Ｒａのうちの外周側で発生したホールをより抜けやすくすることが可能となる。このような連結層５ｃを備える構造は、隣り合う外周ディープ層５ａの間の距離が長いほど、有効である。

なお、連結層５ｃの幅、つまりセル領域Ｒｃから外方に向かう方向の寸法についても任意である。ただし、連結層５ｃについては、外周ディープ層５ａなどと同時に形成することになる。このため、連結層５ｃの幅を外周ディープ層５ａの幅と等しくしておけば、イオン注入用のマスク１８に開口部を形成するエッチングの際に、連結層５ｃの形成予定領域の下地層となるＳｉＣがエッチングされ過ぎないようにできる。

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

（１）例えば、上記各実施形態では、外周ディープ層５ａや角部ディープ層５ｂを長方形状としたが、必ずしも長方形とする必要はない。つまり、外周ディープ層５ａや角部ディープ層５ｂについては、一方向を長手方向としたライン状とされていれば良い。例えば、外周ディープ層５ａや角部ディープ層５ｂについて、図１１に示すように長手方向に沿う両辺が平行ではなく、長手方向の一方の先端から他方の先端に掛けて徐々に幅が広くなるような台形状とすることができる。その場合、幅が狭い側の先端がセル領域Ｒｃに位置し、広い側の先端がセル領域Ｒｃから離れる側に位置するようにすれば、繋ぎ領域Ｒａのうちの外周側に発生したホールを集めやすくすることができる。

同様に、第３実施形態で説明した連結層５ｃについても、各外周ディープ層５ａにおけるセル領域Ｒｃから離れる側の先端同士を連結していれば、必ずしもライン状でなくても良い。

なお、外周ディープ層５ａや角部ディープ層５ｂを含めて、第２ディープ層５を第２層に相当するｎ型層６の表面から形成しているが、少なくともｎ型層６の表面から第１ディープ層４に形成されていれば良く、それよりも上の部分から形成されていても良い。例えば、ｐ型ベース領域７の表面からｎ型層６より深く第１ディープ層４に至るように第２ディープ層５が形成される構造とされていても良い。

（２）また、外周ディープ層５ａについて、長手方向がセル領域Ｒｃから外方に向かう方向に沿うようにしているが、セル領域Ｒｃから外方に向かう方に沿うとは、必ずしもセル領域Ｒｃが構成する各辺Ｈ１、Ｈ２に対して直交する方向である必要はない。例えば、図１２に示すように、セル領域Ｒｃの中心に対して放射状に伸びる方向が外周ディープ層５ａの長手方向となるようにしても良い。

また、セル領域Ｒｃが構成する外形形状が長方形となる場合を例に挙げたが、他の形状であっても良い。その場合でも、セル領域Ｒｃが構成する外形形状の各辺に対して複数本の外周ディープ層５ａがセル領域Ｒｃの外方に向う方に沿って延設されていれば良い。また、セル領域Ｒｃが長方形状とされる場合であっても、他の形状とされる場合であっても、外形形状の各辺に対して複数本ずつ外周ディープ層５ａを備える場合、全ての辺において外周ディープ層５ａを同じ数備える必要はない。例えば、各辺の長さに比例して外周ディープ層５ａの数を異ならせても良い。

（３）また、上記実施形態では、繋ぎ領域Ｒａの一例を示したが、例えば、図１３に示すように、半導体チップ１００中における繋ぎ領域Ｒａにおいて、層間絶縁膜１３の上に信号端子となるパッド３０などが配置されるような構造とされることがある。このような構造とされる部分についても、外周ディープ層５ａや角部ディープ層５ｃを備えることができる。その場合、図中に示したように、上面視において、外周ディープ層５ａがパッド３０と重なるようにして、パッド３０の下方に備えられる構造としても良い。同様に、図示していないが、角部ディープ層５ｃについても、上面視において、パッド３０と重なるように配置されていても良い。

（４）また、上記各実施形態では、半導体材料としてＳｉＣを用いる場合を例に挙げて説明したが、Ｓｉや他の化合物半導体を半導体材料として用いる半導体装置に対しても本発明を適用できる。

（５）さらに、上記実施形態では、半導体層としてｎ^＋型基板１を用意し、このｎ^＋型基板１の上に第１導電型の第１層に相当するｎ^－型層２をエピタキシャル成長させる構造を例に挙げた。しかしながら、これも一例を示したのであり、ｎ^－型層２を構成する半導体基板を用いて、その裏面側にイオン注入を行うことでｎ^－型層２よりも高不純物濃度とされる半導体層を形成するようにしても良い。。

（６）上記各実施形態では、縦型のパワー素子としてｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎない。例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

１…ｎ^＋型基板、３…ＪＦＥＴ部、４…第１ディープ層、５…第２ディープ層
５ａ…外周ディープ層、５ｂ…角部ディープ層、５ｃ…連結層、７…ｐ型ベース領域
８…ｎ^＋型ソース領域、９…コンタクトｐ^＋型層、１０…ゲートトレンチ、
１１…ゲート絶縁膜、１２…ゲート電極、１３…層間絶縁膜
１３ａ…コンタクト開口部、１４…ソース電極、１５…ドレイン電極
Ｒｃ…セル領域、Ｒｏ…外周領域、Ｒａ…繋ぎ領域、Ｒｂ…耐圧保持領域

Claims (6)

1. 半導体装置であって、
   第１または第２導電型の半導体層（１）と、
   前記半導体層の上に形成され、前記半導体層よりも低不純物濃度とされた第１導電型の第１層（２）とを備え、
   セル領域（Ｒｃ）と、前記セル領域の外周を囲む外周耐圧構造が備えられた耐圧保持領域（Ｒｂ）および該耐圧保持領域と前記セル領域との間に位置する繋ぎ領域（Ｒａ）を含む外周領域（Ｒｏ）を有しており、
   前記セル領域には、
   前記第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、前記一方向を長手方向として前記第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、
   前記飽和電流抑制層の上に形成された第１導電型の第２層（６）と、
   少なくとも前記第２層の表面から前記第１ディープ層に至るように形成された第２導電型の第２ディープ層（５）と、
   前記第２層および前記第２ディープ層の上に形成された第２導電型のベース領域（７）と、
   前記ベース領域の上に形成され、前記第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、
   前記ベース領域の上において前記ソース領域と異なる位置に形成され、前記ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、
   前記ソース領域および前記ベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
   前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させるコンタクト開口部（１３ａ）が形成された層間絶縁膜（１３）と、
   前記コンタクト開口部を通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
   前記半導体層の裏面側に形成されたドレイン電極（１５）と、を含み、
   前記繋ぎ領域には、
   前記第１ディープ層と前記第１層を含む前記飽和電流抑制層と、前記第２層と、前記ベース領域と、が備えられ、
   さらに、前記ベース領域と前記第１ディープ層との間に配置され、前記セル領域から外方に向かう方向に沿う方向を長手方向としたライン状で、前記セル領域が構成する外形形状の各辺（Ｈ１、Ｈ２）それぞれに対して複数本ずつ、第１導電型の外周ディープ層（５ａ）が備えられている、半導体装置。
2. 前記外周ディープ層は、前記セル領域に対して放射状に配置されている、請求項１に記載の半導体装置。
3. 前記外周ディープ層は、長方形状とされている、請求項１または２に記載の半導体装置。
4. 前記各辺それぞれに対して備えられた複数本の前記外周ディープ層のうち前記セル領域と反対側の先端を連結させる第２導電型の連結層（５ｃ）を備えている、請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記連結層（５ｃ）は、前記各辺に沿うライン状とされている、請求項４に記載の半導体装置。
6. 前記セル領域が構成する外形形状は長方形であり、
   前記セル領域が構成する長方形の各辺（Ｈ１、Ｈ２）の延長線と前記耐圧保持領域とによって囲まれる部分に配置され、前記セル領域から外方に向かう方向に沿って延設されたライン状の角部ディープ層（５ｂ）を備えている、請求項１ないし５のいずれか１つに記載の半導体装置。

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