JP2022182508A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2022182508A JP2022182508A JP2021090105A JP2021090105A JP2022182508A JP 2022182508 A JP2022182508 A JP 2022182508A JP 2021090105 A JP2021090105 A JP 2021090105A JP 2021090105 A JP2021090105 A JP 2021090105A JP 2022182508 A JP2022182508 A JP 2022182508A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- deep layer
- type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 230000002093 peripheral effect Effects 0.000 claims abstract description 105
- 239000010410 layer Substances 0.000 claims description 291
- 239000012535 impurity Substances 0.000 claims description 28
- 230000015556 catabolic process Effects 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 230000001629 suppression Effects 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 67
- 229910010271 silicon carbide Inorganic materials 0.000 description 67
- 239000000758 substrate Substances 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】アバランシェ耐量を確保することができるトレンチゲート構造の半導体素子を備えた半導体装置を提供する。【解決手段】繋ぎ領域Raに、ベース領域7と第1ディープ層4との間に配置され、セル領域Rcから外方に向かう方向に沿う方向を長手方向としたライン状で、セル領域Rcが構成する外形形状の各辺H1、H2それぞれに対して複数本ずつ、p型の外周ディープ層5aを備える。【選択図】図1
Description
本発明は、トレンチゲート構造の半導体素子を備えた半導体装置に関するものであり、特に半導体材料として炭化珪素(以下、SiCという)が用いられるSiC半導体装置に適用すると好適である。
従来、SiCを用いたパワーデバイスとして、トレンチゲート構造のMOSFETが知られている。トレンチゲート構造のMOSFETでは、トレンチゲート構造を構成するためのトレンチの底部に電界集中が起こり、ゲート絶縁膜が容易に破壊されてしまうという問題がある。このため、特許文献1に示されるように、トレンチの底部での電界集中を緩和するために、トレンチの長手方向と交差する方向に沿って、トレンチ下部にストライプ状の第1ディープ層を形成している。また、第1ディープ層とベース領域とが第2ディープ層によって連結されており、ベース領域の表層部に形成されるコンタクト領域がソース電極に電気的に接続されることで、ベース領域および第2ディープ層を通じて第1ディープ層をソース電位に固定している。このような第1ディープ層を備えることで、高電界がゲート絶縁膜側に入り難くなるようにでき、ゲート絶縁膜の絶縁破壊を抑制することが可能となる。
半導体装置においてアバランシェ耐量を低下させないためには、ベース領域などの比較的低濃度で高抵抗の領域にアバランシェ電流を流さないことが重要である。そのため、セル領域の外周に位置する外周領域において、アバランシェ時の電流が第1ディープ層から第2ディープ層を経由してベース領域のコンタクト領域を露出させるコンタクト開口部から抜けるようにすることが望ましい。しかしながら、外周領域における第2ディープ層のレイアウトによっては、ベース領域を長い距離通ってアバランシェ時の電流が流れ、アバランシェ耐量が低下するという課題がある。
本発明は上記点に鑑みて、アバランシェ耐量を確保することができるトレンチゲート構造の半導体素子を備えた半導体装置を提供することを目的とする。
上記目的を達成するため、請求項1に記載の半導体装置は、第1または第2導電型の半導体層(1)と、半導体層の上に形成され、半導体層よりも低不純物濃度とされた第1導電型の第1層(2)とを備え、セル領域(Rc)と、セル領域の外周を囲む外周耐圧構造が備えられた耐圧保持領域(Rb)および該耐圧保持領域とセル領域との間に位置する繋ぎ領域(Ra)を含む外周領域(Ro)を有した構造とされている。
セル領域には、第1層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の第1ディープ層(4)、および、一方向を長手方向として第1ディープ層と交互に複数本がストライプ状に並べられた部分を有する第1導電型のJFET部(3)を含む飽和電流抑制層(3、4)と、飽和電流抑制層の上に形成された第1導電型の第2層(6)と、第2層の表面から第1ディープ層に至るように形成された第2導電型の第2ディープ層(5)と、第2層および第2ディープ層の上に形成された第2導電型のベース領域(7)と、ベース領域の上に形成され、第1層よりも第1導電型不純物濃度が高くされた第1導電型のソース領域(8)と、ベース領域の上においてソース領域と異なる位置に形成され、ベース領域よりも第2導電型不純物濃度が高くされたコンタクト領域(9)と、ソース領域およびベース領域を貫通するゲートトレンチ(10)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(11)と該ゲート絶縁膜の上に配置されたゲート電極(12)とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極を覆うと共にソース領域およびコンタクト領域を露出させるコンタクト開口部(13a)が形成された層間絶縁膜(13)と、コンタクト開口部を通じて、ソース領域に電気的に接続されたソース電極(14)と、半導体層の裏面側に形成されたドレイン電極(15)と、を含む半導体素子が形成されている。
そして、繋ぎ領域に、ベース領域と第1ディープ層との間に配置され、セル領域から外方に向かう方向に沿う方向を長手方向としたライン状で、セル領域が構成する外形形状の各辺(H1、H2)それぞれに対して複数本ずつ、第1導電型の外周ディープ層(5a)を備えている。
このように、繋ぎ領域において、セル領域から外周方向に向かう方向を長手方向とする外周ディープ層を備えるようにしている。これにより、繋ぎ領域のうちの外周側で発生したホールが外周ディープ層を通って、セル領域の近傍まで移動し、それからソース電極に抜けるようにできる。これにより、アバランシェ耐量の低下を抑制することが可能な半導体装置にできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。本実施形態では、半導体材料としてSiCを用いたSiC半導体装置を例に挙げて説明するが、シリコン(Si)などの他の半導体材料で構成される半導体装置としても良い。
第1実施形態について説明する。本実施形態では、半導体材料としてSiCを用いたSiC半導体装置を例に挙げて説明するが、シリコン(Si)などの他の半導体材料で構成される半導体装置としても良い。
本実施形態にかかるSiC半導体装置は、半導体素子として、図1および図2に示すトレンチゲート構造の反転型の縦型MOSFETが形成されたものである。SiC半導体装置は、図3に示すように、セル領域Rcとセル領域Rcを囲む外周領域Roとを有した構成とされるが、図1および図2に示す縦型MOSFETは、そのうちのセル領域Rcに備えられる。なお、以下では、図1~図3に示すように、互いに直交する一方向をそれぞれX方向、Y方向、Z方向として説明する。具体的には、縦型MOSFETの奥行方向をX方向、X方向に対して交差する縦型MOSFETの幅方向をY方向、縦型MOSFETの厚み方向もしくは深さ方向、つまりXY平面に対する法線方向をZ方向とする。
また、図2は、図3のII-II断面図に相当し、セル領域Rcの一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、SiC半導体装置の構成の一部を省略して示してある。
図1および図2に示されるように、SiC半導体装置には、SiCからなるn+型基板1が半導体基板として用いられている。セル領域Rcおよび外周領域Roでは、共に、n+型基板1の主表面上に、n+型基板1より低濃度とされたドリフト層の一部を構成するn-型層2が形成されている。n+型基板1は半導体層に相当し、n-型層2は、第1導電型の第1層に相当する。
〔セル領域Rcの構成〕
セル領域Rcでは、n-型層2の上に、SiCからなるドリフト層の一部を構成するn型のJFET部3とp型の第1ディープ層4が形成されている。n-型層2は、n+型基板1と反対側においてJFET部3と連結されている。
セル領域Rcでは、n-型層2の上に、SiCからなるドリフト層の一部を構成するn型のJFET部3とp型の第1ディープ層4が形成されている。n-型層2は、n+型基板1と反対側においてJFET部3と連結されている。
JFET部3と第1ディープ層4は、飽和電流抑制層を構成するものであり、共に、Y方向を長手方向として延設され、X方向において交互に繰り返し並べられて配置されている。つまり、n+型基板1の主表面に対する法線方向から見て、JFET部3の少なくとも一部と第1ディープ層4は、それぞれ複数のライン状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
なお、本実施形態の場合、JFET部3が第1ディープ層4よりも下方まで形成されたものとされている。このため、JFET部3のうちストライプ状とされている部分は第1ディープ層4の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の第1ディープ層4の間に配置された状態となっている。
第1ディープ層4は、p型不純物層によって構成されている。上記したように、第1ディープ層4は、ストライプ状とされており、ストライプ状とされた第1ディープ層4の各ライン状の部分は一定幅とされ、等間隔に配置されていて、深さ方向においてp型不純物濃度が一定とされている。
さらに、JFET部3および第1ディープ層4の上には、SiCからなるドリフト層の一部を構成し、第1導電型の第2層に相当するn型層6が形成されている。n型層6は、n型不純物濃度がn-型層2と同じにされていても良いが、高くすることで縦型MOSFETのチャネルを通じて流れる電流がY方向に拡散できるようにすることができる。ただし、n型層6についてはn-型層2よりも不純物濃度が高くされていることは必須ではなく、例えばn-型層2と同じ不純物濃度とされていても良い。
なお、本実施形態では、n-型層2とJFET部3およびn型層6によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、n-型層2とn+型基板1との間にバッファ層を備えた構造とすることもできる。
n型層6の表面から第1ディープ層4に至るように、SiCからなる第2ディープ層5が形成されている。また、n型層6および第2ディープ層5の上にはSiCからなるp型ベース領域7が形成されており、p型ベース領域7の上には、SiCからなるn+型ソース領域8が形成されている。第2ディープ層5は、p型ベース領域7よりもp型不純物濃度が高くされている。p型ベース領域7は、第1ディープ層4よりもp型不純物濃度が低くされている。また、n+型ソース領域8は、n型不純物濃度がn型層6よりも高濃度とされている。
また、n+型ソース領域8の表面からp型ベース領域7に達するように、p型ベース領域7よりもp型不純物濃度が高くされたコンタクト領域に相当するコンタクトp+型層9が形成されている。コンタクトp+型層9は、図2に示すように、後述するトレンチゲート構造に対して交差するY方向に延設されているが、ここではトレンチゲート構造の複数本に1つもしくは複数の割合でトレンチゲート構造の間においてX方向にも延設している。上記した第2ディープ層5は、このコンタクトp+型層9のうちX方向に延設された部分の下方に形成されている。なお、ここでは第2ディープ層5を隣り合うゲートトレンチ10の両側壁間の全域に形成しているが、必ずしも全域に形成する必要はない。
コンタクトp+型層9は、p型ベース領域7に加えて第1ディープ層4をソース電位に固定するために、p型ベース領域7と後述するソース電極14とを連結させる役割を果たす。コンタクトp+型層9がソース電極14と接続されることにより、コンタクトp+型層9を通じてp型ベース領域7をソース電位に固定し、p型ベース領域7および第2ディープ層5を介して第1ディープ層4もソース電位に固定する。なお、図示していないが、n+型ソース領域8やコンタクトp+型層9の表面はソース電極14に含まれる電極材料と反応してシリサイド層とされており、n+型ソース領域8やコンタクトp+型層9とソース電極14とがオーミック接触させられている。
さらに、p型ベース領域7およびn+型ソース領域8を貫通してn型層6に達するように、所定幅かつ所定深さで形成されたゲートトレンチ10が形成されている。このゲートトレンチ10の側面と接するように上述したp型ベース領域7やn+型ソース領域8さらにはコンタクトp+型層9のうちのX方向に延設された部分が配置されている。ゲートトレンチ10は、図2のY方向を幅方向、JFET部3や第1ディープ層4の長手方向と交差する方向、ここではX方向を長手方向、Z方向を深さ方向とするライン状のレイアウトで形成されている。そして、図1~図3に示したように、ゲートトレンチ10は、複数本がY方向に等間隔に配置されたストライプ状とされており、それぞれの間にp型ベース領域7およびn+型ソース領域8が配置されている。
なお、ここでは図3に示すように、n+型基板1の主表面に対する法線方向から見て、ゲートトレンチ10がストライプ状となるようにしているが、ゲートトレンチ10が少なくともストライプ状の部分を有した構造とされていれば良い。例えば、隣り合うライン状のゲートトレンチ10の2本を1組として、その両端同士が半円状に繋がるようにゲートトレンチ10をレイアウトしても良い。
p型ベース領域7のうちゲートトレンチ10の側面に位置する部分を、縦型MOSFETの作動時にn+型ソース領域8とn型層6との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ10の内壁面がゲート絶縁膜11で覆われている。ゲート絶縁膜11の表面にはドープドPoly-Siにて構成されたゲート電極12が形成されており、これらゲート絶縁膜11およびゲート電極12がゲートトレンチ10内に配置されることでトレンチゲート構造が構成されている。さらに、ゲート電極12を覆うように層間絶縁膜13が形成されている。層間絶縁膜13は、ゲートトレンチ10の外側に張り出していても良いが、ここではゲートトレンチ10内に配置され、ゲートトレンチ10がゲート絶縁膜11とゲート電極12および層間絶縁膜13によって埋め尽くされている。
また、図1に示すように、n+型ソース領域8の表面やゲート電極12の表面には、層間絶縁膜13を介してソース電極14などが形成されている。ソース電極14は、複数の金属、例えばNi/Al等で構成されている。そして、複数の金属のうち少なくともn型SiC、具体的にはn+型ソース領域8やn型ドープの場合のゲート電極12と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC、具体的にはコンタクトp+型層9と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、ソース電極14は、層間絶縁膜13上に形成されることでSiC部分と電気的に絶縁されているが、後述する図6のように、層間絶縁膜13に形成されたコンタクト開口部13aを通じて、n+型ソース領域8およびコンタクトp+型層9と接触させられている。
一方、n+型基板1の裏面側にはn+型基板1と電気的に接続されたドレイン電極15が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。このような縦型MOSFETが複数セル配置されることでセル領域Rcが構成されている。
〔外周領域Roの構成〕
外周領域Roは、図3に示すようにセル領域Rcを囲むように構成されており、繋ぎ領域Raと耐圧保持領域Rbとを有している。繋ぎ領域Raは、セル領域Rcから耐圧保持領域Rbに至る迄の間の領域である。図4に示すように、繋ぎ領域Raも、n+型基板1の主表面上n-型層2、JFET部3および第1ディープ層4を備える飽和電流抑制層、n型層6、p型ベース領域7およびコンタクトp+型層9が形成されており、部分的に第2ディープ層5が形成されている。以下、第2ディープ層5のうち繋ぎ領域Raに形成された部分を外周ディープ層5aという。
外周領域Roは、図3に示すようにセル領域Rcを囲むように構成されており、繋ぎ領域Raと耐圧保持領域Rbとを有している。繋ぎ領域Raは、セル領域Rcから耐圧保持領域Rbに至る迄の間の領域である。図4に示すように、繋ぎ領域Raも、n+型基板1の主表面上n-型層2、JFET部3および第1ディープ層4を備える飽和電流抑制層、n型層6、p型ベース領域7およびコンタクトp+型層9が形成されており、部分的に第2ディープ層5が形成されている。以下、第2ディープ層5のうち繋ぎ領域Raに形成された部分を外周ディープ層5aという。
また、繋ぎ領域Raのうちの内周側、つまりセル領域Rc側まで層間絶縁膜13にコンタクト開口部13aが形成されており、コンタクトp+型層9がソース電極14と電気的に接続された状態になっている。
外周ディープ層5aは、繋ぎ領域Raにおける外周側に発生したホールを抜けやすくするために備えられている。本実施形態では、外周ディープ層5aは、図3に示すように長方形のライン状とされ、複数本が並べられることでストライプ状とされている。各外周ディープ層5aは、セル領域Rcから外周方向に向かう方向を長手方向として延設されている。すなわち、セル領域Rcが長方形状であるとすると、セル領域Rcが構成する長方形のうちX方向、つまりトレンチゲート構造の長手方向に沿う辺H1の外側に位置する外周ディープ層5aは、辺H1に直交するように配置されている。また、セル領域Rcが構成する長方形のうちY方向、つまりトレンチゲート構造の長手方向に対する直交方向に沿う辺H2の外側に位置する外周ディープ層5aは、辺H2に直交するように配置されている。換言すると、ホールが抜けるときの電流が図3中に破線矢印で示した向きに流れるため、その電流の流れる向きに沿って外周ディープ層5aを延設している。
各外周ディープ層5aの寸法については任意であるが、ここでは幅、つまり短手方向の寸法については、第2ディープ層5のうちセル領域Rc内に配置される部分と同じ幅としており、例えば1~2μmとしている。
外周ディープ層5aを含め第2ディープ層5については、例えばn型層6に対してp型不純物をイオン注入することによって形成される。このとき、イオン注入用のマスクとして使う酸化膜の開口部が大面積の領域は、小面積の領域に比べて、エッチングガスが多く供給される。このため、マスクのパターニング時に下地層となるSiCがエッチングされ過ぎることがある。しかしながら、本実施形態のように、外周ディープ層5aをライン状に形成することで、個々の外周ディープ層5aが大面積にならないようにできるため、下地層がエッチングされ過ぎないようにできる。
このようなエッチング抑制効果については、少なくとも外周ディープ層5aの幅が10μm以下であれば得ることができ、幅が狭いほど効果が高く、特に2μm以下になると高い効果を得ることができる。ただし、外周ディープ層5aについては、繋ぎ領域Raのうちの外周側で発生したホールを抜けやすくするためのものであるため、内部抵抗が小さいことが望まれる。これを考慮して、外周ディープ層5aの幅を1μm以上としているが、この幅については外周ディープ層5aの不純物濃度や本数などにも依存するため、1μm未満とされていても構わない。
また、外周ディープ層5aの形成間隔についても任意であり、セル領域Rcが構成する長方形の各辺に対向して少なくとも2本ずつ備えられていれば良い。好ましくは、各外周ディープ層5aに均等にホールが流れるように、各外周ディープ層5aは等間隔に配置されているのが好ましく、セル領域Rcが構成する長方形の各辺H1、H2の中心を通る垂直二等分線に対して線対称に配置されると良い。さらに、外周ディープ層5aの形成間隔は、外周ディープ層5aではない部分から外周ディープ層5aへのホールの移動長さを規定することになり、長過ぎるとp型ベース領域7を長い距離通ってホールが流れ得る。このため、ホールの抜けやすさを考慮して外周ディープ層5aの形成間隔を設定すると好ましい。
さらに、外周領域Roのうちの耐圧保持領域Rbには、図3に示すようにp型ガードリング20などの外周耐圧構造が構成されている。p型ガードリング20はセル領域Rcを中心として同心状に複数本が所定間隔で配置されている。このようなp型ガードリング20が備えられることで、セル領域Rcから伸びる等電位線がより外周側に伸ばされ、等電位線の終端位置が集中することによる電界集中を抑制することが可能となって、SiC半導体装置の耐圧を保持することが可能となる。なお、ここでは外周耐圧構造としてp型ガードリング20を挙げているが、その他、EQR(Equivalent Potential Ring)等が備えられていても良い。
以上のようにして、本実施形態にかかる縦型MOSFETを備えたSiC半導体装置が構成されている。
このように構成される縦型MOSFETを有するSiC半導体装置は、例えば、ソース電圧Vsを0V、ドレイン電圧Vdを1~1.5Vとした状態で、ゲート電極12に対して20Vのゲート電圧Vgを印加することで動作させられる。すなわち、ゲート電圧Vgが印加されることにより、縦型MOSFETは、ゲートトレンチ10に接する部分のp型ベース領域7にチャネル領域が形成され、ドレイン-ソース間に電流が流れるという動作を行う。
このとき、JFET部3および第1ディープ層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、JFET部3のうちストライプ状とされた部分と第1ディープ層4とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
まず、ドレイン電圧Vdが例えば1~1.5Vのように通常作動時に印加される電圧である場合には、第1ディープ層4側からJFET部3へ伸びる空乏層は、JFET部3のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、JFET部3内へ空乏層が伸びても電流経路が確保される。また、JFET部3のn型不純物濃度をn-型層2よりも高くすれば、電流経路を低抵抗に構成できるため、低オン抵抗を図ることも可能となる。
また、負荷短絡などによってドレイン電圧Vdが通常作動時の電圧よりも高くなると、第1ディープ層4側からJFET部3へ伸びる空乏層がJFET部3のうちストライプ状とされた部分の幅よりも伸びる。そして、n型層6よりも先にJFET部3が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるSiC半導体装置の耐量を向上することが可能となる。
このように、JFET部3および第1ディープ層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるSiC半導体装置とすることが可能となる。
さらに、JFET部3を挟み込むように第1ディープ層4を備えることで、JFET部3のうちストライプ状とされた部分と第1ディープ層4とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Vdが高電圧になったとしても、下方からn-型層2に伸びてくる空乏層の伸びが第1ディープ層4によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜11に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜11が破壊されることを抑制できるため、高耐圧で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、n-型層2やJFET部3のn型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
よって、低オン抵抗かつ高信頼性の縦型MOSFETを有するSiC半導体装置とすることが可能となる。
一方、本実施形態のSiC半導体装置は、ゲート電圧Vgを印加していないときには、チャネル領域が形成されていないため、ドレイン-ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、JFET部3については、ゲート電圧Vgを印加していないときでもドレイン電圧Vdが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
このように、本実施形態では、負荷短絡等によるSiC半導体装置の耐量の向上を図ることも可能となっているが、ドレイン電極15側が高電圧になったときにPN接合部でアバランシェブレークダウンが発生することを想定し、アバランシェテストを行っている。つまり、SiC半導体装置のアバランシェ耐量について調べる試験を行っている。
まず、本発明者らは、図5に示すように、本実施形態のような外周ディープ層5aをセル領域Rcが構成する長方形の各辺H1、H2と平行に複数本並べて配置する構造について、アバランシェテストを行った。しかしながら、このような構造では、所望のアバランシェ耐量を得ることができないことが確認された。
これは、図6に示すように、アバランシェ時に発生したホールが外周ディープ層5aを通ってp型ベース領域7に抜け、その後、コンタクトp+型層9からソース電極14に抜けることになるが、p型ベース領域7を長い距離通ってホールが抜けるためである。つまり、比較的低不純物濃度とされたp型ベース領域7を長い距離通ってホールが抜けることは、高抵抗な領域を長い距離通ってホールが抜けることを意味している。このため、アバランシェ耐量を低下させてしまう。アバランシェ耐量を低下させないためには、p型ベース領域7などの比較的低濃度で高抵抗の領域にアバランシェ電流を流さないことが重要である。そのため、セル領域Rcの外周に位置する外周領域Roにおいて、アバランシェ時の電流が第1ディープ層4から第2ディープ層5を経由してp型ベース領域7のコンタクト領域を露出させるコンタクト開口部13aから抜けるようにすることが望ましい。
これに対して、本実施形態では、外周ディープ層5aをセル領域Rcが構成する長方形の各辺に対して直交する方向、つまり電流の流れる向きに沿う方向が長手方向となるように延設している。このため、図3に示すように、繋ぎ領域Raのうちの外周側で発生したホールが外周ディープ層5aを通って、セル領域Rcの近傍まで移動し、それからソース電極14に抜けるようにできる。つまり、p型ベース領域7のうちホールが通るのはほぼコンタクトp+型層9とソース電極14との近傍のみとなり、p型ベース領域7を長い距離通ることなく、ホールがソース電極14に抜けるようになる。したがって、アバランシェ耐量の低下を抑制することが可能となる。
続いて、本実施形態に係るSiC半導体装置の製造方法について図7A~図7Gおよび図8A~図8Gを参照して説明する。
〔図7A、図8Aに示す工程〕
まず、半導体基板として、例えばSiCで構成されるn+型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn-型層2を形成する。このとき、n+型基板1の主表面上に予めn-型層2を成長させてある所謂エピ基板を用いても良い。さらに、n-型層2の上にSiCからなるJFET部3をエピタキシャル成長させる。
まず、半導体基板として、例えばSiCで構成されるn+型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn-型層2を形成する。このとき、n+型基板1の主表面上に予めn-型層2を成長させてある所謂エピ基板を用いても良い。さらに、n-型層2の上にSiCからなるJFET部3をエピタキシャル成長させる。
〔図7B、図8Bに示す工程〕
JFET部3の所定領域に第1ディープ層4を形成する。例えば、JFET部3の表面に、酸化膜などで構成されるマスク17を配置したのち、マスク17をパターニングして第1ディープ層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、第1ディープ層4を形成する。その後、マスク17を除去する。
JFET部3の所定領域に第1ディープ層4を形成する。例えば、JFET部3の表面に、酸化膜などで構成されるマスク17を配置したのち、マスク17をパターニングして第1ディープ層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、第1ディープ層4を形成する。その後、マスク17を除去する。
なお、ここでは、第1ディープ層4をイオン注入によって形成しているが、イオン注入以外の方法によって第1ディープ層4を形成しても良い。例えば、JFET部3を選択的に異方性エッチングして第1ディープ層4と対応する位置に凹部を形成し、この上にp型不純物層をエピタキシャル成長させたのち、JFET部3の上に位置する部分においてp型不純物層を平坦化して第1ディープ層4を形成する。このように、第1ディープ層4をエピタキシャル成長によって形成することもできる。
〔図7C、図8Cに示す工程〕
引き続き、図示しないCVD装置を用いて、JFET部3および第1ディープ層4の上にn型SiCをエピタキシャル成長させることで、n型層6を形成する。
引き続き、図示しないCVD装置を用いて、JFET部3および第1ディープ層4の上にn型SiCをエピタキシャル成長させることで、n型層6を形成する。
〔図7D、図8Dに示す工程〕
n型層6の上に、第2ディープ層5と対応する位置を開口させた酸化膜などで構成されるマスク18を形成する。そして、そのマスク18を用いてp型不純物をイオン注入することで、第2ディープ層5を形成する。このとき、外周領域Roにおける繋ぎ領域Raに、外周ディープ層5aも同時に形成している。この後、マスク18を除去する。
n型層6の上に、第2ディープ層5と対応する位置を開口させた酸化膜などで構成されるマスク18を形成する。そして、そのマスク18を用いてp型不純物をイオン注入することで、第2ディープ層5を形成する。このとき、外周領域Roにおける繋ぎ領域Raに、外周ディープ層5aも同時に形成している。この後、マスク18を除去する。
〔図7E、図8Eに示す工程〕
外周ディープ層5aを含む第2ディープ層5およびn型層6の上にp型ベース領域7をエピタキシャル成長させる。続いて、p型ベース領域7の上にn+型ソース領域8を形成する。n+型ソース領域8については、エピタキシャル成長によって形成しても良いし、イオン注入によって形成しても良い。
外周ディープ層5aを含む第2ディープ層5およびn型層6の上にp型ベース領域7をエピタキシャル成長させる。続いて、p型ベース領域7の上にn+型ソース領域8を形成する。n+型ソース領域8については、エピタキシャル成長によって形成しても良いし、イオン注入によって形成しても良い。
〔図7F、図8Fに示す工程〕
p型ベース領域7やn+型ソース領域8の上にコンタクトp+型層9と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてp型不純物をイオン注入することでコンタクトp+型層9を形成する。この後、マスクを除去する。
p型ベース領域7やn+型ソース領域8の上にコンタクトp+型層9と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてp型不純物をイオン注入することでコンタクトp+型層9を形成する。この後、マスクを除去する。
〔図7G、図8Gに示す工程〕
n+型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ10の形成予定領域を開口させる。そして、マスクを用いてRIE等の異方性エッチングを行うことで、ゲートトレンチ10を形成する。
n+型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ10の形成予定領域を開口させる。そして、マスクを用いてRIE等の異方性エッチングを行うことで、ゲートトレンチ10を形成する。
その後、マスクを除去してから例えば酸化膜をデポジションすること、もしくは熱酸化を行うことによってゲート絶縁膜11を形成し、ゲート絶縁膜11によってゲートトレンチ10の内壁面上およびn+型ソース領域8の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly-Siをデポジションした後、これをエッチバックし、ゲートトレンチ10内にPoly-Siを残すことでゲート電極12を形成する。これにより、トレンチゲート構造が完成する。
さらに、ゲート電極12およびゲート絶縁膜11の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜13を形成する。そして、図示しないマスクを用いてn+型ソース領域8およびコンタクトp+型層9が露出するまで層間絶縁膜13をエッチングし、コンタクト開口部13aを形成すると共にゲートトレンチ10内に層間絶縁膜13を残す。
この後の工程については図示しないが、以下のような工程を行う。すなわち、層間絶縁膜13の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極14を形成する。さらに、n+型基板1の裏面側にドレイン電極15を形成する。このようにして、本実施形態にかかるSiC半導体装置が完成する。
以上説明したように、本実施形態のSiC半導体装置では、繋ぎ領域Raにおいて、セル領域Rcから外周方向に向かう方向を長手方向とする外周ディープ層5aを備えるようにしている。このため、繋ぎ領域Raのうちの外周側で発生したホールが外周ディープ層5aを通って、セル領域Rcの近傍まで移動し、それからソース電極14に抜けるようにできる。これにより、アバランシェ耐量の低下を抑制することが可能なSiC半導体装置にできる。
また、本実施形態のSiC半導体装置では、次のような効果を得ることができる。
(1)外周ディープ層5aをライン状のもので構成している。このため、外周ディープ層5aが大面積とならないようにできる。したがって、外周ディープ層5aを含む第2ディープ層5をイオン注入で形成する際に、イオン注入用のマスク18に開口部を形成する際のエッチングによって、外周ディープ層5aの形成予定領域の下地層となるSiCがエッチングされ過ぎないようにできる。
(2)各外周ディープ層5aの幅を第2ディープ層5のうちセル領域Rc内に配置される部分と同じ幅としている。このため、外周ディープ層5aを含む第2ディープ層5をイオン注入で形成する際に、イオン注入用のマスク18の開口部の幅をセル領域Rcと外周領域Roとで合わせることが可能となる。これにより、マスク18に開口部を形成する際のエッチングレートをセル領域Rcと外周領域Roとで合わせることができ、下地層となるSiCがエッチングされ過ぎる箇所が発生しないようにできる。
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対して第2ディープ層5のレイアウトを変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第2実施形態について説明する。本実施形態は、第1実施形態に対して第2ディープ層5のレイアウトを変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図9に示すように、本実施形態では、繋ぎ領域Raのうちのセル領域Rcの角部に位置する部分にも、第2ディープ層5として外周ディープ層5aと同様の構成のライン状とされた角部ディープ層5bを備えている。角部ディープ層5bは、セル領域Rcを構成する各辺H1、H2の延長線と耐圧保持領域Rbとによって囲まれる扇形の部分に配置されている。そして、各角部ディープ層5bは、セル領域Rcから外方に向かう方向に沿って、具体的にはセル領域Rcが構成する長方形の四隅それぞれを中心として放射状に配置されている。
アバランシェ時には、繋ぎ領域Raのうちのセル領域Rcの角部に位置する部分で発生させられていたホールもコンタクト開口部13aを通じてソース電極14に抜けていくことになる。このため、本実施形態のように、繋ぎ領域Raのうちのセル領域Rcの角部に位置する部分にも角部ディープ層5bを備えることで、この領域のホールを抜けやすくすることが可能となる。これにより、よりアバランシェ耐量の低下を抑制することが可能なSiC半導体装置にできる。
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して外周ディープ層5aのレイアウトを変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。ここでは、第1実施形態に対して外周ディープ層5aのレイアウトを変更した場合を例に挙げて説明するが、第2実施形態に対しても適用できる。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して外周ディープ層5aのレイアウトを変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。ここでは、第1実施形態に対して外周ディープ層5aのレイアウトを変更した場合を例に挙げて説明するが、第2実施形態に対しても適用できる。
図10に示すように、本実施形態では、各外周ディープ層5aのセル領域Rcから離れた側の先端を連結させる連結層5cを備えている。連結層5cは、セル領域Rcが構成する長方形の各辺H1、H2それぞれに沿ってライン状に形成されている。
繋ぎ領域Raのうち外周ディープ層5aよりも更に外周側では、ホールが外周ディープ層5aに届くまでに距離があり、特に、隣り合う外周ディープ層5aの間において、より距離が長くなる。これに対して、連結層5cを備えるようにすれば、繋ぎ領域Raのうち外周ディープ層5aよりも更に外周側に発生したホールが、外周ディープ層5aから距離が離れていたとしても、連結層5cを通って外周ディープ層5aに移動するようにできる。これにより、繋ぎ領域Raのうちの外周側で発生したホールをより抜けやすくすることが可能となる。このような連結層5cを備える構造は、隣り合う外周ディープ層5aの間の距離が長いほど、有効である。
なお、連結層5cの幅、つまりセル領域Rcから外方に向かう方向の寸法についても任意である。ただし、連結層5cについては、外周ディープ層5aなどと同時に形成することになる。このため、連結層5cの幅を外周ディープ層5aの幅と等しくしておけば、イオン注入用のマスク18に開口部を形成するエッチングの際に、連結層5cの形成予定領域の下地層となるSiCがエッチングされ過ぎないようにできる。
(他の実施形態)
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
(1)例えば、上記各実施形態では、外周ディープ層5aや角部ディープ層5bを長方形状としたが、必ずしも長方形とする必要はない。つまり、外周ディープ層5aや角部ディープ層5bについては、一方向を長手方向としたライン状とされていれば良い。例えば、外周ディープ層5aや角部ディープ層5bについて、図11に示すように長手方向に沿う両辺が平行ではなく、長手方向の一方の先端から他方の先端に掛けて徐々に幅が広くなるような台形状とすることができる。その場合、幅が狭い側の先端がセル領域Rcに位置し、広い側の先端がセル領域Rcから離れる側に位置するようにすれば、繋ぎ領域Raのうちの外周側に発生したホールを集めやすくすることができる。
同様に、第3実施形態で説明した連結層5cについても、各外周ディープ層5aにおけるセル領域Rcから離れる側の先端同士を連結していれば、必ずしもライン状でなくても良い。
なお、外周ディープ層5aや角部ディープ層5bを含めて、第2ディープ層5を第2層に相当するn型層6の表面から形成しているが、少なくともn型層6の表面から第1ディープ層4に形成されていれば良く、それよりも上の部分から形成されていても良い。例えば、p型ベース領域7の表面からn型層6より深く第1ディープ層4に至るように第2ディープ層5が形成される構造とされていても良い。
(2)また、外周ディープ層5aについて、長手方向がセル領域Rcから外方に向かう方向に沿うようにしているが、セル領域Rcから外方に向かう方に沿うとは、必ずしもセル領域Rcが構成する各辺H1、H2に対して直交する方向である必要はない。例えば、図12に示すように、セル領域Rcの中心に対して放射状に伸びる方向が外周ディープ層5aの長手方向となるようにしても良い。
また、セル領域Rcが構成する外形形状が長方形となる場合を例に挙げたが、他の形状であっても良い。その場合でも、セル領域Rcが構成する外形形状の各辺に対して複数本の外周ディープ層5aがセル領域Rcの外方に向う方に沿って延設されていれば良い。また、セル領域Rcが長方形状とされる場合であっても、他の形状とされる場合であっても、外形形状の各辺に対して複数本ずつ外周ディープ層5aを備える場合、全ての辺において外周ディープ層5aを同じ数備える必要はない。例えば、各辺の長さに比例して外周ディープ層5aの数を異ならせても良い。
(3)また、上記実施形態では、繋ぎ領域Raの一例を示したが、例えば、図13に示すように、半導体チップ100中における繋ぎ領域Raにおいて、層間絶縁膜13の上に信号端子となるパッド30などが配置されるような構造とされることがある。このような構造とされる部分についても、外周ディープ層5aや角部ディープ層5cを備えることができる。その場合、図中に示したように、上面視において、外周ディープ層5aがパッド30と重なるようにして、パッド30の下方に備えられる構造としても良い。同様に、図示していないが、角部ディープ層5cについても、上面視において、パッド30と重なるように配置されていても良い。
(4)また、上記各実施形態では、半導体材料としてSiCを用いる場合を例に挙げて説明したが、Siや他の化合物半導体を半導体材料として用いる半導体装置に対しても本発明を適用できる。
(5)さらに、上記実施形態では、半導体層としてn+型基板1を用意し、このn+型基板1の上に第1導電型の第1層に相当するn-型層2をエピタキシャル成長させる構造を例に挙げた。しかしながら、これも一例を示したのであり、n-型層2を構成する半導体基板を用いて、その裏面側にイオン注入を行うことでn-型層2よりも高不純物濃度とされる半導体層を形成するようにしても良い。。
(6)上記各実施形態では、縦型のパワー素子としてnチャネルタイプの反転型のトレンチゲート構造のMOSFETを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎない。例えば、上記第1実施形態等では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETとしても良い。また、上記説明では、半導体素子としてMOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対してn+型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
1…n+型基板、3…JFET部、4…第1ディープ層、5…第2ディープ層
5a…外周ディープ層、5b…角部ディープ層、5c…連結層、7…p型ベース領域
8…n+型ソース領域、9…コンタクトp+型層、10…ゲートトレンチ、
11…ゲート絶縁膜、12…ゲート電極、13…層間絶縁膜
13a…コンタクト開口部、14…ソース電極、15…ドレイン電極
Rc…セル領域、Ro…外周領域、Ra…繋ぎ領域、Rb…耐圧保持領域
5a…外周ディープ層、5b…角部ディープ層、5c…連結層、7…p型ベース領域
8…n+型ソース領域、9…コンタクトp+型層、10…ゲートトレンチ、
11…ゲート絶縁膜、12…ゲート電極、13…層間絶縁膜
13a…コンタクト開口部、14…ソース電極、15…ドレイン電極
Rc…セル領域、Ro…外周領域、Ra…繋ぎ領域、Rb…耐圧保持領域
Claims (6)
- 半導体装置であって、
第1または第2導電型の半導体層(1)と、
前記半導体層の上に形成され、前記半導体層よりも低不純物濃度とされた第1導電型の第1層(2)とを備え、
セル領域(Rc)と、前記セル領域の外周を囲む外周耐圧構造が備えられた耐圧保持領域(Rb)および該耐圧保持領域と前記セル領域との間に位置する繋ぎ領域(Ra)を含む外周領域(Ro)を有しており、
前記セル領域には、
前記第1層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の第1ディープ層(4)、および、前記一方向を長手方向として前記第1ディープ層と交互に複数本がストライプ状に並べられた部分を有する第1導電型のJFET部(3)を含む飽和電流抑制層(3、4)と、
前記飽和電流抑制層の上に形成された第1導電型の第2層(6)と、
少なくとも前記第2層の表面から前記第1ディープ層に至るように形成された第2導電型の第2ディープ層(5)と、
前記第2層および前記第2ディープ層の上に形成された第2導電型のベース領域(7)と、
前記ベース領域の上に形成され、前記第1層よりも第1導電型不純物濃度が高くされた第1導電型のソース領域(8)と、
前記ベース領域の上において前記ソース領域と異なる位置に形成され、前記ベース領域よりも第2導電型不純物濃度が高くされたコンタクト領域(9)と、
前記ソース領域および前記ベース領域を貫通するゲートトレンチ(10)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(11)と該ゲート絶縁膜の上に配置されたゲート電極(12)とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させるコンタクト開口部(13a)が形成された層間絶縁膜(13)と、
前記コンタクト開口部を通じて、前記ソース領域に電気的に接続されたソース電極(14)と、
前記半導体層の裏面側に形成されたドレイン電極(15)と、を含み、
前記繋ぎ領域には、
前記第1ディープ層と前記第1層を含む前記飽和電流抑制層と、前記第2層と、前記ベース領域と、が備えられ、
さらに、前記ベース領域と前記第1ディープ層との間に配置され、前記セル領域から外方に向かう方向に沿う方向を長手方向としたライン状で、前記セル領域が構成する外形形状の各辺(H1、H2)それぞれに対して複数本ずつ、第1導電型の外周ディープ層(5a)が備えられている、半導体装置。 - 前記外周ディープ層は、前記セル領域に対して放射状に配置されている、請求項1に記載の半導体装置。
- 前記外周ディープ層は、長方形状とされている、請求項1または2に記載の半導体装置。
- 前記各辺それぞれに対して備えられた複数本の前記外周ディープ層のうち前記セル領域と反対側の先端を連結させる第2導電型の連結層(5c)を備えている、請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記連結層(5c)は、前記各辺に沿うライン状とされている、請求項4に記載の半導体装置。
- 前記セル領域が構成する外形形状は長方形であり、
前記セル領域が構成する長方形の各辺(H1、H2)の延長線と前記耐圧保持領域とによって囲まれる部分に配置され、前記セル領域から外方に向かう方向に沿って延設されたライン状の角部ディープ層(5b)を備えている、請求項1ないし5のいずれか1つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021090105A JP2022182508A (ja) | 2021-05-28 | 2021-05-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021090105A JP2022182508A (ja) | 2021-05-28 | 2021-05-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022182508A true JP2022182508A (ja) | 2022-12-08 |
Family
ID=84329104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021090105A Pending JP2022182508A (ja) | 2021-05-28 | 2021-05-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2022182508A (ja) |
-
2021
- 2021-05-28 JP JP2021090105A patent/JP2022182508A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102414729B1 (ko) | 고전압 mosfet 장치 및 상기 장치의 제조방법 | |
JP4892172B2 (ja) | 半導体装置およびその製造方法 | |
US7808003B2 (en) | Silicon carbide semiconductor device | |
JP4416007B2 (ja) | 半導体装置 | |
JP2012169385A (ja) | 炭化珪素半導体装置 | |
JP7293750B2 (ja) | 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 | |
US11139376B2 (en) | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device | |
JP7505217B2 (ja) | 超接合半導体装置および超接合半導体装置の製造方法 | |
JP7319072B2 (ja) | 半導体装置 | |
WO2012131768A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP6293380B1 (ja) | 半導体装置 | |
TWI741185B (zh) | 半導體裝置及半導體裝置之製造方法 | |
USRE48259E1 (en) | Semiconductor device | |
US9806147B2 (en) | Semiconductor device | |
JP2019096794A (ja) | 半導体装置 | |
JP2006324432A (ja) | 半導体装置およびその製造方法 | |
US11967634B2 (en) | Semiconductor device and method of manufacturing the same | |
JP6651801B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5023423B2 (ja) | 縦型絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
JP2022182508A (ja) | 半導体装置 | |
JP2022184484A (ja) | 半導体装置 | |
WO2023112547A1 (ja) | 半導体装置 | |
JP2019165166A (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP7425943B2 (ja) | 炭化珪素半導体装置 | |
KR102251761B1 (ko) | 전력 반도체 소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20240110 |