KR102251761B1 - 전력 반도체 소자 - Google Patents

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Abstract

본 발명의 일 관점에 의한 전력 반도체 소자(power semiconductor device)의 제조 방법은 반도체층 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계와, 상기 게이트 절연층 및 상기 게이트 전극층을 패터닝하는 단계와, 상기 게이트 전극층의 적어도 양측으로부터 노출된 상기 반도체층에 웰 영역을 형성하는 단계와, 상기 웰 영역 내에 상기 게이트 전극층 하부의 상기 반도체층에 접하게 소오스 영역을 형성하는 단계와, 상기 게이트 전극층을 이온 주입 마스크로 이용하면서, 자기-정렬 방식으로 상기 게이트 전극층의 적어도 양측 하부의 상기 반도체층 내에 상기 소오스 영역에 연결되게 채널 영역을 형성하는 단계를 포함한다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 인버터 소자에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
한편, 기존 실리콘 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연파괴전계가 3X106　V/cm로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한 특성을 나타낸다.
나아가, 절연 파괴 전계가 실리콘에 비해 10배 정도 우수하므로 드리프트 영역(drift region)의 두께를 실리콘에 비해 약 10배 정도 감소시킬 수 있으며, 이로 인하여 온(on)-저항으로부터 환산된 전압 강하는 실리콘 소자에 비해 약 200분의 1로 감소시킬 수 있는 큰 장점이 있다. 따라서 전력 반도체 소자 분야에서 실리콘을 대체할 수 있는 가장 유력한 반도체 재료로 간주되고 있다.
그러나, SiC의 경우 상술한 장점에도 불구하고, 전력 반도체 소자를 제조함에 있어서 여러 가지 문제점을 가지고 있다. 대표적으로 SiC 내에서는 통상적인 p형 또는 n형 도판트들의 확산계수가 실리콘에 비해 더 작아 깊은 확산 영역을 형성하기 위한 확산 시간 및 온도 조건의 최적화가 용이하지 않다. 또한 이온 주입의 경우에는 주입 거리가 짧고 이온 주입된 영역들의 깊이와 측방향 정도를 조절하기 어려운 것으로 알려져 있다.
또한, 전력 반도체 소자의 채널 형성 시 마스크를 사용하는 방식의 경우, 좌우 채널이 비대칭적으로 형성되어 채널간 전류량 차이로 인해서 신뢰성 문제가 발생하고 있다.
대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 센서 영역의 동작 특성을 개선할 수 있는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자(power semiconductor device)의 제조 방법은 반도체층 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계와, 상기 게이트 절연층 및 상기 게이트 전극층을 패터닝하는 단계와, 상기 게이트 전극층의 적어도 양측으로부터 노출된 상기 반도체층에 웰 영역을 형성하는 단계와, 상기 웰 영역 내에 상기 게이트 전극층 하부의 상기 반도체층에 접하게 소오스 영역을 형성하는 단계와, 상기 게이트 전극층을 이온 주입 마스크로 이용하면서, 자기-정렬 방식으로 상기 게이트 전극층의 적어도 양측 하부의 상기 반도체층 내에 상기 소오스 영역에 연결되게 채널 영역을 형성하는 단계를 포함한다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 게이트 전극층은 스트라이프 타입으로 패터닝되고, 상기 웰 영역 및 상기 소오스 영역은 상기 게이트 전극층의 양측에 상기 게이트 전극층과 나란하게 신장되고, 상기 채널 영역을 형성하는 단계는, 상기 게이트 전극층의 양 측에서 두 번에 걸쳐서 상기 게이트 전극층을 기준으로 대칭되는 각도로 틸트 이온 주입을 하는 단계를 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 게이트 전극층은 사각 아일랜드 타입으로 패터닝되고, 상기 웰 영역 및 상기 소오스 영역은 상기 게이트 전극층의 네측에 링 타입으로 상기 반도층 내에 형성되고, 상기 채널 영역을 형성하는 단계는, 상기 게이트 전극층의 네 측에서 네 번에 걸쳐서 상기 게이트 전극층을 기준으로 대칭되는 각도로 틸트 이온 주입을 하는 단계를 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 채널 영역을 형성하는 단계는 상기 틸트 이온 주입을 하는 단계 후 활성화 열처리를 수행하는 단계를 더 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 반도체층 및 상기 소오스 영역은 제 1 도전형의 불순물로 도핑되고, 상기 웰 영역 및 상기 채널 영역은 상기 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑될 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 채널 영역의 상기 제 2 도전형의 불순물의 도핑 농도는 상기 웰 영역의 상기 제 2 도전형의 불순물의 도핑 농도보다 낮을 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 반도체층은 실리콘 카바이드(SiC)층을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자는, 반도체층의 적어도 일부 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극층과, 상기 게이트 전극층의 적어도 양측으로부터 노출된 상기 반도체층에 형성된 웰 영역과, 상기 웰 영역 내에 상기 게이트 전극층 하부의 상기 반도체층에 접하게 형성된 소오스 영역과, 상기 게이트 전극층을 이온 주입 마스크로 이용하면서, 자기-정렬 방식으로 상기 게이트 전극층의 적어도 양측 하부의 상기 반도체층 내에 상기 소오스 영역에 연결되게 형성된 채널 영역을 포함한다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역은, 상기 게이트 전극층의 적어도 양 단부에서 상기 반도체층 내의 소정 깊이로 상기 채널 영역이 신장되도록 상기 반도체층에 대해서 소정 각도로 경사지게 이온 주입을 하는 틸트 이온 주입을 이용하여 형성될 수 있다.
상기 전력 반도체 소자는, 상기 소오스 영역 및 상기 웰 영역에 연결되게 형성된 소오스 배선 전극을 더 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 반도체층 및 상기 소오스 영역은 제 1 도전형의 불순물로 도핑되고, 상기 웰 영역 및 상기 채널 영역은 상기 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역의 상기 제 2 도전형의 불순물의 도핑 농도는 상기 웰 영역의 상기 제 2 도전형의 불순물의 도핑 농도보다 낮을 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 자기-정렬 방식으로 채널 영역을 형성함으로써 채널 영역이 대칭적으로 형성되어 소자의 신뢰성을 높일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조방법을 보여주는 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자(100) 및 그 제조방법을 보여주는 단면도들이다.
도 1을 참조하면, 반도체층(105) 상에 게이트 절연층(118)을 형성할 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 일부 실시예에서, 반도체층(105)은 적어도 실리콘 카바이드(SiC)층을 포함하거나, 전체적으로 하나 또는 그 이상의 SiC층으로 구성될 수 있다. 예를 들어, 반도체층(105)은 제 1 도전형의 불순물로 도핑될 수 있다.
예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다.
이어서, 게이트 절연층(118) 상에 게이트 전극층(120)을 형성할 수 있다. 예를 들어, 게이트 전극(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.
이어서, 게이트 절연층(118) 및 게이트 전극층(120)을 패터닝(patterning)하여 반도층(105) 상에 게이트 절연층(118) 및 게이트 전극층(120)의 적층 패턴 구조를 형성할 수 있다. 게이트 전극층(120)은 하나가 예시적으로 도시되어 있지만, 하나 또는 다수로 제공될 수 있고 그 수가 본 발명의 범위를 제한하지 않는다.
예를 들어, 게이트 절연층(118) 및 게이트 전극층(120)은 반도체층(105) 상에서 스트라이프 타입으로 함께 패터닝 되거나 또는 사각 아일랜드 타입으로 함께 패터닝될 수 있다. 일부 실시예에서, 이 단계에서, 게이트 절연층(118)은 패터닝되지 않고, 게이트 전극층(120)이 스트라이프 타입으로 패터닝 되거나 또는 사각 아일랜드 타입으로 패터닝될 수도 있다.
패터닝 공정은 포토리소그래피 공정 및 식각 공정을 이용하여 수행할 수 있다. 포토리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photoresist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.
도 2를 참조하면, 게이트 전극층(120)의 적어도 양측으로부터 노출된 반도체층(105)에 웰 영역(110)을 형성할 수 있다.
예를 들어, 웰 영역(110)은 포토레지스트 패턴을 형성한 후 이 포토레지스트 패턴과 게이트 전극층(120)을 마스크층으로 이용하여 제 1 도전형이 반대인 제 2 도전형의 불순물을 반도체층(105) 내에 이온 주입(ion implantation)하여 형성할 수 있다.
예를 들어, 게이트 전극층(120)이 스트라이프 타입으로 패터닝된 경우, 웰 영역(110)은 게이트 전극층(120)의 양측에 게이트 전극층(120)과 나란하게 신장될 수 있다. 다른 예로, 게이트 전극층(120)이 사각 아일랜드 타입으로 패터닝된 경우, 웰 영역(110)은 게이트 전극층(120)의 가장자리를 따라서, 즉 네 측(four sides)에 링 타입으로 반도체층(105) 내에 형성될 수 있다.
선택적으로, 이온 주입 후 불순물 이온을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.
이어서, 웰 영역(110) 내에 게이트 전극층(120) 하부의 반도체층(105)에 접하게 소오스 영역(112)을 형성할 수 있다.
예를 들어, 소오스 영역(112)은 포토레지스트 패턴을 형성한 후 이 포토레지스트 패턴과 게이트 전극층(120)을 마스크층으로 이용하여 제 1 도전형의 불순물을 웰 영역(110) 내에 이온 주입하여 형성할 수 있다.
예를 들어, 게이트 전극층(120)이 스트라이프 타입으로 패터닝된 경우, 소오스 영역(112)은 게이트 전극층(120)의 양측에 게이트 전극층(120)과 나란하게 신장될 수 있다. 다른 예로, 게이트 전극층(120)이 사각 아일랜드 타입으로 패터닝된 경우, 소오스 영역(112)은 게이트 전극층(120)의 가장자리를 따라서, 즉 네 측에 링 타입으로 반도체층(105), 보다 구체적으로 웰 영역(110) 내에 형성될 수 있다.
선택적으로, 이온 주입 후 불순물 이온을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.
도 3을 참조하면, 게이트 전극층(120)을 이온 주입 마스크로 이용하면서, 자기-정렬(self-align) 방식으로 게이트 전극층(120)의 적어도 양측 하부의 반도체층(105) 내에 소오스 영역(112)에 연결되게 채널 영역(114)을 형성할 수 있다.
예를 들어, 채널 영역(114)을 형성하는 단계는, 게이트 전극층(120)의 적어도 양 단부에서 반도체층(105) 내의 소정 깊이로 채널 영역(114)이 신장되도록 반도체층(105)에 대해서 소정 각도로 경사지게 이온 주입을 하는 틸트 이온 주입(tilt ion implantation)을 하는 단계를 포함할 수 있다.
예를 들어, 게이트 전극층(120)이 스트라이프 타입으로 형성된 경우, 채널 영역(114)을 형성하는 단계는, 게이트 전극층(120)의 양 측에서 두 번에 걸쳐서 게이트 전극층(120)을 기준으로 대칭되는 각도로 틸트 이온 주입하는 단계를 포함할 수 있다.
보다 구체적으로 보면, 채널 영역(114)을 형성하는 단계는, 게이트 전극층(120)의 일측에서 제 1 각도로 제 2 도전형의 불순물 이온(T1)을 주입하는 단계와 게이트 전극층(120)의 타측에서 게이트 전극층(120)을 기준으로 제 1 각도와 대층된 제 2 각도로 제 2 도전형의 불순물 이온(T2)을 주입하는 단계를 포함할 수 있다.
다른 예로, 게이트 전극층(120)이 사각 아일랜드 타입으로 형성된 경우, 채널 영역(114)을 형성하는 단계는, 게이트 전극층(120)의 네 측에서 네 번에 걸쳐서 게이트 전극층(120)을 기준으로 대칭되는 각도로 틸트 이온 주입을 하는 단계를 포함할 수 있다.
전술한 틸트 이온 주입을 이용하면 게이트 전극층(120) 하부로 채널 영역(114)을 형성하기 위한 불순물 이온을 주입하는 것이 가능해진다. 다만, 틸트 이온 주입을 하면 한 쪽 측면으로만 불순물 이온이 주입되기 때문에 균일한 불순물 도핑을 위해서 스트라이프 타입의 경우에는 서로 다른 각도로 2회, 아일랜드 타입인 경우에는 서로 다른 각도로 4회의 틸트 이온 주입이 필요할 수 있다.
채널 영역(114)을 형성하는 단계는 틸트 이온 주입을 하는 단계 후 활성화 열처리를 수행하는 단계를 더 포함할 수 있다. 이러한 활성화 열처리 단계에서 주입된 불순물 이온들이 전기적으로 활성화 될 수 있다.
일부 실시예에서, 채널 영역(114)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 제 2 도전형의 불순물의 도핑 농도보다 낮을 수 있다. 이에 따라, 채널 영역(114)의 온(on) 저항을 낮게 할 수 있고, 이에 따라 전력 반도체 소자(100)의 동작 속도를 높일 수 있다.
도 4를 참조하면, 웰 영역(110)과 반도체층(105)에 걸쳐서 고농도 도핑층(116)을 형성할 수 있다.
예를 들어, 고농도 도핑층(116)은 반도체층(105) 상에 마스크층을 형성한 후 제 2 도전형의 불순물을 이온 주입하여 형성할 수 있다.
선택적으로, 이온 주입 후 불순물 이온을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.
이어서, 게이트 전극층(120)을 덮도록 층간 절연층(132)을 형성할 수 있다. 예를 들어, 층간 절연층(132)은 산화물 또는 질화물과 같은 절연물을 증착 후 패터닝하여 형성할 수 있다.
도 5를 참조하면, 적어도 소오스 영역(112)에 연결된 소오스 배선 라인(145)을 형성할 수 있다.
예를 들어, 소오스 배선 라인(145)은 층간 절연층(132) 상에 배선 금속층을 형성한 후 패터닝하여 형성될 수 있다.
도 6을 참조하면, 반도체층(105)의 하면 상에 드레인 전극층(155)이 제공될 수 있다.
예를 들어, 드레인 전극층(155)은 데 1 도전형이 불순물이 고농도로 도핑된 불순물 영역으로 제공되거나 또는 도전층으로 제공될 수 있다. 드레인 전극층(155)의 형성 순서는 전술한 도 1 내지 도 5의 제조 공정과 별도로 임의의 순서로 진행될 수 있다.
이 실시예의 전력 반도체 소자(100)는 소오스 배선 라인(145)은 반도체층(105)의 상면 상에 있고, 드레인 전극층(155)이 반도체층(105)의 하면 상에 있어서, 수직방향으로 전류가 흐르는 수직 구조(vertical structure)를 갖는다.
하지만, 본 발명의 다른 실시예에서, 드레인 전극층(155)이 반도체층(105)의 하면 상에 있지 않고 상면 상에 제공될 수 있다. 이 경우, 전력 반도체 소자(100)는 수평 방향의 전류가 흐르는 수평 구조(horizontal structure)를 가질 수도 있다.
이하에서는 전술한 전력 반도체 소자(100)의 구조에 대해서 부연 설명한다.
전술한 전력 반도체 소자(100)는 반도체층(105), 게이트 절연층(140) 및 게이트 전극층(120)을 적어도 포함하는 전력 MOSFET(metal oxide silicon field effect transistor) 구조로 제공될 수 있다.
게이트 절연층(140)은 반도체층(105)의 적어도 일부 상에 형성되고, 게이트 전극층(120)은 게이트 절연층(118) 상에 형성될 수 있다. 웰 영역(110)은 게이트 전극층(120)의 적어도 양측으로부터 노출된 반도체층(105)에 형성될 수 있다. 소오스 영역(112)은 웰 영역(110) 내에 게이트 전극층(120) 하부의 반도체층(105)에 접하게 형성될 수 있다. 채널 영역(114)은 게이트 전극층(120)의 적어도 양측 하부의 반도체층(105) 내에 소오스 영역(112)에 연결되게 형성될 수 있다.
이 실시예에서, 반도체층(105)은 넓은 의미로는 드리프트 영역(107), 웰 영역(110), 소오스(source) 영역(112) 및 채널 영역(114)을 포함하는 것으로 해석될 수 있다. 좁은 의미로는 반도체층(105)은 드리프트 영역(107)을 포함하는 것으로 해석될 수도 있다. 드리프트 영역(107) 및 소오스 영역(112)은 제 1 도전형을 갖고, 웰 영역(110) 및 채널 영역(114)은 제 2 도전형을 가질 수 있다. 제 1 도전형과 제 2 도전형은 서로 반대 도전형으로 n형과 p형에서 각각 선택된 어느 하나일 수 있다.
드리프트 영역(107)은 제 1 도전형의 에피택셜층으로 제공될 수 있고, 웰 영역(110)은 이러한 에피택셜층에 제 2 도전형의 불순물을 도핑하거나 또는 제 2 도전형의 에피택셜층으로 형성할 수 있다. 소오스 영역(112)은 웰 영역(110) 내에 제 1 도전형의 불순물을 도핑하거나 또는 제 1 도전형의 에피택셜층을 부가적으로 형성하여 형성할 수 있다.
이 실시예에 따른 전력 반도체 소자(100)에 따르면, 게이트 전극층(112)에 턴-온 전압이 인가되면, 채널 영역(114)에 인버젼 영역(inversion region)이 형성되면서 채널이 형성되어, 드레인 전극층(155)으로부터 소오스 영역(112)을 거쳐서 소오스 배선 라인(145)으로 전류가 흐를 수 있다.
이 실시예에 따르면, 채널 영역(114)은 자기-정렬 방식으로 게이트 전극층(120)의 양측에 대칭적으로 형성될 수 있다. 따라서, 채널 영역(114)의 비대칭성에 의한 동작 불균일성 문제를 제거할 수 있다. 나아가, 채녈 영역(114)의 도핑 농도를 낮게 제어할 수 있어서, 전력 반도체 소자(100)의 온-저항을 낮추어 동작 속도를 높일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 전력 반도체 소자
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
114: 채널 영역
120: 게이트 전극층

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체층 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계;
    상기 게이트 절연층 및 상기 게이트 전극층을 패터닝하는 단계;
    상기 게이트 전극층의 적어도 양측으로부터 노출된 상기 반도체층에 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 상기 게이트 전극층 하부의 상기 반도체층에 접하게 소오스 영역을 형성하는 단계; 및
    상기 게이트 전극층을 이온 주입 마스크로 이용하면서, 자기-정렬 방식으로 상기 게이트 전극층의 적어도 양측 하부의 상기 반도체층 내에 상기 소오스 영역에 연결되게 채널 영역을 형성하는 단계;를 포함하고,
    상기 채널 영역을 형성하는 단계는, 상기 게이트 전극층의 적어도 양 단부에서 상기 반도체층 내의 소정 깊이로 상기 채널 영역이 신장되도록 상기 반도체층에 대해서 소정 각도로 경사지게 이온 주입을 하는 틸트 이온 주입을 하는 단계를 포함하고,
    상기 게이트 전극층은 사각 아일랜드 타입으로 패터닝되고,
    상기 웰 영역 및 상기 소오스 영역은 상기 게이트 전극층의 네측에 링 타입으로 상기 반도체층 내에 형성되고,
    상기 채널 영역을 형성하는 단계는,
    상기 게이트 전극층의 네 측에서 네 번에 걸쳐서 상기 게이트 전극층을 기준으로 대칭되는 각도로 틸트 이온 주입을 하는 단계를 포함하는,
    전력 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 채널 영역을 형성하는 단계는 상기 틸트 이온 주입을 하는 단계 후 활성화 열처리를 수행하는 단계를 더 포함하는,
    전력 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 반도체층 및 상기 소오스 영역은 제 1 도전형의 불순물로 도핑되고,
    상기 웰 영역 및 상기 채널 영역은 상기 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑된,
    전력 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 채널 영역의 상기 제 2 도전형의 불순물의 도핑 농도는 상기 웰 영역의 상기 제 2 도전형의 불순물의 도핑 농도보다 낮은,
    전력 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 반도체층은 실리콘 카바이드(SiC)층을 포함하는,
    전력 반도체 소자의 제조방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 반도체층의 적어도 일부 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극층;
    상기 게이트 전극층의 적어도 양측으로부터 노출된 상기 반도체층에 형성된 웰 영역;
    상기 웰 영역 내에 상기 게이트 전극층 하부의 상기 반도체층에 접하게 형성된 소오스 영역; 및
    상기 게이트 전극층을 이온 주입 마스크로 이용하면서, 자기-정렬 방식으로 상기 게이트 전극층의 적어도 양측 하부의 상기 반도체층 내에 상기 소오스 영역에 연결되게 형성된 채널 영역;을 포함하고,
    상기 게이트 전극층은 사각 아일랜드 타입으로 패터닝되고,
    상기 웰 영역 및 상기 소오스 영역은 상기 게이트 전극층의 네측에 링 타입으로 상기 반도체층 내에 형성되고,
    상기 채널 영역은 상기 게이트 전극층의 네 측에서 네 번에 걸쳐서 상기 게이트 전극층을 기준으로 대칭되는 각도로 틸트 이온 주입을 하여 형성되는,
    전력 반도체 소자.
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