KR102379156B1 - 전력 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치의 적어도 내면 상에 형성된 게이트 절연층과, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층과, 상기 적어도 하나의 게이트 전극층 아래의 상기 반도체층에 형성되고, 상기 적어도 하나의 트렌치의 바닥면의 일부분에 접하는 돌출부를 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 적어도 하나의 트렌치의 측면들 및 바닥 모서리들을 둘러싸며 상기 드리프트 영에 접하도록 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 반도체층의 표면으로부터 상기 상기 웰 영역 및 상기 상기 적어도 하나의 트렌치의 측면들 사이로 신장되게 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 소오스 영역 및 상기 드리프트 영역의 상기 돌출부 사이의 상기 반도체층에 형성된 채널 영역을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 구조의 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있어서, 이러한 트렌치 하부를 보호하기 위해서 다양한 구조가 적용되고 있지만 수직 채널 구조에서 그 전계를 완화하는 데 한계가 있다.
나아가, 도 7에 도시된 바와 같이, 실리콘 카바이드는 에피 성장 시 그 본딩 구조로 인하여 각 테라스(terrace)에서 성장을 하기 때문에 (0001) 면으로 직접 성장이 어려워 약 4도 각도 틸트 하여 성장을 한다. 이로 인해서, 수직으로 트렌치를 형성하더라도 트렌치 측벽들 간의 결정 방향이 다르기 때문에 트렌치 측벽들을 따라서 형성된 채널 영역에서 이동도(mobility) 산포가 크게 발생되는 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 트렌치 모서리에서 전계 집중을 완화하고, 채널 영역에서 이동도 산포를 줄여 그 신뢰성을 높일 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치의 적어도 내면 상에 형성된 게이트 절연층과, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층과, 상기 적어도 하나의 게이트 전극층 아래의 상기 반도체층에 형성되고, 상기 적어도 하나의 트렌치의 바닥면의 일부분에 접하는 돌출부를 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 적어도 하나의 트렌치의 측면들 및 바닥 모서리들을 둘러싸며 상기 드리프트 영에 접하도록 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 반도체층의 표면으로부터 상기 상기 웰 영역 및 상기 상기 적어도 하나의 트렌치의 측면들 사이로 신장되게 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 소오스 영역 및 상기 드리프트 영역의 상기 돌출부 사이의 상기 반도체층에 형성된 채널 영역을 포함한다.
상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 적어도 하나의 트렌치의 상기 바닥면의 중심부를 노출하면서 상기 바닥 모서리들을 둘러싸도록 상기 적어도 하나의 트렌치보다 깊게 상기 반도체층에 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 소오스 영역은 상기 반도체층의 표면으로부터 상기 적어도 하나의 트렌치의 측면들을 따라서 신장되고 상기 적어도 하나의 트렌치의 바닥 모서리를 덮도록 상기 반도체층에 형성되고, 상기 채널 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 소오스 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 드리프트 영역의 상기 돌출부와 접하도록 형성되고, 상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고, 상기 드리프트 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 소오스 영역의 단부를 덮도록 형성되고, 상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고, 상기 웰 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고, 상기 적어도 하나의 트렌치는 상기 일 방향을 기준으로 양측면들 및 상기 양측면들에 연결된 양측 바닥 모서리들을 포함하고, 상기 웰 영역은 상기 적어도 하나의 트렌치의 양측면들을 덮고 상기 적어도 하나의 트렌치의 상기 양측 바닥 모서리들을 덮도록 상기 적어도 하나의 트렌치의 상기 바닥면 아래로 신장될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고 서로 나란하게 배치된 복수의 트렌치들을 포함하고, 상기 게이트 절연층은 상기 복수의 트렌치들의 적어도 내면 상에 형성되고, 상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 각각 매립하도록 상기 게이트 절연층 상에 형성된 복수의 게이트 전극층들을 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 복수의 트렌치들의 양측면들을 덮도록 상기 복수의 트렌치들의 사이의 상기 반도체층에 형성되고 상기 복수의 트렌치들의 양측 바닥 모서리들을 덮도록 상기 복수의 트렌치들의 상기 바닥면 아래로 신장될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되어 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고, 상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 트렌치 모서리에 전계 집중을 완화하고 채널 영역에서 이동도 산포를 줄여서 소자의 신뢰성을 높일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 단면도이다.
도 2 내지 도 3은 본 발명의 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 개략적인 도면들이다.
도 4 내지 도 6은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 개략적인 도면들이다.
도 7은 실리콘 카바이드의 에피택셜층 형성을 보여주는 단면도이다.
도 2 내지 도 3은 본 발명의 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 개략적인 도면들이다.
도 4 내지 도 6은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 개략적인 도면들이다.
도 7은 실리콘 카바이드의 에피택셜층 형성을 보여주는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다.
예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다. 나아가, 드리프트 영역(107)은 그 일부분이 상방으로 신장된 돌출부(107a)를 포함할 수 있다.
웰 영역(well region, 110)은 반도체층(105)에 드리프트 영역(107)에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 반도체층(105)에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.
예를 들어, 웰 영역(110)은 드리프트 영역(107)의 적어도 일부분을 둘러싸면서 드리프트 영역(107)에 접하도록 형성될 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 드리프트 영역(107)의 돌출부(107a)의 측면을 둘러싸고 드리프트 영역(107)의 다른 부분 상에 형성될 수 있다. 전력 반도체 소자(100)의 동작 시, 돌출부(107a)는 전하의 수직 이동 경로를 제공할 수 있다.
도 1에는, 웰 영역(110)이 두 영역으로 이격되게 형성되고, 그 사이에 수직 부분(107a)이 한정되는 것으로 도시되었으나, 그 외 다양하게 변형될 수 있다. 예를 들어, 수직 부분(107a)은 웰 영역(110)에 의해서 그 측면이 한바퀴 둘러싸인 형상일 수도 있다.
소오스 영역(source region, 112)은 제 1 도전형을 갖도록 반도체층(105)에 형성될 수 있다. 예를 들어, 소오스 영역(112)은 웰 영역(110) 상에 또는 웰 영역(110) 내에 형성될 수 있다. 예를 들어, 소오스 영역(112)은 반도체층(105) 또는 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.
부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.
일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다. 나아가, 드리프트 영역(107)은 드레인 영역(102) 상의 에피택셜층으로 형성될 수 있다. 이 경우, 드리프트 영역(107)을 형성하는 에피택셜층은 도 7에 도시된 바와 같이, 드레인 영역(102)을 포함하는 기판 상에 소정 각도로 틸팅되어 형성될 수도 있다.
적어도 하나의 트렌치(116)는 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되어 형성될 수 있다. 트렌치(116)는 바닥면(116a), 측면들(116b) 및 바닥 모서리들(116c)를 포함할 수 있다. 예를 들어, 트렌치(116)는 반도체층(105)의 표면으로부터 웰 영역(110) 및 소오스 영역(112)의 일부분을 식각하고 드리프트 영역(107)의 돌출부(107a)에 접하도록 형성될 수 있다. 이에 따라, 드리프트 영역(107)의 돌출부(107a)는 트렌치(116)의 바닥면(116a)의 일부분에 접하게 될 수 있다.
나아가, 트렌치(116)와 인접한 부분에서 웰 영역(110)은 그 가장자리가 파여 절곡된 형상을 갖게 되고, 트렌치(116)는 이러한 웰 영역(110)의 절곡된 부분 상에 안착된 구조를 갖게 될 수 있다. 이에 따라, 웰 영역(110)은 트렌치(116)의 측면들(116b) 및 바닥 모서리들(116c)을 둘러싸며 드리프트 영역(107)과 접하도록 형성될 수 있다.
또한, 소오스 영역(112)은 반도체층(105)의 표면으로부터 웰 영역(110) 및 트렌치(116)의 측면들(116b) 사이로 신장되게 반도체층(105)에 형성될 수 있다. 예를 들어, 웰 영역(110)과 소오스 영역(112)은 서로 별도로 반도체층(105)에 형성될 수 있다. 다른 예로, 웰 영역(110)을 먼저 형성하고 웰 영역(110) 내에 소오스 영역(112)을 형성할 수도 있다.
일부 실시예에서, 트렌치(116)의 개수는 전력 반도체 소자(100)의 성능에 따라서 하나 또는 복수로 적절하게 선택될 수 있고, 라인 타입 또는 행렬 구조 등 다양하게 배열될 수 있다.
게이트 절연층(118)은 트렌치(116)의 적어도 내면 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치(116)의 내면 및 트렌치(116) 외측의 반도체층(105) 상에 형성될 수 있다. 게이트 절연층(118)의 두께는 균일하거나 또는 트렌치(116)의 바닥면 부분의 전계를 낮추기 위하여 트렌치(116)의 바닥면 상에 형성된 부분이 측벽 상에 형성된 부분보다 두꺼울 수도 있다.
예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
적어도 하나의 게이트 전극층(120)은 적어도 트렌치(116)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
일부 실시예에서, 게이트 전극층(120)은 트렌치(116) 내부를 매립하고 반도체층(105) 상으로 더 돌출되게 형성될 수 있다. 나아가, 게이트 전극층(120)의 돌출된 부분은 웰 영역(110) 또는 소오스 영역(112) 상으로 더 신장될 수도 있다. 이에 따라, 게이트 전극층(120)의 돌출된 부분의 단면적이 트렌치(116) 내에 매립된 부분의 단면적보다 더 클 수 있다.
일부 실시예에서, 웰 영역(110)은 트렌치(116)의 바닥면(116a)위 적어도 중심부를 노출하면서 바닥 모서리들(116c)을 둘러싸도록 트렌치(116)보다 깊게 반도체층(105)에 형성될 수 있다. 드리프트 영역(107)의 돌출부(107a)는 웰 영역(110)에 의해서 노출된 트렌치(116)의 바닥면(116a)의 중심부에서 게이트 절연층(118) 및 웰 영역(110)에 접하도록 형성될 수 있다.
채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)의 돌출부(107a) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 드리프트 영역(107)의 돌출부(107a)로부터 소오스 영역(112)으로 이어지도록 게이트 전극층(120)에 인접하게 웰 영역(110) 내에 형성될 수 있다.
예를 들어, 소오스 영역(112)은 반도체층(105)의 표면으로부터 트렌치(116)의 측면들(116b)을 따라서 신장되고 트렌치(116)의 바닥 모서리(116c)를 덮도록 반도체층(105)에 형성되고, 채널 영역(110a)은 트렌치(116)의 바닥면(116a) 아래에 형성될 수 있다.
보다 구체적으로 보면, 웰 영역(110)은 트렌치(116)의 바닥면(116a) 아래에서 소오스 영역(112)의 단부를 덮도록 형성되고, 채널 영역(110a)은 반전 채널(inversion channel)이 형성되도록 제 2 도전형을 가질 수 있다. 이 경우, 채널 영역(110a)은 트렌치(116)의 바닥면(116a)을 따라서 기판 또는 드레인 영역(102)과 평행하게 수평 구조로 형성될 수 있다.
채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역(110a)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.
일부 실시예에서, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있다. 이 경우, 채널 영역(110a)은 웰 영역(110)과 연속적으로 연결되게 일체로 형성될 수 있다. 채널 영역(110a)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
웰 콘택 영역(114)은 소오스 영역(112) 내에 또는 웰 영역(110) 상에 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 영역(112)을 관통하여 신장되고, 제 2 도전형을 가질 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 영역(112) 내에 형성될 수 있다. 웰 콘택 영역(114)은 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
소오스 전극층(140)은 층간 절연층(130) 상에 형성되고, 소오스 영역(112) 및 웰 콘택 영역(114)에 공통으로 연결될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.
전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112), 드레인 영역(102)은 N+ 영역이고, 웰 영역(110) 및 채널 영역(110a)은 P- 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.
전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 돌출부(107a)를 따라서 대체로 수직 방향으로 흐르고, 이어서 채널 영역(110a)을 통해서 게이트 전극층(120)의 바닥면 아래를 따라서 수평 방향으로 흐르다가 이어서 소오스 영역(112)을 따라서 게이트 전극층(120)의 측면을 따라서 수직 방향으로 흐를 수 있다.
전력 반도체 소자(100)에 있어서, 웰 영역(110)은 게이트 전극층(120)의 바닥 모서리들 또는 트렌치(116)의 바닥 모서리들(116c)을 모두 둘러쌀 수 있다. 이에 따라서, 게이트 전극층(120)의 바닥 모서리들 또는 트렌치(116)의 바닥 모서리들(116c)에 전계가 집중되는 문제를 완화시킬 수 있다. 나아가, 소오스 영역(112)이 트렌치(116)의 바닥 모서리들(116c)까지 신장됨에 따라서, 트렌치(116)의 바닥 모서리들(116c)에 전계가 집중되는 문제를 더욱 완화시킬 수 있다.
나아가, 에피 성장 시 트렌치(116)이 측벽들의 방향이 편차를 보이더라도, 소오스 영역(112)이 트렌치(116)의 측벽들을 따라서 형성되고 채널 영역(110a)이 트렌치(116)의 바닥면(116a) 아래에 형성됨에 따라서, 채널 영역(110a)의 이동도 편차가 생기지 않게 된다.
이에 따라, 전력 반도체 소자(100)에서 게이트 절연층(118)에 걸리는 전계 마진을 높여, 전력 반도체 소자(100)의 동작 신뢰성을 높일 수 있다. 나아가, 트렌치(116)의 바닥면의 전계를 낮추고, 게이트 절연층(118)에 걸리는 전계를 낮춤으로써, 드리프트 영역(107)의 수직 부분(107a)의 정션 저항을 낮출 수 있는 여지가 생긴다.
이하에서는 전력 반도체 소자(100)의 제조 방법을 설명한다.
실리콘 카바이드(SiC)의 반도체층(105)에 돌출부(107a)를 포함하고 제 1 도전형을 갖는 드리프트 영역(107)을 형성할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형을 갖는 드레인 영역(102) 상에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고, 드리프트 영역(107)은 이러한 기판 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.
이어서, 반도체층(105)에 드리프트 영역(107)에 접하도록 제 2 도전형을 갖는 웰 영역(110)을 형성할 수 있다. 예를 들어, 웰 영역(110)을 형성하는 단계는 반도체층(105)에 제 2 도전형의 불순물을 주입하여 수행할 수 있다.
이어서, 웰 영역(110) 내에 또는 웰 영역(110) 상에 제 1 도전형을 갖는 소오스 영역(112)을 형성할 수 있다. 예를 들어, 소오스 영역(112)을 형성하는 단계는 웰 영역(110) 상의 반도체층(105)에 또는 웰 영역(110) 내에 제 1 도전형의 불순물을 주입하여 수행할 수 있다.
나아가, 웰 영역(110) 상에 웰 콘택 영역(114)을 형성할 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110) 상의 반도체층(105)의 일부에 또는 웰 영역(110)의 일부에 제 2 도전형의 불순물을 웰 영역(110)보다 높은 농도로 주입하여 형성할 수 있다.
나아가, 채널 영역(110a)은 소오스 영역(112)과 드리프트 영역(107)의 돌출부(107a) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있고, 반도체층(105)에 제 2 도전형의 불순물을 주입하여 형성할 수 있다.
전술한 단계들에 있어서, 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다.
선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.
이어서, 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되게 적어도 하나의 트렌치(116)를 형성할 수 있다.
예를 들어, 트렌치(116)는 소오스 영역(112) 및 웰 영역(110)의 일부분을 부분적으로 식각하여 형성할 수 있다. 트렌치(116)의 바닥면(116a)은 드리프트 영역(107)의 돌출부(107a)와 접하도록 형성될 수 있다.
예를 들어, 트렌치(116)는 포토리소그래피를 이용하여 포토 마스크를 형성하고, 이어서 이러한 포토마스크를 식각 보호막으로 하여 반도체층(105)을 식각하여 형성할 수 있다.
이어서, 적어도 트렌치들(116)의 내면 상에 게이트 절연층(118)을 형성할 수 있다. 예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다.
이어서, 트렌치들(116)을 매립하도록 게이트 절연층(118) 상에 게이트 전극층들(120)을 형성할 수 있다. 예를 들어, 게이트 전극층(120)은 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.
패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.
이어서, 게이트 전극층(120) 상에 층간 절연층(130)을 형성할 수 있다. 예를 들어, 층간 절연층(130)은 게이트 전극층(120)이 형성된 구조물 상에 적어도 하나의 절연층, 예컨대 산화막을 형성한 후 패터닝하여 형성할 수 있다.
이어서, 층간 절연층(130) 상에 소오스 영역(112) 및 웰 콘택 영역(114)에 연결되게 소오스 전극층(140)을 형성할 수 있다. 예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 도전층, 예컨대 금속층을 형성한 후, 이를 패터닝하여 형성할 수 있다.
도 2 및 도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자들(100a, 100b)를 보여주는 개략적인 사시도이다. 이 실시예에 따른 전력 반도체 소자들(100a, 100b)는 도 1의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이고, 따라서 서로 참조할 수 있고 중복된 설명은 생략된다.
도 2를 참조하면, 전력 반도체 소자(100a)에서, 트렌치(116)는 라인 타입으로 일 방향으로 신장되게 형성될 수 있다. 이에 따라, 트렌치(116)는 일 방향을 기준으로 양측면들(116b) 및 양측면들(116b)에 연결된 양측 바닥 모서리들(116c)을 포함할 수 있다.
웰 영역(110)은 트렌치(116)의 양측면들(116b)을 덮고 양측 바닥 모서리들(116c)을 덮도록 트렌치(116)의 바닥면(116b) 아래로 신장될 수 있다.
트렌치(116)가 라인 타입으로 형성됨에 따라서, 게이트 전극층(120)도 일 방향으로 신장되게 라인 타입으로 형성될 수 있다. 따라서, 게이트 전극층(120)의 양측 바닥 모서리들도 웰 영역(110)에 의해서 둘러싸일 수 있다.
도 3을 참조하면, 전력 반도체 소자(100b)에 있어서, 복수의 트렌치들(116)이 일 방향으로 신장된 라인 타입으로 서로 나란하게 배치되도록 형성될 수 있다.
게이트 절연층(118)은 트렌치들(116)의 내면 상에 형성될 수 있다. 복수의 게이트 전극층들(120)은 트렌치들(116)을 각각 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 이에 따라, 게이트 전극층들(120)은 트렌치 타입으로 반도체층(105) 내에 형성되고, 트렌치들(116)과 마찬가지로 일 방향으로 나란하게 신장되게 배치될 수 있다.
웰 영역(110)은 트렌치들(116)의 양측면들(116b)을 덮도록 트렌치들(116) 사이의 반도체층(105)에 형성될 수 있다. 나아가, 웰 영역(110)은 트렌치들(116)의 양측 바닥 모서리들(116c)을 덮도록 트렌치들(116)의 바닥면(116a) 아래로 신장될 수 있다. 웰 영역(110)은 트렌치들(116)의 바닥면(116a)의 적어도 중심부를 노출할 수 있고, 이 노출된 부분에 드리프트 영역(107)의 돌출부들(107a)이 웰 영역(110a)에 인접하게 형성될 수 있다
일부 실시예에서, 드리프트 영역(107)은 돌출부들(107a)을 제외하고 웰 영역(110) 아래에서 트렌치들(116) 또는 게이트 전극층들(120)을 가로질러 드레인 영역(102) 상에 배치될 수 있다.
전력 반도체 소자(100b)에 있어서, 트렌치들(116) 내 게이트 전극층들(120)은 스트라이프 타입 또는 라인 타입으로 병렬적으로 조밀하게 배치될 수 있다.
도 4 내지 도 6은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들(100c, 100d, 100e)을 보여주는 개략적인 도면들이다. 전력 반도체 소자(100c)는 도 1의 전력 반도체 소자(100)에서 일부 구성을 변형한 것으로서, 서로 참조할 수 있고 중복된 설명은 생략된다. 전력 반도체 소자들(100d, 100e)은 도 4의 전력 반도체 소자(100c)에 일부 구성을 추가하거나 변형한 것으로서, 서로 참조할 수 있고 중복된 설명은 생략된다.
도 4를 참조하면, 전력 반도체 소자(100c)에 있어서, 소오스 영역(112)은 트렌치(116)의 바닥면(116a) 아래에서 드리프트 영역(107)의 돌출부(107a)와 접하도록 형성될 수 있다. 따라서, 소오스 영역(112)의 단부가 웰 영역(110)으로부터 노출되어 드리프트 영역(107)의 돌출부(107a)와 접할 수 있다.
나아가, 채널 영역(107b)은 축적 채널(accumulation channel)이 형성되도록 제 1 도전형을 가질 수 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)의 돌출부(107a)의 일부분으로 형성될 수 있다. 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다.
이 경우, 소오스 영역(112), 채널 영역(107b) 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다. 하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 채널 영역(107b)의 밴드가 위로 휘면서 포텐셜 장벽이 형성된다. 이에 따라, 게이트 전극층(120)에 동작 전압이 인가되어야, 채널 영역(107b)에 전하 또는 전류의 흐름을 허용하는 축적 채널이 형성될 수 있다.
따라서, 채널 영역(107b)에 축적 채널을 형성하기 위해 게이트 전극층(120)에 인가되어야 하는 문턱 전압은 도 1 내지 도 3의 채널 영역(110a)에 반전 채널을 형성하기 위해서 게이트 전극층(120)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.
일부 실시예에서, 채널 영역(107b)은 드리프트 영역(107)과 일체로 형성될 수 있다. 이 경우, 드리프트 영역(107)은 채널 영역(107b)을 통해서 소오스 영역(112)에 연결될 수 있다. 채널 영역(107b)의 제 1 도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
도 5를 참조하면, 전력 반도체 소자(100d)에서 트렌치(116)는 라인 타입으로 일 방향으로 신장되게 형성될 수 있다. 이에 따라, 트렌치(116)는 일 방향을 기준으로 양측면들(116b) 및 양측면들(116b)에 연결된 양측 바닥 모서리들(116c)을 포함할 수 있다.
도 6을 참조하면, 전력 반도체 소자(100e)에서 복수의 트렌치들(116)이 일 방향으로 신장된 라인 타입으로 서로 나란하게 배치되도록 형성될 수 있다. 복수의 게이트 전극층들(120)은 트렌치들(116)을 각각 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 이에 따라, 게이트 전극층들(120)은 트렌치 타입으로 반도체층(105) 내에 형성되고, 트렌치들(116)과 마찬가지로 일 방향으로 나란하게 신장되게 배치될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a, 100b, 100c, 100d, 100e: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
114: 웰 콘택 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
114: 웰 콘택 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
Claims (10)
- 실리콘 카바이드(SiC)의 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치;
상기 적어도 하나의 트렌치의 적어도 내면 상에 형성된 게이트 절연층;
상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층;
상기 적어도 하나의 게이트 전극층 아래의 상기 반도체층에 형성되고, 상기 적어도 하나의 트렌치의 바닥면의 일부분에 접하는 돌출부를 포함하고, 제 1 도전형을 갖는 드리프트 영역;
상기 적어도 하나의 트렌치의 측면들 및 바닥 모서리들을 둘러싸며 상기 드리프트 영역에 접하도록 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역;
상기 반도체층의 표면으로부터 상기 웰 영역 및 상기 적어도 하나의 트렌치의 측면들 사이로 신장되게 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역; 및
상기 소오스 영역 및 상기 드리프트 영역의 상기 돌출부 사이의 상기 반도체층에 형성된 채널 영역을 포함하고,
상기 소오스 영역은,
상기 적어도 하나의 트렌치의 양측 바닥 모서리들을 덮도록 상기 돌출부를 기준으로 하여 대칭적으로 형성되며, 상기 적어도 하나의 트렌치의 상기 바닥면 아래로 신장되는,
전력 반도체 소자. - 제 1 항에 있어서,
상기 웰 영역은 상기 적어도 하나의 트렌치의 상기 바닥면의 중심부를 노출하면서 상기 바닥 모서리들을 둘러싸도록 상기 적어도 하나의 트렌치보다 깊게 상기 반도체층에 형성된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 채널 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에 형성된,
전력 반도체 소자. - 제 3 항에 있어서,
상기 소오스 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 드리프트 영역의 상기 돌출부와 접하도록 형성되고,
상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고, 상기 드리프트 영역의 일부인,
전력 반도체 소자. - 제 1 항에 있어서,
상기 웰 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 소오스 영역의 단부를 덮도록 형성되고,
상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고, 상기 웰 영역의 일부인,
전력 반도체 소자. - 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고,
상기 적어도 하나의 트렌치는 상기 일 방향을 기준으로 양측면들 및 상기 양측면들에 연결된 양측 바닥 모서리들을 포함하고,
상기 웰 영역은 상기 적어도 하나의 트렌치의 양측면들을 덮고 상기 적어도 하나의 트렌치의 상기 양측 바닥 모서리들을 덮도록 상기 적어도 하나의 트렌치의 상기 바닥면 아래로 신장된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고 서로 나란하게 배치된 복수의 트렌치들을 포함하고,
상기 게이트 절연층은 상기 복수의 트렌치들의 적어도 내면 상에 형성되고,
상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 각각 매립하도록 상기 게이트 절연층 상에 형성된 복수의 게이트 전극층들을 포함하는,
전력 반도체 소자. - 제 7 항에 있어서,
상기 웰 영역은 상기 복수의 트렌치들의 양측면들을 덮도록 상기 복수의 트렌치들의 사이의 상기 반도체층에 형성되고 상기 복수의 트렌치들의 양측 바닥 모서리들을 덮도록 상기 복수의 트렌치들의 상기 바닥면 아래로 신장된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되어 형성된,
전력 반도체 소자. - 제 9 항에 있어서,
상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고,
상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성되는,
전력 반도체 소자.
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| KR1020200112142A KR102379156B1 (ko) | 2020-09-03 | 2020-09-03 | 전력 반도체 소자 및 그 제조 방법 |
| DE102021122629.5A DE102021122629A1 (de) | 2020-09-03 | 2021-09-01 | Leistungshalbleitervorrichtung und verfahren zur herstellung davon |
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-
2020
- 2020-09-03 KR KR1020200112142A patent/KR102379156B1/ko active IP Right Grant
Patent Citations (2)
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|---|---|---|---|---|
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