KR102369055B1 - 전력 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 일부 상의 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극층과, 전하의 수직 이동 경로를 제공하도록 상기 반도체층에 형성되고, 상기 게이트 전극층 하부에 배치된 적어도 하나의 돌출 부분을 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 게이트 전극층 하부의 상기 반도체층에 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분과 접하게 형성되는 제 1 웰 영역 및 상기 게이트 전극층 외측의 상기 반도체층에 형성되고 상기 제 1 웰 영역과 연결된 제 2 웰 영역을 포함하고, 제 2 도전형을 갖는 웰 영역과, 상기 제 1 웰 영역 상의 상기 반도체층에 형성된 제 1 소오스 영역 및 상기 제 2 웰 영역 상의 상기 반도체층에 형성되고 상기 제 1 소오스 영역과 연결된 제 2 소오스 영역을 포함하고, 제 1 도전형을 갖는 소오스 영역과, 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분 및 상기 제 1 소오스 영역 사이의 상기 반도체층에 형성되는 채널 영역과, 상기 제 2 웰 영역 내 상기 드리프트 영역과 접하도록 형성되고, 제 2 도전형의 불순물이 상기 웰 영역보다 더 고농도로 도핑되어 형성된, 아발란치 유도 영역을 포함을 포함한다.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method of fabricating the same}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력(power) 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 경우, 게이트 절연층 내 탄소 클러스터 형성으로 인한 음의 전하의 영향으로 실리콘 카바이드 표면의 밴드갭이 위로 상승하게 되어, 문턱전압이 높아지고 채널 저항이 높아지는 문제가 있다. 또한, 게이트 전극들 사이에 소오스 콘택 구조를 배치하다 보니, 또한 게이트 전극들 사이의 간격을 좁히기 어려워, 채널 밀도를 줄이는 데 한계가 있다. 부가적으로, 소오스 영역, 웰 영역, 드리프트 영역 사이에서 NPN 트랜지스터가 웰 영역에서 소오스 영역으로 주입되는 홀 전류에 의해서 턴-온 되는 래치(latch) 현상이 발생될 우려가 있다.
대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 래치 발생을억제하여 동작 신뢰성을 높이고 채널 밀도를 높일 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 일부 상의 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극층과, 전하의 수직 이동 경로를 제공하도록 상기 반도체층에 형성되고, 상기 게이트 전극층 하부에 배치된 적어도 하나의 돌출 부분을 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 게이트 전극층 하부의 상기 반도체층에 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분과 접하게 형성되는 제 1 웰 영역 및 상기 게이트 전극층 외측의 상기 반도체층에 형성되고 상기 제 1 웰 영역과 연결된 제 2 웰 영역을 포함하고, 제 2 도전형을 갖는 웰 영역과, 상기 제 1 웰 영역 상의 상기 반도체층에 형성된 제 1 소오스 영역 및 상기 제 2 웰 영역 상의 상기 반도체층에 형성되고 상기 제 1 소오스 영역과 연결된 제 2 소오스 영역을 포함하고, 제 1 도전형을 갖는 소오스 영역과, 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분 및 상기 제 1 소오스 영역 사이의 상기 반도체층에 형성되는 채널 영역과, 상기 제 2 웰 영역 내 상기 드리프트 영역과 접하도록 형성되고, 제 2 도전형의 불순물이 상기 웰 영역보다 더 고농도로 도핑되어 형성된, 아발란치 유도 영역을 포함을 포함한다.
상기 전력 반도체 소자에 따르면, 상기 제 2 소오스 영역에 연결된 소오스 전극층을 더 포함하고, 상기 아발란치 유도 영역은 상기 소오스 전극층에 연결될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 제 2 소오스 영역 내에서 상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역 및 상기 소오스 전극층에 연결되도록 형성되며, 제 2 도전형을 갖는 웰 콘택 영역을 더 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역을 노출하는 적어도 하나의 홈과, 상기 적어도 하나의 홈의 하부에 상기 제 2 웰 영역과 접하게 형성되고 제 2 도전형을 갖는 웰 콘택 영역을 더 포함하고, 상기 아발란치 유도 영역은 상기 적어도 하나의 홈의 하부에서 상기 드리프트 영역과 접하도록 형성되고, 상기 소오스 전극층은 상기 적어도 하나의 홈을 채우도록 형성되어, 상기 웰 콘택 영역 및 상기 아발란치 유도 영역과 연결될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 아발란치 유도 영역은 상기 드리프트 영역 내로 리세스 되게 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 아발란치 유도 영역 및 상기 웰 콘택 영역은 상기 드리프트 영역, 상기 제 2 웰 영역 및 상기 소오스 전극층과 접하도록 일체의 구조로 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분, 상기 제 1 웰 영역 및 상기 제 1 소오스 영역은 일 방향으로 신장되고,
상기 제 1 웰 영역, 상기 제 1 소오스 영역 및 상기 채널 영역은 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분의 양측의 상기 반도체층에 각각 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고, 상기 채널 영역은 상기 웰 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고, 상기 채널 영역은 상기 드리프트 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 돌출 부분은 일 방향으로 나란하게 형성된 복수의 돌출 부분들을 포함하고, 상기 채널 영역은 상기 복수의 돌출 부분들 및 상기 제 1 소오스 영역 사이에 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 제 1 웰 영역은 상기 제 2 웰 영역을 기준으로 대칭적으로 형성되고, 상기 제 1 소오스 영역은 상기 제 2 소오스 영역을 기준으로 대칭적으로 형성되고, 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분은 상기 제 2 웰 영역 또는 상기 제 2 소오스 영역을 기준으로 대칭적으로 배치된 복수의 돌출 부분들을 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역보다 제 1 도전형의 불순물이 더 고농도로 도핑될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조 방법은, 실리콘 카바이드(SiC)의 반도체층에, 전하의 수직 이동 경로를 제공하고 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역의 적어도 하나의 돌출 부분을 한정하도록 상기 적어도 하나의 돌출 부분과 접하는 제 1 웰 영역 및 상기 제 1 웰 영역과 연결된 제 2 웰 영역을 포함하고, 제 2 도전형을 갖는 웰 영역을 형성하는 단계와, 상기 제 1 웰 영역 상의 상기 반도체층에 형성된 제 1 소오스 영역 및 상기 제 2 웰 영역 상의 상기 반도체층에 형성되고 상기 제 1 소오스 영역과 연결된 제 2 소오스 영역을 포함하고, 제 1 도전형을 갖는 소오스 영역을 형성하는 단계와, 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분 및 상기 제 1 소오스 영역 사이의 상기 반도체층에 채널 영역을 형성하는 단계와, 상기 제 2 웰 영역을 통해서 상기 드리프트 영역과 접하도록, 제 2 도전형의 불순물이 상기 웰 영역보다 더 고농도로 도핑된, 아발란치 유도 영역을 형성하는 단계와, 상기 채널 영역 및 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계를 포함하고, 상기 제 2 웰 영역 및 상기 제 2 소오스 영역은 상기 게이트 전극층 외측의 상기 반도체층에 형성된다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 제 2 소오스 영역 내에 상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역에 연결되며, 제 2 도전형을 갖는 웰 콘택 영역을 형성하는 단계와, 상기 제 2 소오스 영역, 상기 아발란치 유도 영역 및 상기 웰 콘택 영역에 연결된 소오스 전극층을 형성하는 단계를 더 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역을 노출하는 적어도 하나의 홈을 형성하는 단계와, 상기 적어도 하나의 홈의 하부에서 상기 제 2 웰 영역과 접하고 제 2 도전형을 갖는 웰 콘택 영역 및 상기 드리프트 영역에 접하는 상기 아발란치 유도 영역을 형성하는 단계와, 상기 제 2 소오스 영역, 상기 웰 콘택 영역 및 상기 아발란치 유도 영역과 연결되도록 상기 적어도 하나의 홈을 채우는 소오스 전극층을 형성하는 단계를 더 포함를 더 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 래치 발생을 억제하여 동작 안정성을 높이고 채널 밀도를 높여 집적도를 높일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 개략적인 사시도이다.
도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자를 보여주는 평면도이다.
도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 4는 도 2의 IV-IV선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 5는 도 2의 V-V선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 6 내지 도 10은 본 발명의 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 단면도들이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 보여주는 개략적인 사시도들이다.
도 14는 본 발명의 실시예들에 따른 전력 반도체 소자에서 접합 구조에 따른 전계를 보여주는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 개략적인 사시도이고, 도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자(100)를 보여주는 평면도이고, 도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자(100)를 보여주는 단면도이고, 도 4는 도 2의 IV-IV선에서 절취한 전력 반도체 소자(100)를 보여주는 단면도이고, 도 5는 도 2의 V-V선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 1 내지 도 5를 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다.
예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다.
드리프트 영역(107)은 전하의 수직 이동 경로를 제공할 수 있다. 나아가, 드리프트 영역(107)은 게이트 전극층(120) 하부에 배치된 적어도 하나의 돌출 부분(107a)을 포함할 수 있다. 돌출 부분(107a)은 실질적으로 반도체층(105)의 표면 상으로 신장될 수 있다.
웰 영역(well region, 110)은 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 반도체층(105) 또는 드리프트 영역(107) 내에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.
예를 들어, 웰 영역(110)은 게이트 전극층(120) 하부의 반도체층(105)에 형성되고 드리프트 영역(107)의 돌출 부분(107a)과 접하게 형성되는 제 1 웰 영역(110a)과, 게이트 전극층(120) 외측의 반도체층(105)에 형성된 제 2 웰 영역(110b)을 포함할 수 있다. 제 1 웰 영역(110a)과 제 2 웰 영역(110b)은 서로 연결될 수 있다. 실질적으로, 드리프트 영역(107)의 돌출 부분(107a)의 하부는 제 1 웰 영역(110a)에 의해서 한정될 수 있고, 보다 구체적으로는 제 1 웰 영역(110a)의 측벽과 접할 수 있다.
소오스 영역(source region, 112)은 웰 영역(110) 상에 또는 웰 영역(110) 내에 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 소오스 영역(112)은 반도체층(105) 또는 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.
예를 들어, 소오스 영역(112)은 제 1 웰 영역(110a) 상에 또는 제 1 웰 영역(110a) 내에 형성된 제 1 소오스 영역(112a) 및 제 2 웰 영역(110b) 내에 또는 제 2 웰 영역(110b) 상에 형성된 제 2 소오스 영역(112b)을 포함할 수 있다. 제 1 소오스 영역(112a)과 제 2 소오스 영역(112b)은 서로 연결될 수 있다. 제 1 소오스 영역(112a)은 게이트 전극층(120) 하부에 배치되고, 제 2 소오스 영역(112b)은 게이트 전극층(120) 외측에 배치될 수 있다.
제 2 소오스 영역(112b)은 게이트 전극층들(120)의 외측에 소오스 전극층(140)과 연결되는 소오스 콘택 영역(112b1)을 포함할 수 있다. 예를 들어, 소오스 콘택 영역(112b1)은 제 2 소오스 영역(112b)의 일부로서, 소오스 전극층(140)이 연결되는 부분을 지칭할 수 있다.
아발란치 유도 영역(115)은 제 2 웰 영역(110b)을 통해서 드리프트 영역(107)과 접하도록 형성되며, 제 2 도전형을 갖도록 형성될 수 있다. 아발란치 유도 영역(115)은 웰 영역(110)보다는 제 2 도전형의 불순물이 보다 더 고농도로 도핑될 수 있다. 아발란치 유도 영역(115)은 소오스 전극층(140)에 연결될 수 있다.
웰 콘택 영역(114)은 제 2 소오스 영역(112b) 내, 보다 구체적으로 소오스 콘택 영역(112b1) 내에 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 제 2 소오스 영역(112b)을 관통하여 제 2 웰 영역(110b)에 연결되고, 제 2 도전형을 가질 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 콘택 영역(112b1) 내에 형성될 수 있다.
웰 콘택 영역(114)은 소오스 전극층(140)과 연결될 수 있고, 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.
일부 실시예에서, 웰 콘택 영역(114)과 아발란치 유도 영역(115)은 일체의 구조로 형성될 수 있다. 이 경우, 웰 콘택 영역(114)은 일체의 구조에서 제 2 웰 영역(110b)과 소오스 전극층(140)을 연결하는 부분을 지칭하고, 아발란치 유도 영역(115)은 일체의 구조에서 드리프트 영역(107)에 접하면서 웰 콘택 영역(114) 또는 소오스 전극층(140)에 연결되는 부분을 지칭할 수도 있다.
채널 영역(110c)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110c)은 드리프트 영역(107)의 돌출 부분(107a) 및 제 1 소오스 영역(112a) 사이의 반도체층(105)에 형성될 수 있다.
예를 들어, 채널 영역(110c)은 반전 채널(inversion channel)이 형성되도록 제 2 도전형을 가질 수 있다. 채널 영역(110c)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 채널 영역(110c)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역(110c)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.
예를 들어, 채널 영역(110c)은 웰 영역(110)의 일부일 수 있다. 보다 구체적으로 보면, 채널 영역(110c)은 게이트 전극층(120) 하부에 인접한 웰 영역(110)의 일부일 수 있다. 이 경우, 채널 영역(110c)은 웰 영역(110a)과 일체로 또는 연속적으로 연결되게 형성될 수 있다. 채널 영역(110c)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
일부 실시예에서, 드리프트 영역(107)의 돌출 부분(107a), 제 1 웰 영역(110a), 채널 영역(110c) 및/또는 제 1 소오스 영역(112a)은 일 방향으로 신장될 수 있다. 여기에서 일 방향은 도 2의 IV-IV선 방향을 지칭할 수 있다. 채널 영역(110c)의 신장 방향은 전하의 이동 방향을 의미하지는 않는다.
일부 실시예에서, 제 1 웰 영역(110a), 채널 영역(110c) 및 제 1 소오스 영역(112a)은 드리프트 영역(107)의 돌출 부분(107a)을 중심으로 대칭적으로 형성될 수 있다. 예를 들어, 제 1 웰 영역(110a), 채널 영역(110c) 및 제 1 소오스 영역(112a)은 드리프트 영역(107)의 돌출 부분(107a)의 양측의 반도체층(105)에 각각 형성될 수 있다.
일부 실시예에서, 드리프트 영역(107)은 일 방향으로 나란하게 형성된 복수의 돌출 부분들(107a)을 포함할 수 있다. 예를 들어, 제 1 웰 영역(110a)이 일 방향으로 신장된 스트라이프 패턴으로 형성될 수 있고, 돌출 부분들(107a)이 또한 스트라이프 패턴으로 형성될 수 있다. 또한, 제 1 소오스 영역(112a)은 제 1 웰 영역(110a) 상에 스트라이프 패턴으로 형성될 수 있다. 채널 영역(110c)은 드리프트 영역(107)의 돌출 부분들(107a) 및 제 1 소오스 영역(112a) 사이에 형성될 수 있다.
일부 실시예에서, 제 1 웰 영역(110a)은 제 2 웰 영역(110b)을 기준으로 대칭적으로 형성되고, 제 1 소오스 영역(112a)은 제 2 소오스 영역(112b)을 기준으로 대칭적으로 형성될 수 있다. 이 경우, 드리프트 영역(107)의 돌출 부분들(107a)은 제 2 웰 영역(110b) 또는 제 2 소오스 영역(112b)을 기준으로 대칭적으로 형성된 복수의 돌출 부분들(107a)을 포함할 수 있다.
나아가, 제 1 웰 영역(110a) 및 제 2 웰 영역(110b)이 일 방향을 따라서 반복적으로 교대로 형성될 수도 있다. 이 경우, 제 1 소오스 영역(112a) 및 제 2 소오스 영역(112b)도 반복적으로 형성될 수 있다.
부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.
일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다.
게이트 절연층(118)은 반도체층(105)의 적어도 일부 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 적어도 채널 영역(110c) 상에 형성될 수 있다. 보다 구체적으로, 게이트 절연층(118)은 제 1 소오스 영역(112a), 채널 영역(110c) 및 드리프트 영역(107)의 돌출 부분들(107a) 상에 형성될 수 있다.
예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
적어도 하나의 게이트 전극층(120)은 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 적어도 채널 영역(110c) 상에 형성될 수 있다. 보다 구체적으로, 게이트 전극층(120)은 제 1 소오스 영역(112a), 채널 영역(110c) 및 드리프트 영역(107)의 돌출 부분들(107a) 상에 형성될 수 있다. 제 2 웰 영역(110b), 제 2 소오스 영역(112b) 및 웰 콘택 영역(114)은 게이트 전극층(120) 외측에 배치될 수 있고, 게이트 전극층(120)으로부터 노출될 수 있다.
예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
소오스 전극층(140)은 층간 절연층(130) 상에 형성되고, 소오스 영역(112), 보다 구체적으로 제 2 소오스 영역(112b) 또는 소오스 콘택 영역(112b1)에 연결될 수 있다. 나아가, 소오스 전극층(140)은 제 2 소오스 영역(112b), 웰 콘택 영역(114) 및 아발란치 유도 영역(115)에 공통으로 연결될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.
전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112) 및 드레인 영역(102)은 N+ 영역이고, 웰 영역(110) 및 채널 영역(110c)은 P- 영역이고, 웰 콘택 영역(114) 및 아발란치 유도 영역(115)은 P+ 영역일 수 있다.
전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 돌출 부분들(107a)을 따라서 대체로 수직 방향으로 흐르고, 이어서 채널 영역(110c)을 통해서 소오스 영역(112)으로 흐를 수 있다.
전력 반도체 소자(100)에 있어서, 소오스 콘택 영역(112b1), 웰 콘택 영역(114) 및 아발란치 유도 영역(115)은 게이트 전극층(120) 외측에 별도로 배치될 수 있다. 따라서, 드리프트 영역(107)의 돌출 부분들(107a)이 조밀하게 배치되도록 제 1 웰 영역(110a) 및 제 1 소오스 영역(112a)을 형성할 수 있고, 이에 따라서 채널 영역(110c)이 게이트 전극층(120) 하부에 조밀하게 형성될 수 있다. 따라서, 전력 반도체 소자(100)는 높은 집적도를 가질 수 있다.
전력 반도체 소자(100)에 있어서, 아발란치 유도 영역(115)은 전력 반도체 소자(100) 내에 래치 발생 상황 시 아발란치 항복(avalanche breakdown)이 제 1 웰 영역(110a)에서 발생되지 않고 제 2 웰 영역(110b)을 통해서 발생되도록 유도할 수 있다. 제 1 웰 영역(110a)의 모서리 부분은 전계가 집중되어 취약한 부분으로 이 모서리 부분을 통해서 아발란치 항복이 발생되면 비정상적으로 전류가 증가하는 문제가 발생된다.
도 14에 도시된 바와 같이, 제 1 웰 영역(110a)과 드리프트 영역(107)의 접합 구조(G2)보다 아발란치 유도 영역(115)과 드리프트 영역(107)의 접합 구조(G1)의 경우가 더 전계가 높게 걸리는 것을 알 수 있다. 따라서, 제 1 웰 영역(110a)을 통한 아발란치 항복이 발생하기 전에, 아발란치 유도 영역(115)을 통해서 제 2 웰 영역(110b)으로 아발란치 항복을 유도할 수 있다. 이러한 아발란치 전류는 소오스 전극층(140)을 통해서 접지부로 흐를 수 있다.
따라서, 제 1 웰 영역(110a)으로 아발란치 항복이 일어나는 것을 억제하여 래치 발생을 억제할 수 있어서 전력 반도체 소자(100)의 동작 신뢰성을 높일 수 있다.
도 6 내지 도 10은 본 발명의 다른 실시예들에 따른 전력 반도체 소자들(100a, 100b, 100c, 100d, 100e)을 보여주는 단면도들이다. 전력 반도체 소자들(100a, 100b, 100c, 100d, 1003)은 도 1 내지 도 5의 전력 반도체 소자(100)에서 일부 구성을 변형하거나 더 부가한 것이므로, 실시예들은 서로 참조할 수 있고 중복된 설명은 생략된다.
도 6을 참조하면, 전력 반도체 소자(100a)는 제 2 소오스 영역(112b)을 관통하고 제 2 웰 영역(110b)을 노출하는 적어도 하나의 홈(138)을 포함할 수 있다. 홈(138)은 제 2 웰 영역(110b)의 표면을 노출하거나 또는 제 2 웰 영역(110b)의 소정 깊이로 리세스되게 형성될 수도 있다.
웰 콘택 영역(114a)은 홈(138)의 하부에서 제 2 웰 영역(110b)과 접하게 형성될 수 있다. 예를 들어, 웰 콘택 영역(114a)의 측벽이 제 2 웰 영역(110b)과 접할 수 있다. 아발란치 유도 영역(115a)은 홈(138)의 하부에서 드리프트 영역(107)에 접하도록 형성될 수 있다.
예를 들어, 홈(138)에 의해서 노출된 제 2 웰 영역(110b)으로부터 드리프트 영역(107)의 소정 깊이까지 제 2 도전형의 불순물을 고농도로 도핑하여 웰 콘택 영역(114a) 및 아발란치 유도 영역(115a)을 형성할 수 있다. 아발란치 유도 영역(115a)은 드리프트 영역(107) 내로 소정 깊이만큼 리세스되게 형성될 수 있다.
소오스 전극층(140)은 홈(138)을 채우도록 형성되어, 웰 콘택 영역(114a), 아발란치 유도 영역(115a), 제 2 웰 영역(110b) 및/또는 제 2 소오스 영역(112b)과 연결될 수 있다. 예를 들어, 아발란치 유도 영역(115a) 및 웰 콘택 영역(114a)은 드리프트 영역(107), 제 2 웰 영역(110b) 및 소오스 전극층(140)과 접하도록 일체의 구조로 형성될 수 있다.
일부 실시예에서, 웰 콘택 영역(114a)은 홈(138)에 의해서 노출된 제 2 웰 영역(110b)의 표면 상에 전체적으로 형성될 수도 있다. 따라서, 웰 콘택 영역(114a)은 홈(138)의 바닥면 및 측벽으로부터 노출된 제 2 웰 영역(110b) 상에 형성될 수 있다. 이러한 웰 콘택 영역(114a)의 구조는 소오스 전극층(140)과 제 2 웰 영역(110b)의 콘택 저항을 더 줄이는 역할을 할 수 있다.
도 7을 참조하면, 전력 반도체 소자(100b)는 도 5의 구조의 변형된 예를 나타낼 수 있다. 전력 반도체 소자(100b)에서 아발란치 유도 영역(115) 및 웰 콘택 영역(114)은 서로 분리되어 형성될 수 있다.
예를 들어, 웰 콘택 영역(114)은 제 2 소오스 영역(112b)을 관통하여 제 2 웰 영역(110b)에 연결되도록 형성되고, 아발란치 유도 영역(115)은 제 2 소오스 영역(112b) 및 제 2 웰 영역(110b)을 관통하여 드리프트 영역(107)에 접하도록 형성될 수 있다. 아발란치 유도 영역(115) 및 웰 콘택 영역(114)은 소오스 전극층(140)에 공통으로 연결될 수 있다.
도 8을 참조하면, 전력 반도체 소자(100c)에서 채널 영역(107b)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)의 돌출 부분(107a) 및 제 1 소오스 영역(112a) 사이의 반도체층(105)에 형성될 수 있다. 채널 영역(107b)은 축적 채널(accumulation channel)이 형성되도록 제 1 도전형을 가질 수 있다.
예를 들어, 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다. 이 경우, 소오스 영역(112), 채널 영역(107b) 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다. 하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 채널 영역(107b)의 밴드가 위로 휘면서 포텐셜 장벽이 형성된다. 이에 따라, 게이트 전극층(120)에 동작 전압이 인가된 경우에, 채널 영역(107b)에 전하 또는 전류의 흐름을 허용하는 축적 채널이 형성될 수 있다.
따라서, 채널 영역(107b)에 축적 채널을 형성하기 위해 게이트 전극층(120)에 인가되어야 하는 문턱 전압은 통상적인 반전 채널을 형성하기 위해서 게이트 전극층(120)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.
일부 실시예에서, 채널 영역(107b)은 드리프트 영역(107)의 일부일 수 있다. 보다 구체적으로 보면, 채널 영역(107b)은 드리프트 영역(107)의 돌출 부분(107a)의 일부일 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)과 일체로 형성될 수 있다.
드리프트 영역(107)은 채널 영역(107b)을 통해서 소오스 영역(112)에 연결될 수 있다. 보다 구체적으로 보면, 채널 영역(107b) 부분에서, 드리프트 영역(107)의 돌출 부분(107a)과 제 1 소오스 영역(112a)은 서로 접할 수 있다.
예를 들어, 채널 영역(107b)의 제 1 도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
일부 실시예에서, 제 1 웰 영역(110a)은 제 1 소오스 영역(112a)보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되게 제 1 소오스 영역(112a) 하부에 형성될 수 있다. 채널 영역(107b)은 제 1 웰 영역(110a)의 돌출된 부분 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 드리프트 영역(107)의 돌출 부분(107a)이 제 1 웰 영역(110a)과 게이트 전극층(120) 사이의 홈 부분으로 더 신장될 수 있고, 채널 영역(107b)은 이 부분에 형성될 수 있다. 이러한 구조는 채널 영역(107b)이 게이트 전극층(120) 및 웰 영역(110) 사이에 한정되게 할 수 있다.
일부 실시예에서, 제 1 웰 영역(110a)과 제 1 소오스 영역(112a)의 폭이 동일할 수 있다. 이 경우, 제 1 소오스 영역(112a)은 드리프트 영역(107)의 돌출 부분(107a)과 접하고, 이 돌출 부분(107a)의 접하는 부분에 채널 영역(107b)이 한정될 수 있다.
도 9를 참조하면, 전력 반도체 소자(100d)에서 제 1 웰 영역(110a)은 제 1 소오스 영역(112a)보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 그 단부에 게이트 전극층(120) 방향으로 신장된 탭 부분을 포함할 수 있다.
채널 영역(107b1)은 제 1 웰 영역(110a)의 돌출된 부분 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(107b1)은 제 1 웰 영역(110a)의 돌출된 부분과 탭 부분 위에 굴절 형상으로 형성될 수 있다. 이러한 구조는 채널 영역(107b1)이 게이트 전극층(120) 및 제 1 웰 영역(110a) 사이에 보다 한정되게 할 수 있다.
도 10을 참조하면, 전력 반도체 소자(100e)에서, 제 1 웰 영역(110a)은 제 1 소오스 영역(112a)보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 그 단부에 탭 부분을 포함할 수 있다. 나아가, 드리프트 영역(107)의 돌출 부분(107a)은 제 1 소오스 영역(112a)의 하부 및 제 1 웰 영역(110a) 사이로 더 신장될 수 있다.
채널 영역(107b2)은 제 1 소오스 영역(112a)의 하부 및 제 1 웰 영역(110a) 사이의 반도체층(105)으로 더 신장되어 형성될 수 있다. 예를 들어, 채널 영역(107b2)은 제 1 웰 영역(110a)의 탭 부분 상으로부터 제 1 소오스 영역(112a)의 하부로 굴절 형상으로 형성될 수 있다. 이러한 구조는 채널 영역(107b2)과 제 1 소오스 영역(112a) 사이의 접촉 면적을 넓게 하는 데 기여할 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법을 보여주는 개략적인 사시도들이다.
도 11을 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에 전하의 수직 이동 경로를 제공하도록 제 1 도전형을 갖는 드리프트 영역(107)을 형성할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형을 갖는 드레인 영역(102) 상에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107)은 이러한 기판 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.
이어서, 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 제 2 도전형을 갖는 웰 영역(110)을 형성할 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 드리프트 영역(107)의 적어도 하나의 돌출 부분(107a)을 한정하도록 돌출 부분(107a)과 접하게 반도체층(105)에 형성될 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 드리프트 영역(107) 또는 반도체층(105)에 드리프트 영역(107)과 반대되는 불순물, 예컨대 제 2 도전형의 불순물을 도핑하여 형성할 수 있다.
웰 영역(110)은 게이트 전극층(120) 하부의 제 1 웰 영역(110a)과 게이트 전극층(120) 외측의 제 2 웰 영역(110b)으로 구분될 수 있다. 예를 들어, 제 1 웰 영역(110a)은 드리프트 영역(107)의 돌출 부분(107a)을 한정하고, 제 2 웰 영역(110b) 내에는 추후 웰 콘택 영역(114)이 형성될 수 있다. 제 1 웰 영역(110a)과 제 2 웰 영역(110b)은 서로 연결될 수 있다.
나아가, 웰 영역(110) 상에 또는 웰 영역(110) 내에 제 1 도전형을 갖는 소오스 영역(112)을 형성할 수 있다. 예를 들어, 소오스 영역(112)을 형성하는 단계는 웰 영역(110) 내에 또는 반도체층(105)에 제 1 도전형의 불순물을 주입하여 수행할 수 있다.
예를 들어, 소오스 영역(112)을 형성하는 단계는 제 1 웰 영역(110a) 상에 또는 제 1 웰 영역(110a) 내에 제 1 소오스 영역(112a)을 형성하고, 제 2 웰 영역(110b) 상에 또는 제 2 웰 영역(110b) 내에 제 2 소오스 영역(112b)을 형성하는 것을 포함할 수 있다. 제 2 소오스 영역(112b)의 일부는 소오스 전극층(140)과 연결될 소오스 콘택 영역(112b1)으로 할당될 수 있다. 제 1 소오스 영역(112a)과 제 2 소오스 영역(112b)은 서로 연결될 수 있다. 소오스 영역(112)은 실질적으로 반도체층(105)의 표면으로부터 웰 영역(110) 내 또는 웰 영역(110) 위로 소정 깊이로 형성될 수 있다.
소오스 영역(112) 형성과 더불어, 소오스 영역(112) 및 드리프트 영역(107) 사이의 반도체층(105)에, 반전 채널이 형성되도록 제 2 도전형을 갖는 채널 영역(110c)을 형성할 수 있다. 예를 들어, 채널 영역(110c)은 드리프트 영역(107)의 돌출 부분(107a) 및 제 1 소오스 영역(112a) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110c)은 제 1 웰 영역(110a)의 일부로서, 별도로 형성되지 않고 제 1 웰 영역(110a)과 함께 형성될 수도 있다.
나아가, 제 2 웰 영역(110b)을 통해서 드리프트 영역(107)과 접하도록, 제 2 도전형의 불순물을 웰 영역(110)보다 더 고농도로 도핑하여 아발란치 유도 영역(115)을 형성할 수 있다.
또한, 제 2 소오스 영역(112b) 내에 제 2 소오스 영역(112b)을 관통하여 제 2 웰 영역(110b)으로 연결된 웰 콘택 영역(114)을 형성할 수 있다. 예를 들어, 웰 콘택 영역(114)은 제 2 웰 영역(110b)의 일부에 제 2 도전형의 불순물을 웰 영역(110)보다 높은 농도로 주입하여 형성할 수 있다.
이 실시예의 변형된 예에서, 웰 영역(110), 소오스 영역(112), 채널 영역(110c), 웰 콘택 영역(114) 및 아발란치 유도 영역(115)의 불순물 도핑 순서는 적절하게 변경될 수 있다.
전술한 제조 방법에 있어서, 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다.
선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.
도 11을 참조하면, 반도체층(105)의 적어도 일부 상에 게이트 절연층(118)을 형성할 수 있다. 예를 들어, 게이트 절연층(118)은 적어도 채널 영역(110c) 및 드리프트 영역(107)의 돌출 부분(107a) 상에 형성될 수 있다.
예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다.
이어서, 게이트 절연층(118) 상에 게이트 전극층들(120)을 형성할 수 있다. 예를 들어, 게이트 전극층(120)은 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.
패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.
도 12를 참조하면, 게이트 전극층(120) 상에 층간 절연층(130)을 형성할 수 있다. 선택적으로, 층간 절연층(130)을 하부 구조물 상에 전체적으로 형성하는 경우, 소오스 콘택 영역(112b1) 및 웰 콘택 영역(114)을 노출하기 위한 콘택 홀 패턴을 형성하는 공정이 이어질 수 있다.
이어서, 반도체층(105) 상에 제 2 소오스 영역(112b), 웰 콘택 영역(114) 및 아발란치 유도 영역(115)에 연결되게 소오스 전극층(140)을 형성할 수 있다. 예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 도전층, 예컨대 금속층을 형성한 후, 이를 패터닝하거나 평탄화하여 형성할 수 있다.
한편, 도 6의 전력 반도체 소자(100a)는 전술한 전력 반도체 소자(100)의 제조 공정에 일부 공정을 추가하거나 변형하여 제조할 수 있다.
도 6의 전력 반도체 소자(100a)의 제조는, 제 2 소오스 영역(112b) 내에 제 2 소오스 영역(112b)을 관통하고 제 2 웰 영역(110b)을 노출하는 적어도 하나의 홈(138)을 형성하고, 이 홈(138)의 하부에 제 2 웰 영역(110b)과 접촉된 웰 콘택 영역(114a) 및 드리프트 영역(107)과 접하는 아발란치 유도 영역(115a)을 형성하고, 홈(138)을 채워서 소오스 영역(112), 웰 콘택 영역(114) 및 아발란치 유도 영역(115a)에 연결되도록 소오스 전극층(140)을 형성하는 단계를 부가할 수 있다.
한편, 도 8 내지 도 10의 전력 반도체 소자들(100c, 100d, 100e)의 제조 시 채널 영역들(107b, 107b1, 107b2)은 축적 채널을 형성하도록 제 1 도전형을 갖도록 형성할 수 있다. 예를 들어, 채널 영역들(107b, 107b1, 107b2)은 드리프트 영역(107)의 일부로 형성될 수 있다.
전술한 제조 방법에 따르면, 실리콘 카바이드의 반도체층(105)을 이용하여 기존의 실리콘 기판에 사용되는 공정을 이용하여 고집적의 전력 반도체 소자(100)를 경제적으로 제조할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층

Claims (15)

  1. 실리콘 카바이드(SiC)의 반도체층;
    상기 반도체층의 일부 상의 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극층;
    전하의 수직 이동 경로를 제공하도록 상기 반도체층에 형성되고, 상기 게이트 전극층 하부에 배치된 적어도 하나의 돌출 부분을 포함하고, 제 1 도전형을 갖는 드리프트 영역;
    상기 게이트 전극층 하부의 상기 반도체층에 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분과 접하게 형성되는 제 1 웰 영역 및 상기 게이트 전극층 외측의 상기 반도체층에 형성되고 상기 제 1 웰 영역과 연결된 제 2 웰 영역을 포함하고, 제 2 도전형을 갖는 웰 영역;
    상기 제 1 웰 영역 상의 상기 반도체층에 형성된 제 1 소오스 영역 및 상기 제 2 웰 영역 상의 상기 반도체층에 형성되고 상기 제 1 소오스 영역과 연결된 제 2 소오스 영역을 포함하고, 제 1 도전형을 갖는 소오스 영역;
    상기 드리프트 영역의 상기 적어도 하나의 돌출 부분 및 상기 제 1 소오스 영역 사이의 상기 반도체층에 형성되는 채널 영역;
    상기 제 2 웰 영역 내 상기 드리프트 영역과 접하도록 형성되고, 제 2 도전형의 불순물이 상기 웰 영역보다 더 고농도로 도핑되어 형성된, 아발란치 유도 영역;
    상기 제 2 소오스 영역에 연결된 소오스 전극층; 및
    상기 제 2 소오스 영역 내에서 상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역 및 상기 소오스 전극층에 연결되도록 형성되며, 제 2 도전형을 갖는 웰 콘택 영역을 포함하고,
    상기 아발란치 유도 영역은 상기 소오스 전극층에 연결되고,
    상기 아발란치 유도 영역 및 상기 웰 콘택 영역은 상기 드리프트 영역, 상기 제 2 웰 영역 및 상기 소오스 전극층과 접하도록 일체의 구조로 형성된,
    전력 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역을 노출하는 적어도 하나의 홈; 및
    상기 적어도 하나의 홈의 하부에 상기 제 2 웰 영역과 접하게 형성되고 제 2 도전형을 갖는 웰 콘택 영역을 더 포함하고,
    상기 아발란치 유도 영역은 상기 적어도 하나의 홈의 하부에서 상기 드리프트 영역과 접하도록 형성되고,
    상기 소오스 전극층은 상기 적어도 하나의 홈을 채우도록 형성되어, 상기 웰 콘택 영역 및 상기 아발란치 유도 영역과 연결된,
    전력 반도체 소자.
  5. 제 4 항에 있어서,
    상기 아발란치 유도 영역은 상기 드리프트 영역 내로 리세스 되게 형성되는,
    전력 반도체 소자.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 드리프트 영역의 상기 적어도 하나의 돌출 부분, 상기 제 1 웰 영역 및 상기 제 1 소오스 영역은 일 방향으로 신장되고,
    상기 제 1 웰 영역, 상기 제 1 소오스 영역 및 상기 채널 영역은 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분의 양측의 상기 반도체층에 각각 형성되는,
    전력 반도체 소자.
  8. 제 1 항에 있어서,
    상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고,
    상기 채널 영역은 상기 웰 영역의 일부인,
    전력 반도체 소자.
  9. 제 1 항에 있어서,
    상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고,
    상기 채널 영역은 상기 드리프트 영역의 일부인,
    전력 반도체 소자.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 돌출 부분은 일 방향으로 나란하게 형성된 복수의 돌출 부분들을 포함하고,
    상기 채널 영역은 상기 복수의 돌출 부분들 및 상기 제 1 소오스 영역 사이에 형성된,
    전력 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제 1 웰 영역은 상기 제 2 웰 영역을 기준으로 대칭적으로 형성되고,
    상기 제 1 소오스 영역은 상기 제 2 소오스 영역을 기준으로 대칭적으로 형성되고,
    상기 드리프트 영역의 상기 적어도 하나의 돌출 부분은 상기 제 2 웰 영역 또는 상기 제 2 소오스 영역을 기준으로 대칭적으로 배치된 복수의 돌출 부분들을 포함하는,
    전력 반도체 소자.
  12. 제 1 항에 있어서,
    상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
    상기 드레인 영역은 상기 드리프트 영역보다 제 1 도전형의 불순물이 더 고농도로 도핑된,
    전력 반도체 소자.
  13. 실리콘 카바이드(SiC)의 반도체층에, 전하의 수직 이동 경로를 제공하고 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역의 적어도 하나의 돌출 부분을 한정하도록 상기 적어도 하나의 돌출 부분과 접하는 제 1 웰 영역 및 상기 제 1 웰 영역과 연결된 제 2 웰 영역을 포함하고, 제 2 도전형을 갖는 웰 영역을 형성하는 단계;
    상기 제 1 웰 영역 상의 상기 반도체층에 형성된 제 1 소오스 영역 및 상기 제 2 웰 영역 상의 상기 반도체층에 형성되고 상기 제 1 소오스 영역과 연결된 제 2 소오스 영역을 포함하고, 제 1 도전형을 갖는 소오스 영역을 형성하는 단계;
    상기 드리프트 영역의 상기 적어도 하나의 돌출 부분 및 상기 제 1 소오스 영역 사이의 상기 반도체층에 채널 영역을 형성하는 단계;
    상기 제 2 웰 영역을 통해서 상기 드리프트 영역과 접하도록, 제 2 도전형의 불순물이 상기 웰 영역보다 더 고농도로 도핑된, 아발란치 유도 영역을 형성하는 단계;
    상기 채널 영역 및 상기 드리프트 영역의 상기 적어도 하나의 돌출 부분 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계;
    상기 제 2 소오스 영역 내에 상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역에 연결되며, 제 2 도전형을 갖는 웰 콘택 영역을 형성하는 단계; 및
    상기 제 2 소오스 영역, 상기 아발란치 유도 영역 및 상기 웰 콘택 영역에 연결된 소오스 전극층을 형성하는 단계를 포함하고,
    상기 제 2 웰 영역 및 상기 제 2 소오스 영역은 상기 게이트 전극층 외측의 상기 반도체층에 형성되고,
    상기 아발란치 유도 영역은 상기 소오스 전극층에 연결되고,
    상기 아발란치 유도 영역 및 상기 웰 콘택 영역은 상기 드리프트 영역, 상기 제 2 웰 영역 및 상기 소오스 전극층과 접하도록 일체의 구조로 형성된,
    전력 반도체 소자의 제조방법.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 제 2 소오스 영역을 관통하여 상기 제 2 웰 영역을 노출하는 적어도 하나의 홈을 형성하는 단계;
    상기 적어도 하나의 홈의 하부에서 상기 제 2 웰 영역과 접하고 제 2 도전형을 갖는 웰 콘택 영역 및 상기 드리프트 영역에 접하는 상기 아발란치 유도 영역을 형성하는 단계;
    상기 제 2 소오스 영역, 상기 웰 콘택 영역 및 상기 아발란치 유도 영역과 연결되도록 상기 적어도 하나의 홈을 채우는 소오스 전극층을 형성하는 단계를 더 포함하는,
    전력 반도체 소자의 제조방법.
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