CN113707707A - 功率半导体器件及其制造方法 - Google Patents

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金信儿
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Abstract

提供了一种功率半导体器件，包括：SiC的半导体层；栅极绝缘层；栅电极层；漂移区，所述漂移区包括所述半导体层中的至少一个突出部分并且具有第一导电类型；阱区，所述阱区包括所述半导体层中的第一阱区并且与所述突出部分接触，以及第二阱区，所述第二阱区位于所述栅电极层外部的半导体层并且连接到所述第一阱区，并且具有第二导电类型；源区，包括第一阱区中的第一源区和第二阱区中并且连接到所述第一源区的第二源区，并且具有第一导电类型；以及栅电极层之下的沟道区，所述沟道区位于所述突出部分和所述第一源区之间的所述半导体层中，并且具有第一导电类型。

Description

功率半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2020年5月22日提交韩国知识产权局的专利申请号为10-2020-0061694、于2020年6月16日提交韩国知识产权局提交的专利申请号为10-2020-0073130、于2020年6月23日提交韩国知识产权局提交的专利申请号为10-2020-0076554、于2010年6月30日提交韩国知识产权局提交的专利申请号为10-2020-0080162、于2010年6月30日提交韩国知识产权局提交的专利申请号为10-2020-0080163，和于2020年7月7日提交韩国知识产权局提交的专利申请号为10-2020-0083474的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及一种半导体器件，更具体地，涉及一种用于开关功率传输的功率半导体器件及其制造方法。
背景技术
功率半导体器件是在高电压和高电流环境中工作的半导体器件。功率半导体器件用于需要高功率开关的领域。例如，在功率转换、功率变换器、逆变器等中。例如，功率半导体器件可以包括绝缘栅双极晶体管(insulated gate bipolar transistor，IGBT)、金属氧化物半导体场效应晶体管(metal cxide semiconductor field effect transistor，MOSFT)等。功率半导体器件基本上需要高耐压特性，并且如今，功率半导体器件另外需要高速开关工作。
因此，正在开发一种使用碳化硅(silicon carbide，SiC)而不是硅(silicon，Si)的功率半导体器件。碳化硅(SiC)是宽间隙半导体材料，其带隙比硅高，与硅相比即使在高温下也可以保持稳定性。此外，由于碳化硅的击穿电场比硅的击穿电场高，所以即使在高温下碳化硅也可以稳定地工作。因此，与硅相比，使用碳化硅作为半导体层的功率半导体器件由于较高的击穿电压和优异的热释放表现出了稳定的工作特点。
当功率半导体器件使用碳化硅时，由于在栅绝缘层中形成碳簇而导致的负电荷使碳化硅表面的带隙上升。因此，存在阈值电压增加并且沟道电阻增加的问题。此外，当源接触结构设置在栅电极之间时，也难以减小栅电极之间的距离。因此，在降低沟道密度方面存在限制。
发明内容
本公开旨在解决现有技术中存在的上述问题，同时现有技术取得的优点被完整保持。
本公开的一个方面提供了一种能够提高沟道密度的碳化硅功率半导体器件及其制造方法。然而，这些问题是示例性的，并且本公开的范围不限于此。
本发明构思所要解决的技术问题不限于上述问题，并且本发明所属领域的普通技术人员可以从以下描述中清楚地理解本文未提及的任何其他技术问题。
根据本公开的一个方面，功率半导体器件包括：碳化硅(SiC)的半导体层；在所述半导体层的至少一部分上的栅绝缘层；在所述栅绝缘层上的栅电极层；漂移区，包括设置在所述半导体层中的所述栅电极层下面的至少一个突出部分并具有第一导电类型；阱区，包括：第一阱区，所述第一阱区形成在所述栅电极层的下部的所述半导体层中并且与所述至少一个突出部分接触；以及第二阱区，所述第二阱区形成在所述栅电极层外部的所述半导体层中并且连接到所述第一阱区，并且具有第二导电类型；源区，包括形成在所述第一阱区中的第一源区和形成在所述第二阱区中并且连接到所述第一源区的第二源区，并且具有第一导电类型；以及沟道区，设置于所述栅电极层下方，被配置为形成在所述漂移区的所述至少一个突出部分与所述第一源区之间的所述半导体层中，以形成反型沟道，并且具有第一导电类型。
所述功率半导体器件还可以包括源电极层，连接到所述栅电极层外部的所述第二源区。
所述功率半导体器件还可以包括阱接触区，被配置为从所述第二源区中的所述第二阱区延伸穿过连接到所述源电极层的所述第二源区，并且具有第二导电类型，并且所述阱接触区可以被掺杂比所述阱区更高的浓度。
所述漂移区、所述第一阱区和所述第一源区的所述至少一个突出部分在一个方向上延伸。
所述第一阱区、所述第一源区和所述沟道区可以分别形成在所述漂移区的所述至少一个突出部分的相对侧上的所述半导体层中。
所述沟道区可以是所述阱区的一部分。
所述至少一个突出部分可以包括多个突出部分，所述多个突出部分的侧壁被所述第一阱区包围，并且所述沟道区可以形成在所述多个突出部分和所述第一源区之间。
所述多个突出部分可以在一个方向上并排延伸。
所述的第一阱区可以相对于第二阱区对称地形成，所述的第一源区可以相对于第二源区对称地形成，并且所述沟道区可以相对于所述第二阱区或所述第二源区对称地形成。
所述至少一个突出部分可以包括多个相对于所述第二阱区或所述第二源区对称地设置的多个突出部分，并且所述多个突出部分可以在一个方向上延伸。
所述栅电极层可经形成以暴露所述第二源区且覆盖所述的第一源区、所述沟道区及所述漂移区的至少一个突出部分。
所述功率半导体器件还可以包括漏区，在所述漂移区下的所述半导体层中具有第一导电类型，并且所述漏区可以掺杂比所述漂移区更高的浓度。
根据本公开的一个方面，一种制造功率半导体器件的方法包括：在碳化硅(SiC)的半导体层中形成具有第一导电类型的漂移区；形成具有第二导电类型的阱区，以允许所述漂移区包括至少一个突出部分，并且包括限定所述至少一个突出部分的第一阱区和连接到所述第一阱区的第二阱区；形成源区，所述源区包括形成在所述第一阱区中的第一源区及形成于所述第二阱区中且连接到所述第一源区的第二源区，且具有第一导电类型；在所述漂移区的所述至少一个突出部分与所述第一源区之间形成在所述半导体层中形成的沟道区，形成反型沟道，并且具有第一导电类型；在至少所述沟道区和所述漂移区的所述至少一个突出部分上形成栅绝缘层；以及在所述栅绝缘层上形成至少一个栅电极层，其中，所述第二阱区形成在所述栅电极层外部的所述半导体层中。
所述制造功率半导体器件的方法还可以包括：形成阱接触区，所述阱接触区从所述栅电极层外部的所述第二源区中的所述第二阱区延伸穿过连接到源电极层的所述第二源区，并且具有第二导电类型，并且所述阱接触区可以被掺杂比所述阱区更高的浓度。
所述制造功率半导体器件的方法还可以包括：在所述半导体层上形成所述源电极层以连接到所述第二源区和所述阱接触区。
可以通过将第二导电类型的杂质注入到所述半导体层中来执行所述阱区和所述沟道区的形成，并且可以通过将第一导电类型的杂质注入到所述阱区中来执行所述源区的形成。
所述至少一个突出部分可以包括多个突出部分，所述多个突出部分的侧壁被所述第一阱区包围，并且所述沟道区可以形成在所述多个突出部分和所述源区之间。
所述第一阱区可以相对于所述第二阱区对称地形成，所述第一源区可以相对于所述第二源区对称地形成，并且所述沟道区可以相对于所述第二阱区或所述第二源区对称地形成。
所述漂移区可以形成在具有第一导电类型的漏区上，并且所述漂移区可以形成为所述漏区上的外延层。
附图说明
通过下面结合附图的详细描述，本公开的上述和其它目的、特征和优点将变得更加明显：
图1是示出根据本公开的实施例的功率半导体器件的示意性透视图；
图2是示出沿图1的线II-II截取的功率半导体器件的平面图；
图3是示出沿图2的线III-III截取的功率半导体器件的剖视图；
图4是示出沿图2的线IV-IV截取的功率半导体器件的剖视图；
图5是示出沿图2的线V-V截取的功率半导体器件的剖视图；
图6是示出沿图2的线VI-VI截取的功率半导体器件的剖视图；
图7至图10是示出根据本公开的实施例的制造功率半导体器件的方法的示意性透视图；
图11是示出根据本公开的实施例的功率半导体器件的示意性透视图；
图12是示出沿图11的线II-II截取的功率半导体器件的平面图；
图13是示出沿图12的线III-III截取的功率半导体器件的剖视图；
图14是示出沿图12的线IV-IV截取的功率半导体器件的剖视图；
图15是示出沿图12的线V-V截取的功率半导体器件的剖视图；
图16至图20是示出根据本公开的其他实施例的功率半导体器件的剖视图；
图21至图23是示出根据本公开的实施例的制造功率半导体器件的方法的示意性透视图；
图24是示出根据本公开的实施例的取决于功率半导体器件中的结结构的电场的曲线图；
图25是示出根据本公开的实施例的功率半导体器件的示意性透视图；
图26是示出沿图25的线II-II截取的功率半导体器件的平面图；
图27是示出沿图26的线III-III截取的功率半导体器件的剖视图；
图28是示出沿图26的线IV-IV截取的功率半导体器件的剖视图；
图29至图32是示出根据本公开的其他实施例的功率半导体器件的剖视图；
图33至图35是示出根据本公开的实施例的制造功率半导体器件的方法的示意性透视图；
图36是示出根据本公开的实施例的取决于功率半导体器件的深度的电场变化的曲线图；
图37是示出根据本公开的实施例的功率半导体器件的示意性透视图；
图38是示出沿图37的线II-II截取的功率半导体器件的平面图；
图39是示出沿图38的线III-III截取的功率半导体器件的剖视图；
图40是示出沿图38的线IV-IV截取的功率半导体器件的剖视图；
图41是示出沿图38的线V-V截取的功率半导体器件的剖视图；
图42到45是示出根据本发明的其它实施例的功率半导体器件的剖视图；
图46至图48是示出根据本公开的实施例的制造功率半导体器件的方法的示意性透视图；
图49是示出根据本公开的实施例的功率半导体器件的示意性透视图；
图50是示出沿图49的线II-II截取的功率半导体器件的平面图；
图51是示出沿图50的线III-III截取的功率半导体器件的剖视图；
图52是示出沿图50的线IV-IV截取的功率半导体器件的剖视图；
图53是示出沿图50的线V-V截取的功率半导体器件的剖视图；
图54到56是示出根据本发明的其它实施例的功率半导体器件的剖视图；
图57至图59是示出根据本公开的实施例的制造功率半导体器件的方法的示意性透视图；
图60是示出根据本公开的实施例的功率半导体器件的示意性透视图；
图61是示出沿图60的线II-II截取的功率半导体器件的平面图；
图62是示出沿图61的线III-III截取的功率半导体器件的剖视图；
图63是示出沿图61的线IV-IV截取的功率半导体器件的剖视图；
图64是示出沿图61的线V-V截取的功率半导体器件的剖视图；
图65和图66是示出根据本公开的其他实施例的功率半导体器件的剖视图；
图67至图69是示出根据本公开的其他实施例的功率半导体器件的剖视图；
图70至图72是示出根据本公开的实施例的制造功率半导体器件的方法的示意性透视图；以及
图73是示出根据本公开的实施例的功率半导体器件的二极管的特性的曲线图。
具体实施方式
以下，将参考附图详细描述本公开的实施例。然而，本公开可以以各种不同的形式来实现，并且不应被解释为限于下面所公开的实施例。相反，提供这些实施例作为示例，使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本公开的范围和精神。此外，为了便于描述，在附图中示出的至少一些组件或元件的尺寸可能被放大或缩小。在附图中，相同的符号指的是相同的元件。
除非另有定义，否则本文中所使用的所有术语均应被解释为本领域技术人员通常理解的含义。在附图中，为了描述而放大了层和区域的尺寸，并且因此被提供以描述本公开的正常结构。
相同的附图标记指示相同的组件。当诸如层、区域或衬底的第一组件被描述为在第二组件上时，应当明白，第一组件直接在第二组件上或者第三组件被插入在它们之间。另一方面，当第一组件被描述为“直接位于”第二组件上时，应当明白的是，任何中间组件不在其间插入。
图1是示出根据本公开的实施例的功率半导体器件100-1的示意性透视图，图2是示出了沿着图1的线II-II截取的功率半导体器件100-1的平面图，图3是示出了沿着图2的线III-III截取的功率半导体器件100-1的剖视图，图4是示出了沿着图2的线IV-IV截取的功率半导体器件100-1的剖视图，图5是示出了沿着图2的线V-V截取的功率半导体器件100-1的剖视图，并且图6是示出了沿着图2的线VI-VI截取的功率半导体器件100-1的剖视图。
参考图1至图6，功率半导体器件100-1可以至少包括半导体层105、栅绝缘层118和栅电极层120。例如，功率半导体器件100-1可以具有功率MOSFT结构。
半导体层105可以指一个或多个半导体材料层，并且可以指，例如，一个或多个外延层。此外，半导体层105可以指半导体衬底上的一个或多个外延层。
例如，半导体层105可以由碳化硅(SiC)形成。具体地，半导体层105可以包括至少一个碳化硅的外延层。
碳化硅(SiC)与硅相比可以具有更宽的带隙，并且因此即使在高温下也可以保持稳定性。此外，因为碳化硅的击穿电场高于硅的击穿电场，所以碳化硅甚至可以在高温下稳定地工作。因此，与硅相比，使用碳化硅作为半导体层105的功率半导体器件100-2由于更高的击穿电压和优异的热释放表现出了稳定的工作特性。
具体地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，漂移区107可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成。
此外，漂移区107可以包括设置在栅电极层120下方的至少一个突出部分107a。在功率半导体器件100-1的工作期间，突出部分107a可以提供电荷的垂直移动路径。
阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触，并且可以具有第二导电类型。例如，阱区110可以通过掺杂与漂移区107中的第一导电类型相反的第二导电类型的杂质来形成。
例如，阱区110可以包括：在栅电极层120下面的半导体层105中形成并且与漂移区107的突出部分107a接触的第一阱区110a和在栅电极层120外部的半导体层105中形成的第二阱区110b。第一阱区110a和第二阱区110b可以彼此连接。实质上，漂移区107的突出部分107a可以由第一阱区110a限定，并且具体地，可以与第一阱区110a的侧壁接触。
源区112可以形成在阱区110中并且可以具有第一导电类型。例如，可以通过用第一导电类型的杂质掺杂阱区110来形成源区112。源区112可以通过掺杂具有比漂移区107更高浓度的第一导电类型的杂质来形成。
例如，源区112可以包括形成在第一阱区110a中的第一源区112a和形成在第二阱区110b中的第二源区112b。第一源区112a和第二源区112b可以彼此连接。第一源区112a可以设置在栅电极层120下方，并且第二源区112b可以设置在栅电极层120外部。
第二源区112b可以包括连接到栅电极层120外部的源电极层140的源接触区113。例如，源接触区113可以是第二源区112b的一部分，并且可以指源电极层140连接到的部分。
阱接触区114可以形成在第二源区112b中，具体地，在源接触区113中。例如，阱接触区114可以从第二阱区110b延伸穿过第二源区112b，并且可以具有第二导电类型。可以在源接触区113中形成一个或多个阱接触区114。
阱接触区114可以连接到源电极层140。当连接到源电极层140时，阱接触区114可以通过掺杂具有比阱区110更高浓度的第二导电类型的杂质来形成，以降低接触电阻。
沟道区110c可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。沟道区110c可以具有第二导电类型，使得形成反型沟道。
因为沟道区110c具有与源区112和漂移区107相反的掺杂类型，所以沟道区110c、源区112和漂移区107可以形成二极管结。因此，沟道区110c可以不允许电荷在正常情况下的移动，但是当将工作电压施加到栅电极层120时，可以在其中形成反型沟道以允许电荷的移动。
例如，沟道区110c可以是阱区110的一部分，在这种情况下，沟道区110c可以形成为连续地连接到阱区110a。沟道区110c中的第二导电类型的杂质的掺杂浓度可以与阱区110的其他部分的掺杂浓度相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，漂移区107、第一阱区110a、沟道区110c和/或第一源区112a的突出部分107a可以在一个方向上延伸。例如，图2的线V-V或线VI-VI的方向可以是一个方向。
在一些实施例中，第一阱区110a、沟道区110c和第一源区112a可以基于漂移区107的突出部分107a对称地形成。例如，第一阱区110a、沟道区110c和第一源区112a可以分别形成在漂移区107的突出部分107a的相对侧上的半导体层105上。
在一些实施例中，漂移区107可以包括多个突出部分107a，多个突出部分107a的侧壁被第一阱区110a围绕。例如，第一阱区110a可以形成在沿一个方向延伸的条纹图案中，并且突出部分107a也可以形成为条纹图案。在这种情况下，突出部分107a可以在一个方向上并排延伸。
此外，第一源区112a可以形成在第一阱区110a中的条纹图案中。可在突出部分107a与第一源区112a之间形成沟道区110c。
在一些实施例中，第一阱区110a可以相对于第二阱区110b对称地形成，并且第一源区112a可以相对于第二源区112b对称地形成。在这种情况下，漂移区107和沟道区110c的突出部分107a可以相对于第二阱区110b或第二源区112b对称地形成。
此外，第一阱区110a和第二阱区110b可以在一个方向上重复地且交替地形成。在这种情况下，也可以重复地形成第一源区112a和第二源区112b。
另外，漏区102可以形成于漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，漏区102可以被掺杂比漂移区107更高的浓度。
在一些实施例中，漏区102可以被提供为具有第一导电类型的碳化硅衬底。在这种情况下，漏区102可以被理解为半导体层105的一部分或者从半导体层105分离的衬底。
栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅绝缘层118。
例如，栅绝缘层118可以包括诸如氧化硅、碳化硅氧化物、氮化硅、氧化铪、氧化锆、氧化铝或其堆叠结构的绝缘材料。
至少一个栅电极层120可以形成在栅绝缘层118上。例如，栅电极层120可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅电极层120。此外，第二阱区110b、第二源区112b和阱接触区114可以设置在栅电极层120的外部并且可以从栅电极层120暴露。
例如，栅电极层120可以包括合适的导电材料，诸如多晶硅、金属、金属氮化物、金属硅化物等，或者可以包括其堆叠结构。
层间绝缘层130可以形成在栅电极层120上。例如，层间绝缘层130可以包括合适的绝缘材料，诸如氧化物层、氮化物层或其堆叠结构。
源电极层140可以形成在层间绝缘层130上，并且可以连接到源区112，具体地，第二源区112b。此外，源电极层140可以与第二源区112b和阱接触区114共同连接。例如，源电极层140可以由适当的导电材料、金属等形成。
在上述功率半导体器件100-1中，第一导电类型和第二导电类型可以具有相反的导电类型，但是可以分别是N型和P型中的任何一种。例如，当第一导电类型是N型时，第二导电类型是P型，反之亦然。
具体地，当功率半导体器件100-1是N型MOSFT时，漂移区107可以是N区，源区112和漏区102可以是N+区，阱区110和沟道区110c可以是P区，并且阱接触区114可以是P+区。
在功率半导体器件100-1的工作期间，电流通常可以沿着漂移区107的突出部分107a在垂直方向上从漏区102流动，然后可以流过沟道区110c到源区112。
在上述功率半导体器件100-1中，源接触区113和阱接触区114可以分别设置在栅电极层120的外部。因此，第一阱区110a和第一源区112a可以形成为使得漂移区107的突出部分107a被密集地设置，并且因此沟道区110c可以密集地形成在栅电极层120下面。因此，功率半导体器件100-1可以具有高集成度。
图7至图10是示出根据本公开的实施例的制造功率半导体器件100-1的方法的示意性透视图。
参考图7，具有第一导电类型的漂移区107可以形成在碳化硅(SiC)的半导体层105中。例如，漂移区107可以形成在具有第一导电类型的漏区102上。在一些实施例中，漏区102可以被提供为第一导电类型的衬底，并且漂移区107可以形成为衬底上的一个或多个外延层。
随后，可以在半导体层105中形成具有第二导电类型的阱区110以与漂移区107的至少一部分接触。例如，阱区110的形成可以通过将第二导电类型的杂质注入到半导体层105中来执行。
例如，阱区110可以形成在半导体层105中，使得漂移区107包括被阱区110的至少一部分包围的至少一个突出部分107a。具体地，阱区110可以通过用与漂移区107的导电类型相反的杂质掺杂漂移区107来形成。
阱区110可以被划分为其中要形成沟道区110c的第一阱区110a和其中将形成阱接触区114的第二阱区110b。例如，第一阱区110a可以限定漂移区107的突出部分107a。第一阱区110a和第二阱区110b可以彼此连接。
参考图8，可以在阱区110中形成具有第一导电类型的源区112。例如，可以通过将第一导电类型的杂质注入阱区110中来执行源区112的形成。
例如，源区112的形成可以包括在第一阱区110a中形成第一源区112a和在第二阱区110b中形成第二源区112b。第二源区112b的一部分可以被分配为源接触区113以连接到源电极层140。第一源区112a和第二源区112b可以彼此连接。
除了源区112的形成之外，还可以形成具有第二导电类型的沟道区110c以在源区112与漂移区107之间的半导体层105中形成反型沟道。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。
可选地，可以在第二源区112b中形成从第二阱区110b延伸穿过第二源区112b的阱接触区114。例如，阱接触区114可以通过用第二导电类型杂质注入阱区110的一部分中，达到比阱区110更高的浓度来形成。
在上述制造方法中，可以进行杂质注入或杂质掺杂使得当杂质被注入半导体层105或形成外延层时杂质被混合。然而，为了在选择性区域中注入杂质，可以使用利用掩模图案的离子注入方法。
可选地，在离子注入之后，可以随后进行用于激活或扩散杂质的热处理。
参考图9，栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成在至少沟道区110c和漂移区107的突出部分107a上。
例如，可以通过氧化半导体层105以形成氧化物，或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅绝缘层118。
随后，可以在栅绝缘层118上形成栅电极层120。例如，可以通过在栅绝缘层118上形成导电层并且然后图案化导电层来形成栅电极层120。栅电极层120可以通过将杂质掺杂入多晶硅形成，或者可以形成为包括导电金属或金属硅化物。
可以使用光刻和蚀刻工艺来执行图案化工艺。光刻工艺可包括使用光刻工艺和显影工艺形成光刻胶图案作为掩模层的工艺。蚀刻工艺可包括使用光刻胶图案选择性地蚀刻下面的结构的工艺。
参考图10，可以在栅电极层120上形成层间绝缘层130。可选地，当层间绝缘层130完全形成在下面的结构上时，可以随后进行形成用于暴露源接触区113和阱接触区114的接触孔图案的工艺。
随后，可以在半导体层105上形成源电极层140以连接到第二源区112b和阱接触区114。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并且然后图案化或平坦化导电层来形成源电极层140。
根据上述制造方法，可以通过在现有硅衬底中使用的工艺中使用碳化硅的半导体层105来经济地制造高度集成的功率半导体器件100-1。
图11是示出根据本公开的实施例的功率半导体器件100-2的示意性透视图，图12是示出沿着图11的线II-II截取的功率半导体器件100-2的平面图，图13是示出沿着图12的线III-III截取的功率半导体器件100-2的剖视图，图14是示出沿着图12的线IV-IV截取的功率半导体器件100-2的剖视图，并且图15是示出沿着图12的线V-V截取的功率半导体器件100-2的剖视图。
参考图11至图15，功率半导体器件100-2可以至少包括半导体层105、栅绝缘层118和栅电极层120。例如，功率半导体器件100-2可以具有功率MOSFT结构。
半导体层105可以是指一个或多个半导体材料层，并且可以指，例如，一个或多个外延层。此外，半导体层105可以指半导体衬底上的一个或多个外延层。
例如，半导体层105可以由碳化硅(SiC)形成。具体地，半导体层105可以包括至少一个碳化硅的外延层。
碳化硅(SiC)与硅相比可以具有更宽的带隙，并且因此即使在高温下也可以保持稳定性。此外，因为碳化硅的击穿电场高于硅的击穿电场，所以碳化硅甚至可以在高温下稳定地工作。因此，与硅相比，使用碳化硅作为半导体层105的功率半导体器件100-2由于更高的击穿电压和优异的热释放表现出了的稳定的工作特性。
具体地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，漂移区107可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成。
漂移区107可以提供电荷的垂直移动路径。此外，漂移区107可以包括设置在栅电极层120下方的至少一个突出部分107a。突出部分107a可以基本上延伸到半导体层105的表面上。
阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触，并且可以具有第二导电类型。例如，阱区110可以通过掺杂与半导体层105或漂移区107中的第一导电类型相反的第二导电类型的杂质来形成。
例如，阱区110可以包括在栅电极层120下面的半导体层105中形成并且与漂移区107的突出部分107a接触的第一阱区110a和在栅电极层120外部的半导体层105中形成的第二阱区110b。第一阱区110a和第二阱区110b可以彼此连接。实质上，漂移区107的突出部分107a的下部可以由第一阱区110a限定，并且具体地，可以与第一阱区110a的侧壁接触。
源区112可以形成在阱区110上或阱区110中，并且可以具有第一导电类型。例如，可以通过用第一导电类型的杂质掺杂半导体层105或阱区110来形成源区112。源区112可以通过掺杂具有比漂移区107浓度更高的第一导电类型的杂质来形成。
例如，源区112可以包括形成在第一阱区110a上或第一阱区110a中的第一源区112a和形成在第二阱区110b上或中的第二源区112b。第一源区112a和第二源区112b可以彼此连接。第一源区112a可以设置在栅电极层120下方，并且第二源区112b可以设置在栅电极层120外部。
第二源区112b可以包括连接到栅电极层120外部的源电极层140的源接触区112b1。例如，源接触区112b1可以是第二源区112b的一部分，并且可以指源电极层140连接到的部分。
雪崩感应区115可以形成为通过第二阱区110b与漂移区107接触，并且可以形成为具有第二导电类型。雪崩感应区115可以掺杂具有比阱区110更高浓度的第二导电类型的杂质。雪崩感应区115可以连接到源电极层140。
阱接触区114可以形成在第二源区112b中，具体地，形成在源接触区112b1中。例如，阱接触区114可以通过第二源区112b连接到第二阱区110b，并且可以具有第二导电类型。可以在源接触区112b1中形成一个或多个阱接触区114。
阱接触区114可以连接到源电极层140。当连接到源电极层140时，阱接触区114可以通过掺杂具有比阱区110更高浓度的第二导电类型的杂质来形成，以降低接触电阻。
在一些实施例中，阱接触区114和雪崩感应区115可以形成为集成结构。在这种情况下，阱接触区114指在集成结构中连接第二阱区110b和源电极层140的部件。雪崩感应区115可以指连接到阱接触区114或源电极层140，同时接触集成结构中的漂移区107的部分。
沟道区110c可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。
例如，沟道区110c可以具有第二导电类型，使得形成反型沟道。因为沟道区110c具有与源区112和漂移区107相反的掺杂类型，所以沟道区110c、源区112和漂移区107可以形成二极管结。因此，沟道区110c可以不允许电荷在正常情况下的移动，但是当将工作电压施加到栅电极层120时，可以在其中形成反型沟道以允许电荷的移动。
例如，沟道区110c可以是阱区110的一部分。详细地，沟道区110c可以是邻近栅电极层120的下部的阱区110的一部分。在这种情况下，沟道区110c可以形成为一体地或连续地连接到阱区110a。沟道区110c中的第二导电类型的杂质的掺杂浓度可以与阱区110的其他部分的掺杂浓度相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，漂移区107、第一阱区110a、沟道区110c和/或第一源区112a的突出部分107a可以在一个方向上延伸。这里，图12的线IV-IV的方向可以是一个方向。沟道区110c的延伸方向不意味着电荷的移动方向。
在一些实施例中，第一阱区110a，沟道区110c和第一源区112a可以相对于漂移区107的突出部分107a对称地形成。例如，第一阱区110a、沟道区110c和第一源区112a可分别形成在漂移区107的突出部分107a的相对侧上的半导体层105上。
在一些实施例中，漂移区107可以包括在一个方向上彼此平行地形成的多个突出部分107a。例如，第一阱区110a可以形成在沿一个方向延伸的条纹图案中，并且突出部分107a也可以形成为条纹图案。此外，第一源区112a可以形成在第一阱区110a上的条纹图案中。沟道区110c可以形成于漂移区107的突出部分107a与第一源区112a之间。
在一些实施例中，第一阱区110a可以相对于第二阱区110b对称地形成，并且第一源区112a可以相对于第二源区112b对称地形成。在此情况下，漂移区107的突出部分107a可包含相对于第二阱区110b或第二源区112b对称地形成的多个突出部分107a。
此外，第一阱区110a和第二阱区110b可以在一个方向上重复地且交替地形成。在这种情况下，也可以重复地形成第一源区112a和第二源区112b。
另外，漏区102可以形成于漂移区107下方的半导体层105中且可以具有第一导电类型。例如，漏区102可以掺杂比漂移区107更高的浓度。
在一些实施例中，漏区102可以被提供为具有第一导电类型的碳化硅衬底。在这种情况下，漏区102可以被理解为半导体层105的一部分或者从半导体层105分离的衬底。
栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅绝缘层118。
例如，栅绝缘层118可以包括诸如氧化硅、碳化硅氧化物、氮化硅、氧化铪、氧化锆、氧化铝或其堆叠结构的绝缘材料。
至少一个栅电极层120可以形成在栅绝缘层118上。例如，栅电极层120可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅电极层120。此外，第二阱区110b、第二源区112b和阱接触区114可以设置在栅电极层120的外部并且可以从栅电极层120暴露。
例如，栅电极层120可以包括合适的导电材料，诸如多晶硅、金属、金属氮化物、金属硅化物等，或者可以包括其堆叠结构。
层间绝缘层130可以形成在栅电极层120上。例如，层间绝缘层130可以包括合适的绝缘材料，诸如氧化物层、氮化物层或其堆叠结构。
源电极层140可以形成在层间绝缘层130上，并且可以连接到源区112，具体地，第二源区112b或源接触区112b1。此外，源电极层140可与第二源区112b、阱接触区114和雪崩感应区115共同连接。例如，源电极层140可由适当的导电材料、金属等形成。
在上述功率半导体器件100-2中，第一导电类型和第二导电类型可以具有相反的导电类型，但是可以分别是N型和P型中的任何一种。例如，当第一导电类型是N型时，第二导电类型是P型，反之亦然。
具体地，当功率半导体器件100-2是N型MOSFT时，漂移区107可以是N区，源区112和漏区102可以是N+区，阱区110和沟道区110c可以是P区，并且阱接触区114和雪崩感应区115可以是P+区。
在功率半导体器件100-2的工作期间，电流通常可以沿着漂移区107的突出部分107a在垂直方向上从漏区102流动，然后可以流过沟道区110c到源区112。
在功率半导体器件100-2中，源接触区112b1、阱接触区114和雪崩感应区115可以单独地设置在栅电极层120的外部。因此，第一阱区110a和第一源区112a可以形成为使得漂移区107的突出部分107a被密集地设置，并且因此沟道区110c可以密集地形成在栅电极层120下方。因此，功率半导体器件100-2可以具有高集成度。
在功率半导体器件100-2中，当在功率半导体器件100-2中发生闩锁(latch)时，雪崩感应区115具有雪崩击穿。由于电场的浓度，第一阱区110a的边缘部分是弱部分。当雪崩击穿发生通过边缘部分时，出现异常增加的电流的问题。
如图24所示，可以看出，在雪崩感应区115和漂移区107的结结构G1中比在第一阱区110a和漂移区107的结结构G2中施加更高的电场。因此，在通过第一阱区110a发生雪崩击穿之前，雪崩击穿可以通过雪崩感应区115被感应到第二阱区110b。该雪崩电流可以通过源电极层140流到地面。
因此，可以抑制第一阱区110a中的雪崩击穿的发生，从而抑制闩锁的发生。因此，可以增加功率半导体器件100-2的工作可靠性。
图16至图20是示出根据本公开的其他实施例的功率半导体器件100a-2、100b-2、100c-2、100d-2和100e-2的剖视图。功率半导体器件100a-2、100b-2、100c-2、100d-2和100e-2被部分地修改或添加到图11至图15的功率半导体器件100-2，并且因此这些实施例可以彼此指代，并且省略了冗余描述。
参考图16，功率半导体器件100a-2可以包括穿透第二源区112b并且暴露第二阱区110b的至少一个沟槽138。沟槽138可以形成为暴露第二阱区110b的表面或凹陷以使第二阱区110b具有特定深度。
阱接触区114a可以形成在沟槽138下方以与第二阱区110b接触。例如，阱接触区114a的侧壁可以与第二阱区110b接触。雪崩感应区115a可以形成为与凹槽138下方的漂移区107接触。
例如，阱接触区114a和雪崩感应区115a可以通过掺杂来自第二阱区110b的第二导电类型的高浓度杂质而形成，第二阱区110b通过沟槽138暴露到漂移区107的特定深度。雪崩感应区115a可以形成为凹陷到漂移区107中某一深度。
源电极层140可以形成为填充凹槽138，并且因此可以连接到阱接触区114a、雪崩感应区115a、第二阱区110b和/或第二源区112b。例如，雪崩感应区115a和阱接触区114a可以形成为与漂移区107、第二阱区110b和源电极层140接触的集成结构。
在一些实施例中，阱接触区114a可以完全形成于第二阱区110b的暴露于沟槽138的表面上。因此，阱接触区114a可以形成于第二阱区110b上以暴露于沟槽138的底部和侧壁。阱接触区114a的结构可以进一步减小源电极层140与第二阱区110b之间的接触电阻。
参考图17，功率半导体器件100b-2可以表示图15的结构的修改示例。在功率半导体器件100b-2中，雪崩感应区115和阱接触区114可以形成为彼此分离。
例如，阱接触区114可以形成为穿过第二源区112b并且连接到第二阱区110b。雪崩感应区115可以形成为穿过第二源区112b和第二阱区110b并与漂移区107接触。雪崩感应区115和阱接触区114可以共同连接到源电极层140。
参考图18，在功率半导体器件100c-2中，沟道区107b可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区107b可以形成在漂移区107的突出部分107a和第一源区112a之间的半导体层105中。沟道区107b可以具有第一导电类型，使得形成累积(accumulation)沟道。
例如，沟道区107b可以具有与源区112和漂移区107相同的掺杂类型。在这种情况下，源区112、沟道区107b和漂移区107可以具有通常是电连接的结构。然而，在碳化硅的半导体层105的结构中，由于在栅绝缘层118中形成碳簇时产生的负电荷的影响，沟道区107b的带向上弯曲，从而导致势垒。因此，当将工作电压施加到栅电极层120时，可以在沟道区107b中形成允许电荷或电流的流动的累积沟道。
因此，将施加到栅电极层120以在沟道区107b中形成累积沟道的阈值电压可以是显著低于将施加到栅电极层120以形成常规反型沟道的阈值电压。
在一些实施例中，沟道区107b可以是漂移区107的一部分。具体地，沟道区107b可以是漂移区107的突出部分107a的一部分。例如，沟道区107b可以与漂移区107一体地形成。
漂移区107可以通过沟道区107b连接到源区112。具体地，在沟道区107b中，漂移区107的突出部分107a和第一源区112a可以彼此接触。
例如，沟道区107b中的第一导电类型的杂质的掺杂浓度可以与漂移区107的其他部分相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，第一阱区110a可以形成在第一源区112a下方，以比第一源区112a进一步朝向漂移区107的突出部分107a突出。沟道区107b可以形成在第一阱区110a的突出部分上的半导体层105中。举例来说，漂移区107的突出部分107a可以进一步延伸到第一阱区110a与栅电极层120之间的沟槽部分，并且沟道区107b可以形成于其上。此结构可以允许沟道区107b限定于栅电极层120与阱区110之间。
在一些实施例中，第一阱区110a和第一源区112a可以具有相同的宽度。在这种情况下，第一源区112a可以与漂移区107的突出部分107a接触，并且沟道区107b可以被限定在与突出部分107a接触的部分处。
参考图19，在功率半导体器件100d-2中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片(tab)部分。
可以在第一阱区110a的突出部分上的半导体层105中形成沟道区107b1。例如，沟道区107b1可以以弯曲形状形成在第一阱区110a的突出部分和凸片部分上。此结构可以允许沟道区107b1在栅电极层120与第一阱区110a之间更受限制。
参考图20，在功率半导体器件100e-2中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。此外，漂移区107的突出部分107a可以进一步在第一源区112a的下部与第一阱区110a之间延伸。
可以形成沟道区107b2以进一步延伸到第一源区112a的下部与第一阱区110a之间的半导体层105中。例如，沟道区107b2可以形成为从第一阱区110a的凸片部分的上部到第一源区112a的下部的弯曲形状。此结构可有助于加宽沟道区107b2与第一源区112a之间的接触面积。
图21至图23是示出根据本公开的实施例的制造功率半导体器件100-2的方法的示意性透视图。
参考图21，具有第一导电类型的漂移区107可以形成在碳化硅(SiC)的半导体层105中以提供电荷的垂直移动路径。例如，漂移区107可以形成在具有第一导电类型的漏区102上。在一些实施例中，漏区102可以作为第一导电类型的衬底，并且漂移区107可以形成为衬底上的一个或多个外延层。
随后，可以在半导体层105中形成具有第二导电类型的阱区110以与漂移区107的至少一部分接触。详细地，阱区110可以形成在半导体层105上与突出部分107a接触以限定漂移区107的至少一个突出部分107a。具体地，阱区110可以通过用与漂移区107相反的导电类型的杂质(例如，第二导电类型的杂质)掺杂漂移区107或半导体层105来形成。
阱区110可以在栅电极层120和栅电极层120外的第二阱区110b下被划分为第一阱区110a。例如，第一阱区110a可以限定漂移区107的突出部分107a，并且阱接触区114可以稍后形成在第二阱区110b中。第一阱区110a和第二阱区110b可以彼此连接。
此外，具有第一导电类型的源区112可以形成在阱区110上或阱区110中。例如，可以通过将第一导电类型的杂质注入阱区110或者注入半导体层105中来执行源区112的形成。
例如，源区112的形成可以包括在第一阱区110a上或在第一阱区110a中形成第一源区112a并且在第二阱区110b上或在第二阱区110b中形成第二源区112b。第二源区112b的一部分可以被分配为源接触区112b1以连接到源电极层140。第一源区112a和第二源区112b可以彼此连接。源区112可基本上从半导体层105的表面形成到阱区110中或阱区110上方，具有一定深度。
除了源区112的形成之外，还可以形成具有第二导电类型的沟道区110c以在源区112与漂移区107之间的半导体层105中形成反型沟道。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。例如，作为第一阱区110a的一部分的沟道区110c可以不是单独形成的，而是可以与第一阱区110a一起形成的。
此外，雪崩感应区115可以通过掺杂具有比阱区110更高浓度的第二导电类型的杂质来形成，以通过第二阱区110b与漂移区107接触。
此外，连接到第二阱区110b的阱接触区114可以通过第二源区112b形成在第二源区112b中。例如，阱接触区114可以通过将第二导电类型的杂质注入到第二阱区110b的一部分中，使其比阱区110的浓度更高来形成。
在此实施例的经修改的示例中，阱区110、源区112、沟道区110c、阱接触区114及雪崩感应区115的杂质掺杂顺序可以被适当改变。
在上述制造方法中，可以进行杂质注入或杂质掺杂使得当杂质被注入半导体层105或形成外延层时杂质被混合。然而，为了在选择性区域中注入杂质，可以使用使用掩模图案的离子注入方法。
可选地，在离子注入之后，可以随后进行用于激活或扩散杂质的热处理。
参考图21，栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成至少沟道区110c和漂移区107的突出部分107a上。
例如，可以通过氧化半导体层105以形成氧化物，或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅绝缘层118。
随后，可以在栅绝缘层118上形成栅电极层120。例如，可以通过在栅绝缘层118上形成导电层并且然后图案化导电层来形成栅电极层120。栅电极层120可以通过将杂质掺杂入多晶硅形成，或者可以形成为包括导电金属或金属硅化物。
可以使用光刻和蚀刻工艺来执行图案化工艺。光刻工艺可包括使用光刻工艺和显影工艺形成光刻胶图案作为掩模层的工艺。蚀刻工艺可包括使用光刻胶图案选择性地蚀刻下面的结构的工艺。
参考图22，可以在栅电极层120上形成层间绝缘层130。可选地，当层间绝缘层130完全形成在下面的结构上时，可以随后进行形成用于暴露源接触区113和阱接触区114的接触孔图案的工艺。
随后，可以在半导体层105上形成源电极层140以连接到第二源区112b，阱接触区114和雪崩感应区115。例如，可以通过在层间绝缘层130上形成导电层(例如金属层)并且然后图案化或平坦化导电层来形成源电极层140。
同时，图16的功率半导体器件100a-2可以通过向上述功率半导体器件100-2的制造工艺添加或修改一些工艺来制造。
图16的功率半导体器件100a-2的制造还可以包括通过第二源区112b形成至少一个沟槽138并且在第二源区112b中暴露第二阱区110b，形成与第二阱区110b接触的阱接触区114a和与沟槽138下方的漂移区107接触的雪崩感应区115a，以及填充沟槽138以形成将连接到源区112、阱接触区114和雪崩感应区115a的源电极层140。
同时，当制造图18至图20的功率半导体器件100c-2、100d-2和100e-2时，沟道区107b、107b1和107b2可以具有第一导电类型以形成累积沟道。例如，沟道区107b、107b1和107b2可以形成为漂移区107的一部分。
根据上述制造方法，可以通过在现有硅衬底中使用的工艺中使用碳化硅的半导体层105来经济地制造高度集成的功率半导体器件100-2。
图25是示出根据本公开的实施例的功率半导体器件100-3的示意性透视图，图26是示出沿着图25的线II-II截取的功率半导体器件100-3的平面图，图27是示出沿着图26的线III-III截取的功率半导体器件100-3的剖视图，并且图28是示出沿着图26的线IV-IV截取的功率半导体器件100-3的剖视图。
参考图25至图28，功率半导体器件100-3可以至少包括半导体层105、栅绝缘层118和栅电极层120。例如，功率半导体器件100-3可以具有功率MOSFT结构。
半导体层105可以指一个或多个半导体材料层，并且可以指，例如，一个或多个外延层。此外，半导体层105可以指半导体衬底上的一个或多个外延层。
例如，半导体层105可以由碳化硅(SiC)形成。具体地，半导体层105可以包括至少一个碳化硅的外延层。
碳化硅(SiC)与硅相比可以具有更宽的带隙，并且因此即使在高温下也可以保持稳定性。此外，因为碳化硅的击穿电场高于硅的击穿电场，所以碳化硅甚至可以在高温下稳定地工作。因此，与硅相比，使用碳化硅作为半导体层105的功率半导体器件100-3由于更高的击穿电压和优异的热释放表现出了稳定的工作特性。
具体地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，漂移区107可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成。
漂移区107可以提供电荷的垂直移动路径。此外，漂移区107可以包括设置在栅电极层120下方的至少一个突出部分107a。突出部分107a可以基本上延伸到半导体层105的表面上。
阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触，并且可以具有第二导电类型。例如，阱区110可以通过掺杂与半导体层105或漂移区107中的第一导电类型相反的第二导电类型的杂质来形成。
例如，阱区110可以包括：在栅电极层120下面的半导体层105中形成并且与漂移区107的突出部分107a接触的第一阱区110a和在栅电极层120外部的半导体层105中形成的第二阱区110b。第一阱区110a和第二阱区110b可以彼此连接。实质上，漂移区107的突出部分107a的下部可以由第一阱区110a限定，并且具体地，可以与第一阱区110a的侧壁接触。
可以在半导体层105中形成具有与漂移区107不同的导电类型的柱区111，以与漂移区107形成超结。例如，柱区111可以具有第二导电类型，并且可以在阱区110下的半导体层105中形成以与阱区110接触。
例如，柱区111可以形成为与漂移区107的侧壁接触或围绕漂移区107的侧壁。作为另一实例，可以提供多个柱区111，并且柱区111及漂移区107可交替地形成并且可以彼此接触。
在一些实施例中，柱区111可以比阱区110的宽度窄的宽度，以暴露阱区110的底表面的至少一部分，并且可从阱区110的末端向内缩短以形成在阱区110下。因此，阱区110可以形成为比柱区111更朝向漂移区107的突出部分107a突出。
源区112可以形成在阱区110上或阱区110中，并且可以具有第一导电类型。例如，可以通过用第一导电类型的杂质掺杂半导体层105或阱区110来形成源区112。源区112可以通过掺杂具有比漂移区107更高浓度的第一导电类型的杂质来形成。
例如，源区112可以包括形成在第一阱区110a上的第一源区112a和形成在第二阱区110b上的第二源区112b。第一源区112a和第二源区112b可以彼此连接。第一源区112a可以设置在栅电极层120下方，并且第二源区112b可以设置在栅电极层120外部。
第二源区112b可以包括连接到栅电极层120外部的源电极层140的源接触区112b1。例如，源接触区112b1可以是第二源区112b的一部分，并且可以指源电极层140连接到的部分。
阱接触区114可以形成在第二源区112b中，具体地，形成在源接触区112b1中。例如，阱接触区114可以从第二阱区110b延伸穿过第二源区112b，并且可以具有第二导电类型。可以在源接触区112b1中形成一个或多个阱接触区114。
阱接触区114可以连接到源电极层140。当连接到源电极层140时，阱接触区114可以通过掺杂具有比阱区110更高浓度的第二导电类型的杂质来形成，以降低接触电阻。
沟道区110c可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区110c可以形成在漂移区107的突出部分107a和第一源区112a之间的半导体层105中。
例如，沟道区110c可以具有第二导电类型，使得形成反型沟道。因为沟道区110c具有与源区112和漂移区107相反的掺杂类型，所以沟道区110c、源区112和漂移区107可以形成二极管结。因此，沟道区110c可以不允许电荷在正常情况下的移动，但是当将工作电压施加到栅电极层120时，可以在其中形成反型沟道以允许电荷的移动。
例如，沟道区110c可以是阱区110的一部分。详细地，沟道区110c可以是阱区110的邻近栅电极层120的下部的阱区110的一部分。在这种情况下，沟道区110c可以形成为一体地或连续地连接到阱区110a。沟道区110c中的第二导电类型的杂质的掺杂浓度可以与阱区110的其他部分的掺杂浓度相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，漂移区107、第一阱区110a、沟道区110c和/或第一源区112a的突出部分107a可以在一个方向上延伸。这里，图26的线IV-IV的方向可以是一个方向。这里，沟道区110c的延伸方向不意味着电荷的移动方向。
在一些实施例中，第一阱区110a、沟道区110c和第一源区112a可以相对于漂移区107的突出部分107a对称地形成。例如，第一阱区110a、沟道区110c和第一源区112a可分别形成在漂移区107的突出部分107a的相对侧上的半导体层105上。此外，还可在漂移区107的突出部分107a的相对侧上的第一阱区110a下方形成柱区111。
在一些实施例中，漂移区107可以包括在一个方向上彼此平行地形成的多个突出部分107a。例如，第一阱区110a可以形成在沿一个方向延伸的条纹图案中，并且突出部分107a也可以形成为条纹图案。此外，第一源区112a可以形成在第一阱区110a上的条纹图案中。沟道区110c可以形成于漂移区107的突出部分107a与第一源区112a之间。
在一些实施例中，第一阱区110a可以相对于第二阱区110b对称地形成，并且第一源区112a可以相对于第二源区112b对称地形成。在此情况下，漂移区107的突出部分107a可包含相对于第二阱区110b或第二源区112b对称地形成的多个突出部分107a。
此外，第一阱区110a和第二阱区110b可以在一个方向上重复地且交替地形成。在这种情况下，也可以重复地形成第一源区112a和第二源区112b。
另外，漏区102可以形成于漂移区107下方的半导体层105中且可以具有第一导电类型。例如，漏区102可以掺杂比漂移区107更高的浓度。
在一些实施例中，漏区102可以被提供为具有第一导电类型的碳化硅衬底。在这种情况下，漏区102可以被理解为半导体层105的一部分或者从半导体层105分离的衬底。
栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅绝缘层118。
例如，栅绝缘层118可以包括诸如氧化硅、碳化硅氧化物、氮化硅、氧化铪、氧化锆、氧化铝或其堆叠结构的绝缘材料。
至少一个栅电极层120可以形成在栅绝缘层118上。例如，栅电极层120可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅电极层120。第二阱区110b、第二源区112b和阱接触区114可以设置在栅电极层120的外部并且可以从栅电极层120暴露。
例如，栅电极层120可以包括合适的导电材料，诸如多晶硅、金属、金属氮化物、金属硅化物等，或者可以包括其堆叠结构。
层间绝缘层130可以形成在栅电极层120上。例如，层间绝缘层130可以包括合适的绝缘材料，诸如氧化物层、氮化物层或其堆叠结构。
源电极层140可以形成在层间绝缘层130上，并且可以连接到源区112，具体地，第二源区112b或源接触区112b1。此外，源电极层140可与到第二源区112b和阱接触区114共同连接。例如，源电极层140可由适当的导电材料、金属等形成。
在上述功率半导体器件100-3中，第一导电类型和第二导电类型可以具有相反的导电类型，但是可以分别是N型和P型中的任何一种。例如，当第一导电类型是N型时，第二导电类型是P型，反之亦然。
具体地，当功率半导体器件100-3是N型MOSFT时，漂移区107可以是N区，源区112和漏区102可以是N+区，阱区110、沟道区110c和柱区111可以是P-区，并且阱接触区114可以是P+区。
在功率半导体器件100-3的工作期间，电流通常可以沿着漂移区107的突出部分107a在垂直方向上从漏区102流动，然后可以流过沟道区110c到源区112。
在上述功率半导体器件100-3中，源接触区112b和阱接触区114可以单独地设置在栅电极层120的外部。因此，第一阱区110a和第一源区112a可以形成为使得漂移区107的突出部分107a被密集地设置，并且因此沟道区110c可以密集地形成在栅电极层120下面。因此，功率半导体器件100-3可以具有高集成度。
同时，需要功率半导体器件100-3具有高耐压特性，因为它用于高功率开关。当将高电压施加到漏区102时，耗尽区可从邻近漏区102的半导体层105延伸，并且因此可降低沟道的电压势垒。这种现象被称为漏极诱导势垒降低(drain induced barrier lowering，DIBL)。
DIBL可以引起沟道区110c的异常导通，并且进一步地引起，穿通现象，其中漏区102和源区112之间的耗尽层膨胀并且彼此接触。
然而，上述功率半导体器件100-3可以使用形成与漂移区107的超结的柱区111来减小漂移区107和沟道区110c的电阻，并且可以抑制由DIBL引起的异常电流流动和穿通现象以确保适当的耐压特性。因此，虽然构成本体的漂移区107的厚度减小，但是可以保持高击穿电压。
可以通过调节柱区111中的电荷量和漂移区107中的电荷量来进一步改进击穿电压特性。
图36是示出根据本公开的实施例的取决于功率半导体器件100-3的深度的电场变化的曲线图。在图36中，“A”的位置指示第一阱区110a的表面，“B”的位置指示柱区111的底表面，而“C”的位置指示漂移区107的底表面
参考图36，当柱区111的电荷Qp的量大于漂移区107的电荷Qn的量时，在功率半导体器件100-3的工作期间的最大电场可以在与柱区111的底表面相同的线上在漂移区107中生成，从而增加击穿电压。在图36中，可以通过调整柱区111的电荷Qp来控制在“A”位置和“B”位置之间的电场强度的斜率。
例如，第二导电类型的杂质在柱区111中的掺杂浓度可以高于漂移区107中的第一导电类型的杂质的掺杂浓度，从而调节电荷量平衡。因此，可降低施加到栅绝缘层118的场且可以通过电荷平衡调整而增加DIBL裕度(margin)，从而改善功率半导体器件100-3的耐压特性。
因此，根据上述功率半导体器件100-3，在增加沟道密度以增加集成度的同时，可以保持击穿电压，从而减小工作损耗。
图29至图32是示出根据本公开的其他实施例的功率半导体器件100a-3、100b-3、100c-3和100d-3的剖视图。功率半导体器件100a-3、100b-3、100c-3和100d-3被部分地修改或添加到图25至图28的功率半导体器件100-3，并且因此这些实施例可以彼此指代，并且省略了冗余描述。
参考图29，功率半导体器件100a-3可以包括穿透第二源区112b并且暴露第二阱区110b的至少一个沟槽138。沟槽138可以形成为暴露第二阱区110b的表面或凹陷以使第二阱区110b具有特定深度。阱接触区114a可以形成在凹槽138的至少底表面上以与第二阱区110b接触。
可以形成源电极层140以填充凹槽138，并且因此可以连接到阱接触区114a、第二阱区110b和/或第二源区112b。此结构可有助于通过增加其间的接触面积来减小源电极层140与第二阱区110b和第二源区112b之间的接触电阻。
在一些实施例中，阱接触区114a可以完全形成于第二阱区110b的暴露于沟槽138的表面上。因此，阱接触区114a可以形成在第二阱区110b上以暴露于沟槽138的底部和侧壁。阱接触区114a的结构可以进一步减小源电极层140与第二阱区110b之间的接触电阻。
参考图30，在功率半导体器件100b-3中，沟道区107b可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区107b可以形成在漂移区107的突出部分107a和第一源区112a之间的半导体层105中。沟道区107b可以具有第一导电类型，使得形成累积沟道。
例如，沟道区107b可以具有与源区112和漂移区107相同的掺杂类型。在这种情况下，源区112、沟道区107b和漂移区107可以具有通常是电连接的结构。然而，在碳化硅的半导体层105的结构中，由于在栅绝缘层118中形成碳簇时产生的负电荷的影响，沟道区107b的带向上弯曲，从而导致势垒。因此，当将工作电压施加到栅电极层120时，可以在沟道区107b中形成允许电荷或电流的流动的累积沟道。
因此，将施加到栅电极层120以在沟道区107b中形成累积沟道的阈值电压可以是显著低于将施加到栅电极层120以形成常规反型沟道的阈值电压。
在一些实施例中，沟道区107b可以是漂移区107的一部分。具体地，沟道区107b可以是漂移区107的突出部分107a的一部分。例如，沟道区107b可以与漂移区107一体地形成。
漂移区107可以通过沟道区107b连接到源区112。具体地，在沟道区107b中，漂移区107的突出部分107a和第一源区112a可以彼此接触。
例如，沟道区107b中的第一导电类型的杂质的掺杂浓度可以与漂移区107的其他部分相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，第一阱区110a可以形成在第一源区112a下方，以比第一源区112a进一步朝向漂移区107的突出部分107a突出。沟道区107b可以形成在第一阱区110a的突出部分上的半导体层105中。举例来说，漂移区107的突出部分107a可以进一步延伸到第一阱区110a与栅电极层120之间的沟槽部分，并且沟道区107b可以形成于其上。此结构可以允许沟道区107b限定于栅电极层120与阱区110之间。
在一些实施例中，第一阱区110a和第一源区112a可以具有相同的宽度。在这种情况下，第一源区112a可以与漂移区107的突出部分107a接触，并且沟道区107b可以被限定在与突出部分107a接触的部分处。
参考图31，在功率半导体器件100c-3中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。
可以在第一阱区110a的突出部分上的半导体层105中形成沟道区107b1。例如，沟道区107b1可以以弯曲形状形成在第一阱区110a的突出部分和凸片部分上。此结构可以允许沟道区107b1在栅电极层120与第一阱区110a之间更受限制。
参考图32，在功率半导体器件100d-3中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。此外，漂移区107的突出部分107a可以进一步在第一源区112a的下部与第一阱区110a之间延伸。
可以形成沟道区107b2以进一步延伸到第一源区112a的下部与第一阱区110a之间的半导体层105中。例如，沟道区107b2可以形成为从第一阱区110a的凸片部分的上部到第一源区112a的下部的弯曲形状。此结构可有助于加宽沟道区107b2与第一源区112a之间的接触面积。
图33至图35是示出根据本公开的实施例的制造功率半导体器件100-3的方法的示意性透视图。
参考图33，具有第一导电类型的漂移区107可以形成在碳化硅(SiC)的半导体层105中以提供电荷的垂直移动路径。例如，漂移区107可以形成在具有第一导电类型的漏区102上。在一些实施例中，漏区102可以作为第一导电类型的衬底，并且漂移区107可以形成为衬底上的一个或多个外延层。
随后，可以在半导体层105中形成具有第二导电类型的阱区110以与漂移区107的至少一部分接触。例如，阱区110的形成可以通过将第二导电类型的杂质注入到半导体层105中来执行。
详细地，阱区110可以形成在半导体层105上与突出部分107a接触，以限定漂移区107的至少一个突出部分107a。具体地，阱区110可以通过用与漂移区107相反的导电类型的杂质掺杂漂移区107或半导体层105来形成。
阱区110可以在栅电极层120和栅电极层120外的第二阱区110b下被划分为第一阱区110a。例如，第一阱区110a可以限定漂移区107的突出部分107a，并且阱接触区114可以稍后形成在第二阱区110b中。第一阱区110a和第二阱区110b可以彼此连接。
柱区111可在阱区110下方的半导体层105中形成以与阱区110接触。柱区111可以具有第二导电类型以形成与漂移区107的超结。例如，柱区111可以通过将第二导电类型的杂质注入到半导体层105或漂移区107中而形成。
此外，具有第一导电类型的源区112可以形成在阱区110上或阱区110中。例如，可以通过将第一导电类型的杂质注入到阱区110中或者注入半导体层105中来执行源区112的形成。
例如，源区112的形成可以包括在第一阱区110a上或在第一阱区110a中形成第一源区112a并且在第二阱区110b上或在第二阱区110b中形成第二源区112b。第二源区112b的一部分可以被分配为源接触区112b1以连接到源电极层140。第一源区112a和第二源区112b可以彼此连接。源区112可基本上从半导体层105的表面形成到阱区110中或阱区110上方，具有一定深度。
除了源区112的形成之外，还可以形成具有第二导电类型的沟道区110c以在源区112与漂移区107之间的半导体层105中形成反型沟道。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。例如，作为第一阱区110a的一部分的沟道区110c可以不是单独形成的，而是可以与第一阱区110a一起形成的。
可选地，可以在第二源区112b中形成从第二阱区110b延伸穿过第二源区112b的阱接触区114。例如，阱接触区114可以通过将具有比阱区110更高的浓度的第二导电类型的杂质注入阱区110的一部分中来形成。
在此实施例的经修改示例中，阱区110、柱区111、源区112、沟道区110c以及阱接触区114的杂质掺杂顺序可以被适当改变。
在上述制造方法中，可以进行杂质注入或杂质掺杂使得当杂质被注入半导体层105或形成外延层时杂质被混合。然而，为了在选择性区域中注入杂质，可以使用利用掩模图案的离子注入方法。
可选地，在离子注入之后，可以随后进行用于激活或扩散杂质的热处理。
参考图34，栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成至少沟道区110c和漂移区107的突出部分107a上。
例如，可以通过氧化半导体层105以形成氧化物，或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅绝缘层118。
随后，可以在栅绝缘层118上形成栅电极层120。例如，可以通过在栅绝缘层118上形成导电层并且然后图案化导电层来形成栅电极层120。栅电极层120可以通过将杂质掺杂入多晶硅形成，或者可以形成为包括导电金属或金属硅化物。
可以使用光刻和蚀刻工艺来执行图案化工艺。光刻工艺可包括使用光刻工艺和显影工艺形成光刻胶图案作为掩模层的工艺。蚀刻工艺可包括使用光刻胶图案选择性地蚀刻下面的结构的工艺。
参考图35，可以在栅电极层120上形成层间绝缘层130。可选地，当层间绝缘层130完全形成在下面的结构上时，可以随后进行形成用于暴露源接触区113和阱接触区114的接触孔图案的工艺。
随后，可以在半导体层105上形成源电极层140以连接到第二源区112b和阱接触区114。例如，可以通过在层间绝缘层130上形成导电层(诸如金属层)并且然后图案化或平坦化导电层来形成源电极层140。
同时，图29的功率半导体器件100a-3可以通过向上述功率半导体器件100-3的制造工艺添加或修改一些工艺来制造。
图29的功率半导体器件100a-3的制造还可以包括：通过第二源区112b形成至少一个沟槽138并且暴露第二源区112b中的第二阱区110b；形成阱接触区114以与沟槽138的底表面上的阱区110接触；以及填充沟槽138以形成将连接到源区112和阱接触区114的源电极层140。
同时，当制造图30至图32的功率半导体器件100b-3、100c-3和100d-3时，沟道区107b、107b1和107b2可以具有第一导电类型以形成累积沟道。例如，沟道区107b、107b1和107b2可以形成为漂移区107的一部分。
根据上述制造方法，可以通过在现有硅衬底中使用的工艺中使用碳化硅的半导体层105来经济地制造高度集成的功率半导体器件100-3。
图37是示出根据本公开的实施例的功率半导体器件100-4的示意性透视图，图38是示出沿着图37的线II-II截取的功率半导体器件100-4的平面图，图39是示出沿着图38的线III-III截取的功率半导体器件100-4的剖视图，图40是示出沿着图38的线IV-IV截取的功率半导体器件100-4的剖视图，并且图41是示出沿着图38的线V-V截取的功率半导体器件100-4的剖视图。
参考图37至图41，功率半导体器件100-4可以至少包括半导体层105、栅绝缘层118和栅电极层120。例如，功率半导体器件100-4可以具有功率MOSFT结构。
半导体层105可以指一个或多个半导体材料层，并且可以指，例如，一个或多个外延层。此外，半导体层105可以指半导体衬底上的一个或多个外延层。
例如，半导体层105可以由碳化硅(SiC)形成。具体地，半导体层105可以包括至少一个碳化硅的外延层。
碳化硅(SiC)与硅相比可以具有更宽的带隙，并且因此即使在高温下也可以保持稳定性。此外，因为碳化硅的击穿电场高于硅的击穿电场，所以碳化硅甚至可以在高温下稳定地工作。因此，与硅相比，使用碳化硅作为半导体层105的功率半导体器件100-4由于更高的击穿电压和优异的热释放表现出了稳定的工作特性。
具体地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，漂移区107可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成。
漂移区107可以提供电荷的垂直移动路径。此外，漂移区107可以包括设置在栅电极层120下方的至少一个突出部分107a。突出部分107a可以基本上延伸到半导体层105的表面上。
阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触，并且可以具有第二导电类型。例如，阱区110可以通过掺杂与半导体层105或漂移区107中的第一导电类型相反的第二导电类型的杂质来形成。
例如，阱区110可以包括在栅电极层120下面的半导体层105中形成并且与漂移区107的突出部分107a接触的第一阱区110a和在栅电极层120外部的半导体层105中形成的第二阱区110b。第一阱区110a和第二阱区110b可以彼此连接。实质上，漂移区107的突出部分107a的下部可以由第一阱区110a限定，并且具体地，可以与第一阱区110a的侧壁接触。
深阱区111可以形成在阱区110下方的半导体层105中，其导电类型与漂移区107的导电类型不同。例如，深阱区111可以具有与阱区110相同的第二导电类型，并且可以形成在阱区110下的半导体层105中，与阱区110和漂移区107接触。深阱区111中的第二导电类型的杂质掺杂浓度可以等于或小于阱区110中第二导电类型的杂质掺杂浓度。
例如，深阱区111可以形成为与阱区110下面的漂移区107的侧壁接触或围绕漂移区107的侧壁。作为另一示例，可以提供多个深阱区111，并且可以交替地形成多个深阱区111以与漂移区107接触。
在一些实施例中，深阱区111可以具有比阱区110的宽度窄的宽度，以在一个方向上暴露阱区110的底表面的至少一部分。例如，深阱区111的相对端可以在一个方向上从阱区110的相对端向内缩短，并且可以在阱区110下方形成。所述一个方向可以指图38中的线IV-IV或线V-V。因此，阱区110可以形成为比在一个方向上的深阱区111更朝向漂移区107的突出部分107a突出。
源区112可以形成在阱区110上或阱区110中，并且可以具有第一导电类型。例如，可以通过用第一导电类型的杂质掺杂半导体层105或阱区110来形成源区112。源区112可以通过掺杂具有比漂移区107浓度更高的第一导电类型的杂质来形成。
例如，源区112可以包括形成在第一阱区110a上的第一源区112a和形成在第二阱区110b上的第二源区112b。第一源区112a和第二源区112b可以彼此连接。第一源区112a可以设置在栅电极层120下方，并且第二源区112b可以设置在栅电极层120外部。
第二源区112b可以包括连接到栅电极层120外部的源电极层140的源接触区112b1。例如，源接触区112b1可以是第二源区112b的一部分，并且可以指源电极层140连接到的部分。
阱接触区114可以形成在第二源区112b中，具体地，形成在源接触区112b1中。例如，阱接触区114可以从第二阱区110b延伸穿过第二源区112b，并且可以具有第二导电类型。可以在源接触区112b1中形成一个或多个阱接触区114。
阱接触区114可以连接到源电极层140。当连接到源电极层140时，阱接触区114可以通过掺杂具有比阱区110更高浓度的第二导电类型的杂质来形成，以降低接触电阻。
沟道区110c可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。
例如，沟道区110c可以具有第二导电类型，使得形成反型沟道。因为沟道区110c具有与源区112和漂移区107相反的掺杂类型，所以沟道区110c、源区112和漂移区107可以形成二极管结。因此，沟道区110c可以不允许电荷在正常情况下的移动，但是当将工作电压施加到栅电极层120时，可以在其中形成反型沟道以允许电荷的移动。
例如，沟道区110c可以是阱区110的一部分。详细地，沟道区110c可以是阱区110的邻近栅电极层120的下部的阱区110的一部分。在这种情况下，沟道区110c可以形成为一体地或连续地连接到阱区110a。沟道区110c中的第二导电类型的杂质的掺杂浓度可以与阱区110的其他部分的掺杂浓度相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，漂移区107、第一阱区110a、沟道区110c和/或第一源区112a的突出部分107a可以在一个方向上延伸。当第一阱区110a在一个方向上延伸时，第一阱区110a下方的深阱区111也可以在一个方向上延伸。这里，沟道区110c的延伸方向不意味着电荷的移动方向。
在一些实施例中，第一阱区110a、沟道区110c和第一源区112a可相对于漂移区107的突出部分107a对称地形成。例如，第一阱区110a、沟道区110c和第一源区112a可分别形成在漂移区107的突出部分107a的相对侧上的半导体层105上。此外，还可以在漂移区107的突出部分107a的相对侧上的第一阱区110a下方形成深阱区111的一部分。
在一些实施例中，漂移区107可以包括在一个方向上彼此平行地形成的多个突出部分107a。例如，第一阱区110a可以形成在沿一个方向延伸的条纹图案中，并且突出部分107a也可以形成为条纹图案。此外，第一源区112a可以形成在第一阱区110a上的条纹图案中。沟道区110c可以形成于漂移区107的突出部分107a与第一源区112a之间。
在一些实施例中，第一阱区110a可以相对于第二阱区110b对称地形成，并且第一源区112a可以相对于第二源区112b对称地形成。在此情况下，漂移区107的突出部分107a可包含相对于第二阱区110b或第二源区112b对称地形成的多个突出部分107a。
此外，第一阱区110a和第二阱区110b可以在一个方向上重复地且交替地形成。在这种情况下，也可以重复地形成第一源区112a和第二源区112b。
另外，漏区102可以形成于漂移区107下方的半导体层105中且可以具有第一导电类型。例如，漏区102可以掺杂比漂移区107更高的浓度。
在一些实施例中，漏区102可以被提供为具有第一导电类型的碳化硅衬底。在这种情况下，漏区102可以被理解为半导体层105的一部分或者从半导体层105分离的衬底。
栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅绝缘层118。
例如，栅绝缘层118可以包括诸如氧化硅、碳化硅氧化物、氮化硅、氧化铪、氧化锆、氧化铝或其堆叠结构的绝缘材料。
至少一个栅电极层120可以形成在栅绝缘层118上。例如，栅电极层120可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅电极层120。第二阱区110b、第二源区112b和阱接触区114可以设置在栅电极层120的外部并且可以从栅电极层120暴露。
例如，栅电极层120可以包括合适的导电材料，诸如多晶硅、金属、金属氮化物、金属硅化物等，或者可以包括其堆叠结构。
层间绝缘层130可以形成在栅电极层120上。例如，层间绝缘层130可以包括合适的绝缘材料，诸如氧化物层、氮化物层或其堆叠结构。
源电极层140可以形成在层间绝缘层130上，并且可以连接到源区112，具体地，第二源区112b或源接触区112b1。此外，源电极层140可与到第二源区112b和阱接触区114共同连接。例如，源电极层140可由适当的导电材料、金属等形成。
在上述功率半导体器件100-4中，第一导电类型和第二导电类型可以具有相反的导电类型，但是可以分别是N型和P型中的任何一种。例如，当第一导电类型是N型时，第二导电类型是P型，反之亦然。
具体地，当功率半导体器件100-4是N型MOSFT时，漂移区107可以是N区，源区112和漏区102可以是N+区，阱区110、沟道区110c和深阱区111可以是P区，并且阱接触区114可以是P+区。
在功率半导体器件100-4的工作期间，电流通常可以沿着漂移区107的突出部分107a在垂直方向上从漏区102流动，然后可以流过沟道区110c到源区112。
在上述功率半导体器件100-4中，源接触区112b和阱接触区114可以单独地设置在栅电极层120的外部。因此，第一阱区110a和第一源区112a可以形成为使得漂移区107的突出部分107a被密集地设置，并且因此沟道区110c可以密集地形成在栅电极层120下面。因此，功率半导体器件100-4可以具有高集成度。
在上述功率半导体器件100-4的情况下，深阱区111可以设置在阱区110下面，并且因此可以减小施加到阱区110之间的漂移区107的突出部分107a上的栅绝缘层118的电场。此外，降低电场可以允许减小功率半导体器件100-4的结电阻。因此，可以增加施加到功率半导体器件100-4中的栅绝缘层118的电场裕度，并且可以改善功率半导体器件100-4的工作可靠性。
图42至图45是示出根据本公开的其他实施例的功率半导体器件100a-4、100b-4、100c-4和100d-4的剖视图。功率半导体器件100a-4、100b-4、100c-4和100d-4被部分地修改或添加到图37至图41的功率半导体器件100-4，并且因此这些实施例可以彼此指代，并且省略了冗余描述。
参考图42，功率半导体器件100a-4可以包括穿透第二源区112b并且暴露第二阱区110b的至少一个沟槽138。沟槽138可以形成为暴露第二阱区110b的表面或凹陷以使第二阱区110b具有特定深度。阱接触区114a可以形成在凹槽138的至少底表面上以与第二阱区110b接触。
可以形成源电极层140以填充凹槽138，并且因此可以连接到阱接触区114a、第二阱区110b和/或第二源区112b。此结构可以有助于通过增加其间的接触面积来减小源电极层140与第二阱区110b和第二源区112b之间的接触电阻。
在一些实施例中，阱接触区114a可以完全形成在第二阱区110b的由沟槽138暴露的表面上。因此，阱接触区114a可以形成在第二阱区110b上以暴露于沟槽138的底部和侧壁。阱接触区114a的结构可以进一步减小源电极层140与第二阱区110b之间的接触电阻。
参考图43，在功率半导体器件100b-4中，沟道区107b可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区107b可以形成在漂移区107的突出部分107a和第一源区112a之间的半导体层105中。沟道区107b可以具有第一导电类型，使得形成累积沟道。
例如，沟道区107b可以具有与源区112和漂移区107相同的掺杂类型。在这种情况下，源区112、沟道区107b和漂移区107可以具有通常是电连接的结构。然而，在碳化硅的半导体层105的结构中，由于在栅绝缘层118中形成碳簇时产生的负电荷的影响，沟道区107b的带向上弯曲，从而导致势垒。因此，当将工作电压施加到栅电极层120时，可以在沟道区107b中形成允许电荷或电流的流动的累积沟道。
因此，将施加到栅电极层120以在沟道区107b中形成累积沟道的阈值电压可以是显著低于将施加到栅电极层120以形成常规反型沟道的阈值电压。
在一些实施例中，沟道区107b可以是漂移区107的一部分。具体地，沟道区107b可以是漂移区107的突出部分107a的一部分。例如，沟道区107b可以与漂移区107一体地形成。
漂移区107可以通过沟道区107b连接到源区112。具体地，在沟道区107b中，漂移区107的突出部分107a和第一源区112a可以彼此接触。
例如，沟道区107b中的第一导电类型的杂质的掺杂浓度可以与漂移区107的其他部分相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，第一阱区110a可以形成在第一源区112a下方，以比第一源区112a进一步朝向漂移区107的突出部分107a突出。沟道区107b可以形成在第一阱区110a的突出部分上的半导体层105中。举例来说，漂移区107的突出部分107a可以进一步延伸到第一阱区110a与栅电极层120之间的沟槽部分，并且沟道区107b可以形成于其上。此结构可以允许沟道区107b限定于栅电极层120与阱区110之间。
在一些实施例中，第一阱区110a和第一源区112a可以具有相同的宽度。在这种情况下，第一源区112a可以与漂移区107的突出部分107a接触，并且沟道区107b可以被限定在与突出部分107a接触的部分处。
参考图44，在功率半导体器件100c-4中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。
可以在第一阱区110a的突出部分上的半导体层105中形成沟道区107b1。例如，沟道区107b1可以以弯曲形状形成在第一阱区110a的突出部分和凸片部分上。此结构可以允许沟道区107b1在栅电极层120与第一阱区110a之间更受限制。
参考图45，在功率半导体器件100d-4中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。此外，漂移区107的突出部分107a可以进一步在第一源区112a的下部与第一阱区110a之间延伸。
可以形成沟道区107b2以进一步延伸到第一源区112a的下部与第一阱区110a之间的半导体层105中。例如，沟道区107b2可以形成为从第一阱区110a的凸片部分的上部到第一源区112a的下部的弯曲形状。此结构可有助于加宽沟道区107b2与第一源区112a之间的接触面积。
图46至图48是示出根据本公开的实施例的制造功率半导体器件100-4的方法的示意性透视图。
参考图46，具有第一导电类型的漂移区107可以形成在碳化硅(SiC)的半导体层105中以提供电荷的垂直移动路径。例如，漂移区107可以形成在具有第一导电类型的漏区102上。在一些实施例中，漏区102可以被提供为第一导电类型的衬底，并且漂移区107可以形成为衬底上的一个或多个外延层。
随后，可以在半导体层105中形成具有第二导电类型的阱区110以与漂移区107的至少一部分接触。例如，阱区110的形成可以通过将第二导电类型的杂质注入到半导体层105中来执行。
详细地，阱区110可以形成在半导体层105上与突出部分107a接触，以限定漂移区107的至少一个突出部分107a。具体地，阱区110可以通过用与漂移区107相反的导电类型的杂质掺杂漂移区107或半导体层105来形成。
阱区110可以在栅电极层120和栅电极层120外的第二阱区110b下被划分为第一阱区110a。例如，第一阱区110a可以限定漂移区107的突出部分107a，并且阱接触区114可以稍后形成在第二阱区110b中。第一阱区110a和第二阱区110b可以彼此连接。
深阱区111可以形成在阱区110下的半导体层105中，以与阱区110和漂移区107接触。深阱区111可以具有与漂移区107的杂质的导电类型相反并且与阱区110的杂质的导电类型相同的第二导电类型。例如，可以通过将第二导电类型的杂质注入半导体层105或漂移区107来形成深阱区111。
此外，具有第一导电类型的源区112可以形成在阱区110上或阱区110中。例如，可以通过将第一导电类型的杂质注入阱区110或者注入半导体层105中来执行源区112的形成。
例如，源区112的形成可以包括在第一阱区110a上或在第一阱区110a中形成第一源区112a并且在第二阱区110b上或在第二阱区110b中形成第二源区112b。第二源区112b的一部分可以被分配为源接触区112b1以连接到源电极层140。第一源区112a和第二源区112b可以彼此连接。源区112可基本上从半导体层105的表面形成到阱区110中或阱区110上方，具有一定深度。
除了源区112的形成之外，还可以形成具有第二导电类型的沟道区110c以在源区112和漂移区107之间的半导体层105中形成反型沟道。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。例如，作为第一阱区110a的一部分的沟道区110c可以不是单独形成的，而是可以与第一阱区110a一起形成的。
可选地，可以在第二源区112b中形成从第二阱区110b延伸穿过第二源区112b的阱接触区114。例如，阱接触区114可以通过将具有比阱区110更高的浓度的第二导电类型的杂质注入阱区110的一部分中来形成。
在此实施例的经修改的示例中，阱区110、深阱区111、源区112、沟道区110c及阱接触区114的杂质掺杂顺序可以被适当改变。
在上述制造方法中，可以进行杂质注入或杂质掺杂使得当杂质被注入半导体层105或形成外延层时杂质被混合。然而，为了在选择性区域中注入杂质，可以使用利用掩模图案的离子注入方法。
可选地，在离子注入之后，可以随后进行用于激活或扩散杂质的热处理。
参考图47，栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成至少沟道区110c和漂移区107的突出部分107a上。
例如，可以通过氧化半导体层105以形成氧化物，或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅绝缘层118。
随后，可以在栅绝缘层118上形成栅电极层120。例如，可以通过在栅绝缘层118上形成导电层并且然后图案化导电层来形成栅电极层120。栅电极层120可以通过将杂质掺杂入多晶硅形成，或者可以形成为包括导电金属或金属硅化物。
可以使用光刻和蚀刻工艺来执行图案化工艺。光刻工艺可包括使用光刻工艺和显影工艺形成光刻胶图案作为掩模层的工艺。蚀刻工艺可包括使用光刻胶图案选择性地蚀刻下面的结构的工艺。
参考图48，可以在栅电极层120上形成层间绝缘层130。可选地，当层间绝缘层130完全形成在下面的结构上时，可以随后进行形成用于暴露源接触区112b1和阱接触区114的接触孔图案的工艺。
随后，可以在半导体层105上形成源电极层140以连接到第二源区112b和阱接触区114。例如，可以通过在层间绝缘层130上形成导电层(诸如金属层)并且然后图案化或平坦化导电层来形成源电极层140。
同时，图42的功率半导体器件100a-4可以通过向上述功率半导体器件100-4的制造工艺添加或修改一些工艺来制造。
图42的功率半导体器件100a-4的制造还可以包括：通过第二源区112b形成至少一个沟槽138并且暴露第二源区112b中的第二阱区110b；形成阱接触区114以与沟槽138的底表面上的阱区110接触；以及填充沟槽138以形成将连接到源区112和阱接触区114的源电极层140。
同时，当制造图43至图45的功率半导体器件100b-4、100c-4和100d-4时，沟道区107b、107b1和107b2可以具有第一导电类型以形成累积沟道。例如，沟道区107b、107b1和107b2可以形成为漂移区107的一部分。
根据上述制造方法，可以通过在现有硅衬底中使用的工艺中使用碳化硅的半导体层105来经济地制造高度集成的功率半导体器件100-4。
图49是示出根据本公开的实施例的功率半导体器件100-5的示意性透视图，图50是示出沿着图49的线II-II截取的功率半导体器件100-5的平面图，图51是示出沿着图50的线III-III截取的功率半导体器件100-5的剖视图，图52是示出沿着图50的线IV-IV截取的功率半导体器件100-5的剖视图，并且图53是示出沿着图50的线V-V截取的功率半导体器件100-5的剖视图。
参考图49至53，功率半导体器件100-5可以至少包括半导体层105、栅绝缘层118和栅电极层120。例如，功率半导体器件100-5可以具有功率MOSFT结构。
半导体层105可以指一个或多个半导体材料层，并且可以指，例如，一个或多个外延层。此外，半导体层105可以指半导体衬底上的一个或多个外延层。
例如，半导体层105可以由碳化硅(SiC)形成。具体地，半导体层105可以包括至少一个碳化硅的外延层。
碳化硅(SiC)与硅相比可以具有更宽的带隙，并且因此即使在高温下也可以保持稳定性。此外，因为碳化硅的击穿电场高于硅的击穿电场，所以碳化硅甚至可以在高温下稳定地工作。因此，与硅相比，使用碳化硅作为半导体层105的功率半导体器件100-1由于更高的击穿电压和优异的热释放表现出了稳定的工作特性。
具体地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，漂移区107可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成。
漂移区107可以提供电荷的垂直移动路径。此外，漂移区107可以包括设置在栅电极层120下方的至少一个突出部分107a。突出部分107a可以基本上延伸到半导体层105的表面上。
阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触，并且可以具有第二导电类型。例如，阱区110可以通过掺杂与半导体层105或漂移区107中的第一导电类型相反的第二导电类型的杂质来形成。
例如，阱区110可以包括在栅电极层120下面的半导体层105中形成并且与漂移区107的突出部分107a接触的第一阱区110a和在栅电极层120外部的半导体层105中形成的第二阱区110b。第一阱区110a和第二阱区110b可以彼此连接。实质上，漂移区107的突出部分107a的下部可以由第一阱区110a限定，并且具体地，可以与第一阱区110a的侧壁接触。
源区112可以形成在阱区110上或阱区110中，并且可以具有第一导电类型。例如，可以通过用第一导电类型的杂质掺杂半导体层105或阱区110来形成源区112。源区112可以通过掺杂具有比漂移区107浓度更高的第一导电类型的杂质来形成。
例如，源区112可以包括形成在第一阱区110a上的第一源区112a和形成在第二阱区110b上的第二源区112b。第一源区112a和第二源区112b可以彼此连接。第一源区112a可以设置在栅电极层120下方，并且第二源区112b可以设置在栅电极层120外部。
第二源区112b可以包括连接到栅电极层120外部的源电极层140的源接触区112b1。例如，源接触区112b1可以是第二源区112b的一部分，并且可以指源电极层140连接到的部分。
阱接触区114可以形成在第二源区112b中，具体地，形成在源接触区112b1中。例如，阱接触区114可以从第二阱区110b延伸穿过第二源区112b，并且可以具有第二导电类型。可以在源接触区112b1中形成一个或多个阱接触区114。
阱接触区114可以连接到源电极层140。当连接到源电极层140时，阱接触区114可以通过掺杂具有比阱区110更高浓度的第二导电类型的杂质来形成，以降低接触电阻。
沟道区107b可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区107b可以形成在漂移区107的突出部分107a和第一源区112a之间的半导体层105中。沟道区107b可以具有第一导电类型，使得形成累积沟道。
例如，沟道区107b可以具有与源区112和漂移区107相同的掺杂类型。在这种情况下，源区112、沟道区107b和漂移区107可以具有通常是电连接的结构。然而，在碳化硅的半导体层105的结构中，由于在栅绝缘层118中形成碳簇时产生的负电荷的影响，沟道区107b的带向上弯曲，从而导致势垒。因此，当将工作电压施加到栅电极层120时，可以在沟道区107b中形成允许电荷或电流的流动的累积沟道。
因此，将施加到栅电极层120以在沟道区107b中形成累积沟道的阈值电压可以是显著低于将施加到栅电极层120以形成常规反型沟道的阈值电压。
在一些实施例中，沟道区107b可以是漂移区107的一部分。具体地，沟道区107b可以是漂移区107的突出部分107a的一部分。例如，沟道区107b可以与漂移区107一体地形成。
漂移区107可以通过沟道区107b连接到源区112。具体地，在沟道区107b中，漂移区107的突出部分107a和第一源区112a可以彼此接触。
例如，沟道区107b中的第一导电类型的杂质的掺杂浓度可以与漂移区107的其他部分相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，第一阱区110a可以形成在第一源区112a下方，以比第一源区112a进一步朝向漂移区107的突出部分107a突出。沟道区107b可以形成在第一阱区110a的突出部分上的半导体层105中。举例来说，漂移区107的突出部分107a可以进一步延伸到第一阱区110a与栅电极层120之间的沟槽部分，并且沟道区107b可以形成于其上。此结构可以允许沟道区107b限定于栅电极层120与阱区110之间。
在一些实施例中，第一阱区110a和第一源区112a可以具有相同的宽度。在这种情况下，第一源区112a可以与漂移区107的突出部分107a接触，并且沟道区107b可以被限定在与突出部分107a接触的部分处。
在一些实施例中，漂移区107、第一阱区110a、沟道区107b和/或第一源区112a的突出部分107a可以在一个方向上延伸。这里，图50的线IV-IV或线V-V的方向可以是一个方向。这里，沟道区107b的延伸方向并不意味着电荷的移动方向。
在一些实施例中，第一阱区110a、沟道区107b和第一源区112a可以相对于漂移区107的突出部分107a对称地形成。例如，第一阱区110a、沟道区107b和第一源区112a可分别形成在漂移区107的突出部分107a的相对侧上的半导体层105上。
在一些实施例中，漂移区107可以包括在一个方向上彼此平行地形成的多个突出部分107a。例如，第一阱区110a可以形成在沿一个方向延伸的条纹图案中，并且突出部分107a也可以形成为条纹图案。
此外，第一源区112a可以形成在第一阱区110a上的条纹图案中。可以在漂移区107的突出部分107a与第一源区112a之间形成沟道区107b。
在一些实施例中，第一阱区110a可以相对于第二阱区110b对称地形成，并且第一源区112a可以相对于第二源区112b对称地形成。在这种情况下，漂移区107的突出部分107a和沟道区107b可以相对于第二阱区110b或第二源区112b对称地形成。
此外，第一阱区110a和第二阱区110b可以在一个方向上重复地且交替地形成。在这种情况下，也可以重复地形成第一源区112a和第二源区112b。
另外，漏区102可以形成于漂移区107下方的半导体层105中，并且可以具有第一导电类型。例如，漏区102可以被掺杂比漂移区107更高的浓度。
在一些实施例中，漏区102可以被提供为具有第一导电类型的碳化硅衬底。在这种情况下，漏区102可以被理解为半导体层105的一部分或者从半导体层105分离的衬底。
栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成在至少沟道区107b上。具体地，可以在第一源区112a、沟道区107b和漂移区107的突出部分107a上形成栅绝缘层118。
例如，栅绝缘层118可以包括诸如氧化硅、碳化硅氧化物、氮化硅、氧化铪、氧化锆、氧化铝或其堆叠结构的绝缘材料。
至少一个栅电极层120可以形成在栅绝缘层118上。例如，栅电极层120可以形成在至少沟道区107b上。具体地，可以在第一源区112a、沟道区107b和漂移区107的突出部分107a上形成栅电极层120。第二阱区110b、第二源区112b和阱接触区114可以设置在栅电极层120的外部并且可以从栅电极层120暴露。
例如，栅电极层120可以包括合适的导电材料，诸如多晶硅、金属、金属氮化物、金属硅化物等，或者可以包括其堆叠结构。
层间绝缘层130可以形成在栅电极层120上。例如，层间绝缘层130可以包括合适的绝缘材料，诸如氧化物层、氮化物层或其堆叠结构。
源电极层140可以形成在层间绝缘层130上，并且可以连接到源区112，具体地，第二源区112b或源接触区112b1。此外，源电极层140可以与第二源区112b和阱接触区114共同连接。例如，源电极层140可以由适当的导电材料、金属等形成。
在上述功率半导体器件100-5中，第一导电类型和第二导电类型可以具有相反的导电类型，但是可以分别是N型和P型中的任何一种。例如，当第一导电类型是N型时，第二导电类型是P型，反之亦然。
具体地，当功率半导体器件100-5是N型MOSFT时，漂移区107和沟道区107b可以是N区，源区112和漏区102可以是N+区，阱区110可以是P区，以及阱接触区114可以是P+区。
在功率半导体器件100-5的工作期间，电流通常可以沿着漂移区107的突出部分107a在垂直方向上从漏区102流动，然后可以流过沟道区107b到源区112。
在上述功率半导体器件100-5中，源接触区112b和阱接触区114可以单独地设置在栅电极层120的外部。因此，第一阱区110a和第一源区112a可以形成为使得漂移区107的突出部分107a被密集地设置，并且因此沟道区107b可以密集地形成在栅电极层120下面。因此，功率半导体器件100-5可以具有高集成度。
图54至56是示出根据本公开的其他实施例的功率半导体器件100a-5、100b-5和100c-5的剖视图。功率半导体器件100a-5、100b-5和100c-5被部分地修改或添加到图49至图53的功率半导体器件100-5，并且因此这些实施例可以彼此指代，并且省略了冗余描述。
参考图54，功率半导体器件100a-5可以包括至少一个沟槽138，该沟槽138穿透第二源区112b并且在具有一定深度的第二阱区110b中凹陷。阱接触区114a可以形成在沟槽138的至少底表面上以与第二阱区110b接触。
可以形成源电极层140以填充凹槽138，并且因此可以连接到阱接触区114a、第二阱区110b和/或第二源区112b。此结构可有助于通过增加其间的接触面积来减小源电极层140与第二阱区110b和第二源区112b之间的接触电阻。
在一些实施例中，阱接触区114a可以完全形成于第二阱区110b的暴露于沟槽138的表面上。因此，阱接触区114a可以形成在第二阱区110b上以暴露于沟槽138的底部和侧壁。阱接触区114a的结构可以进一步减小源电极层140与第二阱区110b之间的接触电阻。
参考图55，在功率半导体器件100b-5中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。可以在第一阱区110a的突出部分上的半导体层105中形成沟道区107b1。例如，沟道区107b1可以以弯曲形状形成在第一阱区110a的突出部分和凸片部分上。此结构可以允许沟道区107b1在栅电极层120与第一阱区110a之间更受限制。
参考图56，在功率半导体器件100c-5中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。此外，漂移区107的突出部分107a可以进一步在第一源区112a的下部与第一阱区110a之间延伸。
可以形成沟道区107b2以进一步延伸到第一源区112a的下部与第一阱区110a之间的半导体层105中。例如，沟道区107b2可以形成为从第一阱区110a的凸片部分的上部到第一源区112a的下部的弯曲形状。此结构可有助于加宽沟道区107b2与第一源区112a之间的接触面积。
图57至图59是示出根据本公开的实施例的制造功率半导体器件100-5的方法的示意性透视图。
参考图57，具有第一导电类型的漂移区107可以形成在碳化硅(SiC)的半导体层105中以提供电荷的垂直移动路径。例如，漂移区107可以形成在具有第一导电类型的漏区102上。在一些实施例中，漏区102可以作为第一导电类型的衬底，并且漂移区107可以形成为衬底上的一个或多个外延层。
随后，可以在半导体层105中形成具有第二导电类型的阱区110以与漂移区107的至少一部分接触。例如，阱区110的形成可以通过将第二导电类型的杂质注入到半导体层105中来执行。
详细地，阱区110可以形成在半导体层105上与突出部分107a接触，以限定漂移区107的至少一个突出部分107a。具体地，阱区110可以通过用与漂移区107相反的导电类型的杂质掺杂漂移区107或半导体层105来形成。
阱区110可以在栅电极层120和栅电极层120外的第二阱区110b下被划分为第一阱区110a。例如，第一阱区110a可以限定漂移区107的突出部分107a，并且阱接触区114可以稍后形成在第二阱区110b中。第一阱区110a和第二阱区110b可以彼此连接。
此外，具有第一导电类型的源区112可以形成在阱区110上或阱区110中。例如，可以通过将第一导电类型的杂质注入到阱区110中或注入半导体层105中来执行源区112的形成。
例如，源区112的形成可以包括在第一阱区110a上或在第一阱区110a中形成第一源区112a并且在第二阱区110b上或在第二阱区110b中形成第二源区112b。第二源区112b的一部分可以被分配为源接触区112b1以连接到源电极层140。第一源区112a和第二源区112b可以彼此连接。源区112可基本上从半导体层105的表面形成到阱区110中或阱区110上方，具有一定深度。
除了源区112的形成之外，具有第一导电类型的沟道区107b可以形成为在源区112和漂移区107之间的半导体层105中形成累积沟道。例如，沟道区107b可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。例如，作为第一阱区110a的一部分的沟道区107b可以不是单独形成的，而是可以与第一阱区110a一起形成的。
可选地，可以在第二源区112b中形成从第二阱区110b延伸穿过第二源区112b的阱接触区114。例如，阱接触区114可以通过比将阱区110更高的浓度的第二导电类型的杂质注入阱区110的一部分中来形成。
在此实施例的经修改的示例中，阱区110、源区112、沟道区107b及阱接触区114的杂质掺杂顺序可以被适当改变。
在上述制造方法中，可以进行杂质注入或杂质掺杂使得当杂质被注入半导体层105或形成外延层时杂质被混合。然而，为了在选择性区域中注入杂质，可以使用利用掩模图案的离子注入方法。
可选地，在离子注入之后，可以随后进行用于激活或扩散杂质的热处理。
参考图58，栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118形成在可以在至少沟道区107b和漂移区107的突出部分107a上。
例如，可以通过氧化半导体层105以形成氧化物，或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅绝缘层118。
随后，可以在栅绝缘层118上形成栅电极层120。例如，可以通过在栅绝缘层118上形成导电层并且然后图案化导电层来形成栅电极层120。栅电极层120可以通过将杂质掺杂入多晶硅形成，或者可以形成为包括导电金属或金属硅化物。
可以使用光刻和蚀刻工艺来执行图案化工艺。光刻工艺可包括使用光刻工艺和显影工艺形成光刻胶图案作为掩模层的工艺。蚀刻工艺可包括使用光刻胶图案选择性地蚀刻下面的结构的工艺。
参考图59，可以在栅电极层120上形成层间绝缘层130。可选地，当层间绝缘层130完全形成在下面的结构上时，可以随后进行形成用于暴露源接触区112b1和阱接触区114的接触孔图案的工艺。
随后，可以在半导体层105上形成源电极层140以连接到第二源区112b和阱接触区114。例如，可以通过在层间绝缘层130上形成导电层(诸如金属层)并且然后图案化或平坦化导电层来形成源电极层140。
同时，图54的功率半导体器件100a-5可以通过向上述功率半导体器件100-5的制造工艺添加或修改一些工艺来制造。
图54的功率半导体器件100a-5的制造还可以包括：在第二源区112b中形成穿过第二源区112b并且凹陷在第二阱区110b中的至少一个沟槽138；在沟槽138的底表面上形成阱接触区114以与阱区110接触；以及填充沟槽138以形成将连接到源区112和阱接触区114的源电极层140。
根据上述制造方法，可以通过在现有硅衬底中使用的工艺中使用碳化硅的半导体层105来经济地制造高度集成的功率半导体器件100-5。
图60是示出根据本公开的实施例的功率半导体器件100-6的示意性透视图，图61是示出了沿着图60的线II-II截取的功率半导体器件100-6的平面图，图62是示出沿着图61的线III-III截取的功率半导体器件100-6的剖视图，图63是示出沿着图61的线IV-IV截取的功率半导体器件100-6的剖视图，并且图64是示出沿着图61的线V-V截取的功率半导体器件100-6的剖视图。
参考图60至图64，功率半导体器件100-6可以至少包括半导体层105、栅绝缘层118和栅电极层120。例如，功率半导体器件100-6可以具有功率MOSFT结构。
半导体层105可以指一个或多个半导体材料层，并且可以指，例如，一个或多个外延层。此外，半导体层105可以指半导体衬底上的一个或多个外延层。
例如，半导体层105可以由碳化硅(SiC)形成。具体地，半导体层105可以包括至少一个碳化硅的外延层。
碳化硅(SiC)与硅相比可以具有更宽的带隙，并且因此即使在高温下也可以保持稳定性。此外，因为碳化硅的击穿电场高于硅的击穿电场，所以碳化硅甚至可以在高温下稳定地工作。因此，与硅相比，使用碳化硅作为半导体层105的功率半导体器件100-6由于更高的击穿电压和优异的热释放表现出了稳定的工作特性。
具体地，半导体层105可以包括漂移区107。漂移区107可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层105的一部分中来形成。例如，漂移区107可以通过在碳化硅的外延层中掺杂第一导电类型的杂质来形成。
漂移区107可以提供电荷的垂直移动路径。此外，漂移区107可以包括设置在栅电极层120下方的至少一个突出部分107a。突出部分107a可以基本上延伸到半导体层105的表面上。
阱区110可以形成在半导体层105中以与漂移区107的至少一部分接触，并且可以具有第二导电类型。例如，阱区110可以通过掺杂与半导体层105或漂移区107中的第一导电类型相反的第二导电类型的杂质来形成。
例如，阱区110可以包括在栅电极层120下面的半导体层105中形成并且与漂移区107的突出部分107a接触的第一阱区110a和在栅电极层120外部的半导体层105中形成的第二阱区110b。第一阱区110a和第二阱区110b可以彼此连接。实质上，漂移区107的突出部分107a的下部可以由第一阱区110a限定，并且具体地，可以与第一阱区110a的侧壁接触。
源区112可以形成在阱区110上或阱区110中，并且可以具有第一导电类型。例如，可以通过用第一导电类型的杂质掺杂半导体层105或阱区110来形成源区112。源区112可以通过掺杂具有比漂移区107浓度更高的第一导电类型的杂质来形成。
例如，源区112可以包括形成在第一阱区110a上的第一源区112a和形成在第二阱区110b上的第二源区112b。第一源区112a和第二源区112b可以彼此连接。第一源区112a可以设置在栅电极层120下方，并且第二源区112b可以设置在栅电极层120外部。
第二源区112b可以包括连接到栅电极层120外部的源电极层140的源接触区112b1。例如，源接触区112b1可以是第二源区112b的一部分，并且可以指源电极层140连接到的部分。
阱接触区114可以形成在第二源区112b中，具体地，形成在源接触区112b1中。例如，阱接触区114可以从第二阱区110b延伸穿过第二源区112b，并且可以具有第二导电类型。可以在源接触区112b1中形成一个或多个阱接触区114。
阱接触区114可以连接到源电极层140。当连接到源电极层140时，阱接触区114可以通过掺杂具有比阱区110更高浓度的第二导电类型的杂质来形成，以降低接触电阻。
在一些实施例中，在源接触区112b1中，第二阱区110b的至少一部分可以从第二源区112b暴露。漂移区107的部分107c可以穿透第二阱区110b的暴露于第二源区112b的一部分，并且可以暴露于半导体层105的表面。因此，漂移区107的部分107c可以通过第二阱区110b的部分与第二源区112b间隔开。
沟道区110c可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。
例如，沟道区110c可以具有第二导电类型，使得形成反型沟道。因为沟道区110c具有与源区112和漂移区107相反的掺杂类型，所以沟道区110c、源区112和漂移区107可以形成二极管结。因此，沟道区110c可以不允许电荷在正常情况下的移动，但是当将工作电压施加到栅电极层120时，可以在其中形成反型沟道以允许电荷的移动。
例如，沟道区110c可以是阱区110的一部分。详细地，沟道区110c可以是阱区110的邻近栅电极层120的下部的阱区110的一部分。在这种情况下，沟道区110c可以形成为一体地或连续地连接到阱区110a。沟道区110c中的第二导电类型的杂质的掺杂浓度可以与阱区110的其他部分的掺杂浓度相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，漂移区107、第一阱区110a、沟道区110c和/或第一源区112a的突出部分107a可以在一个方向上延伸。这里，沟道区110c的延伸方向不意味着电荷的移动方向。
在一些实施例中，第一阱区110a、沟道区110c和第一源区112a可以相对于漂移区107的突出部分107a对称地形成。例如，第一阱区110a、沟道区110c和第一源区112a可分别形成在漂移区107的突出部分107a的相对侧上的半导体层105上。
在一些实施例中，漂移区107可以包括在一个方向上彼此平行地形成的多个突出部分107a。例如，第一阱区110a可以形成在沿一个方向延伸的条纹图案中，并且突出部分107a也可以形成为条纹图案。此外，第一源区112a可以形成在第一阱区110a上的条纹图案中。沟道区110c可以形成于漂移区107的突出部分107a与第一源区112a之间。
在一些实施例中，第一阱区110a可以相对于第二阱区110b对称地形成，并且第一源区112a可以相对于第二源区112b对称地形成。在此情况下，漂移区107的突出部分107a可包含相对于第二阱区110b或第二源区112b对称地形成的多个突出部分107a。
此外，第一阱区110a和第二阱区110b可以在一个方向上重复地且交替地形成。在这种情况下，也可以重复地形成第一源区112a和第二源区112b。
另外，漏区102可以形成于漂移区107下方的半导体层105中且可以具有第一导电类型。例如，漏区102可以掺杂比漂移区107更高的浓度。
在一些实施例中，漏区102可以被提供具有第一导电类型的碳化硅衬底。在这种情况下，漏区102可以被理解为半导体层105的一部分或者从半导体层105分离的衬底。
栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅绝缘层118。
例如，栅绝缘层118可以包括诸如氧化硅、碳化硅氧化物、氮化硅、氧化铪、氧化锆、氧化铝或其堆叠结构的绝缘材料。
至少一个栅电极层120可以形成在栅绝缘层118上。例如，栅电极层120可以形成在至少沟道区110c上。具体地，可以在第一源区112a、沟道区110c和漂移区107的突出部分107a上形成栅电极层120。第二阱区110b、第二源区112b和阱接触区114可以设置在栅电极层120的外部并且可以从栅电极层120暴露。
例如，栅电极层120可以包括合适的导电材料，诸如多晶硅、金属、金属氮化物、金属硅化物等，或者可以包括其堆叠结构。
层间绝缘层130可以形成在栅电极层120上。例如，层间绝缘层130可以包括合适的绝缘材料，诸如氧化物层、氮化物层或其堆叠结构。
源电极层140可以形成在层间绝缘层130上，并且可以连接到源区112，具体地，第二源区112b或源接触区112b1。此外，源电极层140还可以连接到阱接触区114。
此外，源电极层140可以与漂移区107的部分107c接触，从而形成肖特基势垒二极管(schottky barrier diode，SBD)。例如，源电极层140可以与从半导体层105的表面上的第二阱区110b暴露的漂移区107的部分107c接触。肖特基势垒二极管(SBD)可以指使用由金属和半导体的结产生的肖特基势垒的二极管。
除了肖特基势垒二极管(SBD)之外，体二极管可以寄生地形成在功率半导体器件100-6中。例如，体二极管可以形成在阱区110和漂移区107之间。体二极管可以是由不同极性的半导体的结形成的PN二极管之一。
如图73所示，可以看出，与PN二极管相比，肖特基势垒二极管SBD具有低正向电压VF和快速开关特性。
肖特基势垒二极管(SBD)可以在功率半导体器件100-6的工作中与体二极管一起减少开关损耗。例如，肖特基势垒二极管(SBD)和体二极管可以在功率半导体器件100-6的工作中用作续流二极管。
在一些实施例中，源电极层140可与第二源区112b、阱接触区114和漂移区107的部分107c共同连接。例如，源电极层140可由适当的导电材料、金属等形成。
在上述功率半导体器件100-6中，第一导电类型和第二导电类型可以具有相反的导电类型，但是可以分别是N型和P型中的任何一种。例如，当第一导电类型是N型时，第二导电类型是P型，反之亦然。
具体地，当功率半导体器件100-6是N型MOSFT时，漂移区107可以是N区，源区112和漏区102可以是N+区，阱区110和沟道区110c可以是P区，并且阱接触区114可以是P+区。
在功率半导体器件100-6的工作期间，电流通常可以沿着漂移区107的突出部分107a在垂直方向上从漏区102流动，然后可以流过沟道区110c到源区112。
在上述功率半导体器件100-6中，源接触区112b和阱接触区114可以单独地设置在栅电极层120的外部。因此，第一阱区110a和第一源区112a可以形成为使得漂移区107的突出部分107a被密集地设置，并且因此沟道区110c可以密集地形成在栅电极层120下面。因此，功率半导体器件100-6可以具有高集成度。
图65和66是示出根据本公开的另一实施例的功率半导体器件100a-6的剖视图。功率半导体器件100a-6是图60至图64的功率半导体器件100-6的修改的或附加的组件，并且因此这些实施例可以彼此指代，并且省略了冗余描述。
参考图65和66，功率半导体器件100a-6可以包括通过部分地蚀刻从第二源区112b暴露的第二阱区110b的一部分和漂移区107的部分107c而形成的至少一个沟槽138。沟槽138可以形成为暴露第二阱区110b的表面或者凹陷以使第二阱区110b具有某个深度。阱接触区114a可以形成在凹槽的至少底表面上。
源电极层140可经形成以填充凹槽138且可连接到凹槽138内的阱接触区114a及第二源区112b。此外，源电极层140可与凹槽138内的漂移区107的部分107c接触以形成肖特基势垒二极管。例如，源电极层140可以与凹槽138的底表面上的漂移区107的部分107c接触。凹槽结构可以通过增加其间的接触面积来帮助减小源电极层140与第二源区112b和阱接触区114a之间的接触电阻。
在一些实施例中，阱接触区114a可以完全形成于第二阱区110b的暴露于沟槽138的表面上。因此，阱接触区114a可以形成在第二阱区110b上以暴露于沟槽138的底部和侧壁。阱接触区114a的结构可以进一步减小源电极层140与第二阱区110b之间的接触电阻。
图67至69是示出根据本公开的其他实施例的功率半导体器件100b-6、100c-6和100d-6的剖视图。功率半导体器件100b-6、100c-6和100d-6被部分地修改或添加到图60至64的功率半导体器件100-6，并且因此这些实施例可以彼此指代，并且省略了冗余描述。
参考图67，在功率半导体器件100b-6中，沟道区107b可以形成在漂移区107和源区112之间的半导体层105中。例如，沟道区107b可以形成在漂移区107的突出部分107a和第一源区112a之间的半导体层105中。沟道区107b可以具有第一导电类型，使得形成累积沟道。
例如，沟道区107b可以具有与源区112和漂移区107相同的掺杂类型。在这种情况下，源区112、沟道区107b和漂移区107可以具有通常是电连接的结构。然而，在碳化硅的半导体层105的结构中，由于在栅绝缘层118中形成碳簇时产生的负电荷的影响，沟道区107b的带向上弯曲，从而导致势垒。因此，当将工作电压施加到栅电极层120时，可以在沟道区107b中形成允许电荷或电流的流动的累积沟道。
因此，将施加到栅电极层120以在沟道区107b中形成累积沟道的阈值电压可以是显著低于将施加到栅电极层120以形成常规反型沟道的阈值电压。
在一些实施例中，沟道区107b可以是漂移区107的一部分。具体地，沟道区107b可以是漂移区107的突出部分107a的一部分。例如，沟道区107b可以与漂移区107一体地形成。
漂移区107可以通过沟道区107b连接到源区112。具体地，在沟道区107b中，漂移区107的突出部分107a和第一源区112a可以彼此接触。
例如，沟道区107b中的第一导电类型的杂质的掺杂浓度可以与漂移区107的其他部分相同，或者可以与其不同，用于调节阈值电压。
在一些实施例中，第一阱区110a可以形成在第一源区112a下方，以比第一源区112a进一步朝向漂移区107的突出部分107a突出。沟道区107b可以形成在第一阱区110a的突出部分上的半导体层105中。举例来说，漂移区107的突出部分107a可以进一步延伸到第一阱区110a与栅电极层120之间的沟槽部分，并且沟道区107b可以形成于其上。此结构可以允许沟道区107b限定于栅电极层120与阱区110之间。
在一些实施例中，第一阱区110a和第一源区112a可以具有相同的宽度。在这种情况下，第一源区112a可以与漂移区107的突出部分107a接触，并且沟道区107b可以被限定在与突出部分107a接触的部分处。
参考图68，在功率半导体器件100c-6中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。
可以在第一阱区110a的突出部分上的半导体层105中形成沟道区107b1。例如，沟道区107b1可以以弯曲形状形成在第一阱区110a的突出部分和凸片部分上。此结构可以允许沟道区107b1在栅电极层120与第一阱区110a之间更受限制。
参考图69，在功率半导体器件100d-6中，第一阱区110a可以进一步从第一源区112a朝向漂移区107的突出部分107a突出，并且可以包括在其末端朝向栅电极层120延伸的凸片部分。此外，漂移区107的突出部分107a可以进一步在第一源区112a的下部与第一阱区110a之间延伸。
可以形成沟道区107b2以进一步延伸到第一源区112a的下部与第一阱区110a之间的半导体层105中。例如，沟道区107b2可以形成为从第一阱区110a的凸片部分的上部到第一源区112a的下部的弯曲形状。此结构可有助于加宽沟道区107b2与第一源区112a之间的接触面积。
图70至图72是示出根据本公开的实施例的制造功率半导体器件100-6的方法的示意性透视图。
参考图70，具有第一导电类型的漂移区107可以形成在碳化硅(SiC)的半导体层105中以提供电荷的垂直移动路径。例如，漂移区107可以形成在具有第一导电类型的漏区102上。在一些实施例中，漏区102可以作为第一导电类型的衬底，并且漂移区107可以形成为衬底上的一个或多个外延层。
随后，可以在半导体层105中形成具有第二导电类型的阱区110以与漂移区107的至少一部分接触。例如，阱区110的形成可以通过将第二导电类型的杂质注入到半导体层105中来执行。
详细地，阱区110可以形成在半导体层105上与突出部分107a接触，以限定漂移区107的至少一个突出部分107a。具体地，阱区110可以通过用与漂移区107相反的导电类型的杂质掺杂漂移区107或半导体层105来形成。
阱区110可以在栅电极层120和栅电极层120外的第二阱区110b下被划分为第一阱区110a。例如，第一阱区110a可以限定漂移区107的突出部分107a，并且阱接触区114可以稍后形成在第二阱区110b中。第一阱区110a和第二阱区110b可以彼此连接。
此外，具有第一导电类型的源区112可以形成在阱区110上或阱区110中。例如，可以通过将第一导电类型的杂质注入到阱区110中或者注入半导体层105中来执行源区112的形成。
例如，源区112的形成可以包括在第一阱区110a上或在第一阱区110a中形成第一源区112a并且在第二阱区110b上或在第二阱区110b中形成第二源区112b。第二源区112b的一部分可以被分配为源接触区112b1以连接到源电极层140。第一源区112a和第二源区112b可以彼此连接。源区112可基本上从半导体层105的表面形成到阱区110中或阱区110上方，具有一定深度。
除了源区112的形成之外，还可以形成具有第二导电类型的沟道区110c以在源区112与漂移区107之间的半导体层105中形成反型沟道。例如，沟道区110c可以形成在漂移区107的突出部分107a与第一源区112a之间的半导体层105中。例如，作为第一阱区110a的一部分的沟道区110c可以不是单独形成的，而是可以与第一阱区110a一起形成的。
可选地，可以在第二源区112b中形成从第二阱区110b延伸穿过第二源区112b的阱接触区114。例如，阱接触区114可以通过将具有比阱区110更高的浓度的第二导电类型的杂质注入阱区110的一部分中来形成。
第二阱区110b的一部分可以从第二源区112b暴露，并且漂移区107的部分107c可以通过第二阱区110b的一部分从半导体层105的表面暴露。
在此实施例的经修改的示例中，阱区110、源区112、沟道区110c及阱接触区114的杂质掺杂顺序可以被适当改变。
在上述制造方法中，可以进行杂质注入或杂质掺杂使得当杂质被注入半导体层105或形成外延层时杂质被混合。然而，为了在选择性区域中注入杂质，可以使用使用掩模图案的离子注入方法。
可选地，在离子注入之后，可以随后进行用于激活或扩散杂质的热处理。
参考图71，栅绝缘层118可以形成在半导体层105的至少一部分上。例如，栅绝缘层118可以形成至少沟道区110c和漂移区107的突出部分107a上。
例如，可以通过氧化半导体层105以形成氧化物，或者通过在半导体层105上沉积诸如氧化物或氮化物的绝缘材料来形成栅绝缘层118。
随后，可以在栅绝缘层118上形成栅电极层120。例如，可以通过在栅绝缘层118上形成导电层并且然后图案化导电层来形成栅电极层120。栅电极层120可以通过将杂质掺杂入多晶硅形成，或者可以形成为包括导电金属或金属硅化物。
可以使用光刻和蚀刻工艺来执行图案化工艺。光刻工艺可包括使用光刻工艺和显影工艺形成光刻胶图案作为掩模层的工艺。蚀刻工艺可包括使用光刻胶图案选择性地蚀刻下面的结构的工艺。
参考图72，可以在栅电极层120上形成层间绝缘层130。可选地，当层间绝缘层130完全形成在下面的结构上时，可以随后进行形成用于暴露源接触区112b1和阱接触区114的接触孔图案的工艺。
随后，源电极层140可以形成在半导体层105上以连接到阱接触区114的第二源区112b和漂移区107的部分107c。源电极层140与漂移区107的部分107c之间的接触结构可以形成肖特基势垒二极管(SBD)。例如，源电极层140可以通过在层间绝缘层130上形成导电层(例如金属层)并且然后图案化或平坦化导电层而形成。
同时，图65和66的功率半导体器件100a-6可以通过向上述功率半导体器件100-6的制造工艺添加或修改一些工艺来制造。
制造功率半导体器件100a-6，可以进一步包括通过部分蚀刻从第二源区112b暴露的第二阱区110b的部分和漂移区107的部分107c来形成至少一个沟槽138，在沟槽138的底表面的一部分中在第二阱区110b的一部分上形成具有第二导电类型的阱接触区114，并且填充沟槽138以形成源电极层140以与第二源区112b、阱接触区114和漂移区107的部分107c共同连接。
同时，当制造图67至图69的功率半导体器件100b-6、100c-6和100d-6时，沟道区107b、107b1和107b2可以具有第一导电类型以形成累积沟道。例如，沟道区107b、107b1和107b2可以形成为漂移区107的一部分。
根据上述制造方法，可以通过在现有硅衬底中使用的工艺中使用碳化硅的半导体层105来经济地制造高度集成的功率半导体器件100-6。
根据如上所述的本公开的实施例的功率半导体器件及其制造方法，可以通过增加沟道密度来增加集成程度。
当然，这些效果是示例性的，并且本发明的范围不受这些影响的限制。
在上文中，尽管已经参考示例性实施例和附图描述了本公开，但是本公开不限于此，本公开所属领域的技术人员可以对本公开进行各种修改和改变，而不脱离所附权利要求中要求保护的本公开的精神和范围。

Claims (19)

1.一种功率半导体器件，包括：
碳化硅SiC的半导体层；
设置在所述半导体层的至少一部分上的栅绝缘层；
设置在所述栅绝缘层上的栅电极层；
漂移区，包括设置在所述半导体层中的所述栅电极层下面的至少一个突出部分并具有第一导电类型；
阱区，包括第一阱区，所述第一阱区设置在所述栅电极层的下部的所述半导体层中并且与所述至少一个突出部分接触；以及第二阱区，所述第二阱区设置在所述栅电极层外部的所述半导体层中并且连接到所述第一阱区，并且具有第二导电类型；
源区，包括设置在所述第一阱区中的第一源区和设置在所述第二阱区中并且连接到所述第一源区的第二源区，并且具有所述第一导电类型；以及
沟道区，设置于所述栅电极层下方，设置在所述漂移区的所述至少一个突出部分与所述第一源区之间的所述半导体层中，并且具有所述第一导电类型。
2.根据权利要求1所述的功率半导体器件，还包括：
源电极层，连接到所述栅电极层外部的所述第二源区。
3.根据权利要求2所述的功率半导体器件，还包括：
阱接触区，从所述第二源区中的所述第二阱区延伸穿过连接到所述源电极层的所述第二源区，并且具有第二导电类型，
其中，所述阱接触区被掺杂具有比所述阱区更高的浓度的杂质。
4.根据权利要求1所述的功率半导体器件，其中，所述漂移区、所述第一阱区和所述第一源区的所述至少一个突出部分在一个方向上延伸。
5.根据权利要求4所述的功率半导体器件，其中，所述第一阱区、所述第一源区和所述沟道区分别设置在所述漂移区的所述至少一个突出部分的相对侧上的所述半导体层中。
6.根据权利要求1所述的功率半导体器件，其中，所述沟道区是所述阱区的一部分。
7.根据权利要求1所述的功率半导体器件，其中，所述至少一个突出部分包括多个突出部分，所述多个突出部分的侧壁被所述第一阱区包围，并且
其中，所述沟道区设置于所述多个突出部分与所述第一源区之间。
8.根据权利要求7所述的功率半导体器件，其中，所述多个突出部分在一个方向上并排延伸。
9.根据权利要求1所述的功率半导体器件，其中，所述第一阱区相对于所述第二阱区对称地设置，
其中，所述第一源区相对于所述第二源区对称地设置，以及
其中，所述沟道区相对于所述第二阱区或所述第二源区对称地设置。
10.根据权利要求9所述的功率半导体器件，其中，所述至少一个突出部分包括相对于所述第二阱区或所述第二源区对称地设置的多个突出部分，并且
其中，所述多个突出部分在一个方向上延伸。
11.根据权利要求1所述的功率半导体器件，其中，所述栅电极层暴露所述第二源区且覆盖所述漂移区的所述第一源区、所述沟道区及所述至少一个突出部分。
12.根据权利要求1所述的功率半导体器件，还包括：
漏区，在所述漂移区下的所述半导体层中具有所述第一导电类型，
其中，所述漏区被掺杂具有比所述漂移区更高的浓度的杂质。
13.一种制造功率半导体器件的方法，所述方法包括：
在碳化硅SiC的半导体层中形成具有第一导电类型的漂移区；
形成具有第二导电类型的阱区，以允许所述漂移区包括至少一个突出部分，并且包括限定所述至少一个突出部分的第一阱区和连接到所述第一阱区的第二阱区；
形成源区，所述源区包括形成在所述第一阱区中的第一源区及形成于所述第二阱区中且连接到所述第一源区的第二源区，且具有所述第一导电类型；
在所述漂移区的所述至少一个突出部分与所述第一源区之间的所述半导体层中形成具有所述第一导电类型沟道区；
在至少所述沟道区和所述漂移区的所述至少一个突出部分上形成栅绝缘层；以及
在所述栅绝缘层上形成至少一个栅电极层，
其中，所述第二阱区形成在所述栅电极层外部的所述半导体层中。
14.根据权利要求13所述的方法，还包括：
形成阱接触区，所述阱接触区从所述栅电极层外部的所述第二源区中的所述第二阱区延伸穿过连接到源电极层的所述第二源区，并且具有所述第二导电类型，
其中，所述阱接触区被掺杂具有比所述阱区更高的浓度的杂质。
15.根据权利要求14所述的方法，还包括：
在所述半导体层上形成所述源电极层以连接到所述第二源区和所述阱接触区。
16.根据权利要求13所述的方法，其中，通过将所述第二导电类型的杂质注入到所述半导体层中来执行所述阱区和所述沟道区的形成，以及
其中，通过将所述第一导电类型的杂质注入到所述阱区中来执行所述源区的形成。
17.根据权利要求13所述的方法，其中，所述至少一个突出部分包括多个突出部分，所述多个突出部分的侧壁被所述第一阱区包围，并且
其中，所述沟道区形成在所述多个突出部分与所述源区之间。
18.根据权利要求13所述的方法，其中，所述第一阱区相对于所述第二阱区对称地形成，
其中，所述第一源区相对于所述第二源区对称地形成，以及
其中，所述沟道区相对于所述第二阱区或所述第二源区对称地形成。
19.根据权利要求13所述的方法，其中，所述漂移区形成在具有所述第一导电类型的漏区上，以及
其中，所述漂移区形成为所述漏区上的外延层。
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