KR101920717B1 - 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법 - Google Patents

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Abstract

온 저항을 저감하고 하부의 게이트 산화막에 큰 전계가 인가되는 것을 완화할 수 있는 이중 병렬 채널 구조를 갖는 고전력용 반도체 소자 및 상기 반도체 소자의 제조 방법이 개시된다. 개시된 반도체 소자는, 제 1 도전형으로 도핑된 드리프트 영역을 갖는 기판; 상기 기판의 상부 표면을 수직으로 에칭하여 형성된 트렌치; 상기 트렌치 내부의 측벽을 따라 배치된 게이트; 상기 트렌치의 측벽과 상기 게이트 사이 및 상기 트렌치의 바닥과 상기 게이트 사이에 각각 배치된 게이트 산화막; 상기 기판의 상부 표면 위에 형성된 제 1 도전형의 제 1 소스 영역; 상기 트렌치의 바닥면에 형성된 제 1 도전형의 제 2 소스 영역; 상기 제 1 소스 영역과 드리프트 영역 사이에 형성된 것으로, 제 1 도전형과 전기적으로 반대인 제 2 도전형으로 도핑된 제 1 우물 영역; 및 상기 제 2 소스 영역과 드리프트 영역 사이에 형성된 제 2 도전형의 제 2 우물 영역;을 포함할 수 있다.

Description

이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법 {Semiconductor device including dual parallel channel structure and method of fabricating the same}
개시된 실시예들은 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법에 관한 것으로, 온 저항을 저감하는 동시에 하부의 게이트 산화막에 큰 전계가 인가되는 것을 완화할 수 있는 이중 병렬 채널 구조를 갖는 고전력용 반도체 소자 및 상기 반도체 소자의 제조 방법에 관한 것이다.
주 전원을 공급받아 다수의 소자들에 필요한 전압으로 변환하거나 분배하는 전력 변환 시스템에 있어서, 전력 스위칭 소자의 역할이 중요하다. 전력 스위칭 소자는, 예를 들어 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과 같이 실리콘, GaN, SiC 등의 반도체 재료를 기반으로 하는 트랜지스터로 구현될 수 있다. 이러한 전력 스위칭 소자는 높은 항복전압(high breakdown voltage)을 가질 것이 요구되며, 온 저항의 저감, 고집적화, 빠른 스위칭 특성을 얻기 위하여 많은 연구가 진행되고 있다.
예를 들어, 수직으로 트렌치를 형성한 후 트렌치 내에 게이트 산화막과 게이트를 형성한 트렌치 게이트 구조의 전계 효과 트랜지스터는 대전류 및 고집적화에 유리하다. 그러나, 트렌치 게이트 구조의 전계 효과 트랜지스터의 경우, 게이트 하부의 게이트 산화막이 기판의 하부에 형성되어 있는 드레인에 노출되어 있기 때문에, 오프 상태에서 드레인에 고전압이 인가되면 게이트 하부의 게이트 산화막에 큰 전계가 집중되므로 항복전압에 도달하기 전에 산화막에서 먼저 절연파괴가 발생할 수 있다.
한편, SiC를 이용한 MOSFET은 낮은 채널 이동도(channel mobility)로 인하여 상용화에 어려움이 있다. 이에 따라, 예를 들어 질화(nitridation) 공정을 통해 이동도를 개선시키는 연구가 진행되고 있으나, 이동도가 높아질수록 문턱전압이 낮아지기 때문에 이동도의 개선에는 한계가 있다.
문턱전압의 저하를 최소화하면서 온 저항을 저감하고 하부의 게이트 산화막에 큰 전계가 인가되는 것을 완화할 수 있는 이중 병렬 채널 구조를 갖는 고전력용 반도체 소자를 제공한다.
또한, 상기 고전력용 반도체 소자의 제조 방법을 제공한다.
본 발명의 일 유형에 따르면, 제 1 도전형으로 도핑된 드리프트 영역을 갖는 기판; 상기 기판의 상부 표면을 수직으로 에칭하여 형성된 트렌치; 상기 트렌치 내부의 측벽을 따라 배치된 게이트; 상기 트렌치의 측벽과 상기 게이트 사이 및 상기 트렌치의 바닥과 상기 게이트 사이에 각각 배치된 게이트 산화막; 상기 기판의 상부 표면 위에 형성된 제 1 도전형의 제 1 소스 영역; 상기 트렌치의 바닥면에 형성된 제 1 도전형의 제 2 소스 영역; 상기 제 1 소스 영역과 드리프트 영역 사이에 형성된 것으로, 제 1 도전형과 전기적으로 반대인 제 2 도전형으로 도핑된 제 1 우물 영역; 및 상기 제 2 소스 영역과 드리프트 영역 사이에 형성된 제 2 도전형의 제 2 우물 영역;을 포함하는 반도체 소자가 제공될 수 있다.
상기 반도체 소자는, 상기 기판의 저면에 배치된 드레인 전극; 상기 기판의 상부 및 트렌치 내에 형성되어 상기 제 1 및 제 2 소스 영역과 전기적으로 연결된 소스 전극; 및 상기 게이트와 상기 게이트 산화막이 상기 소스 전극과 접촉하지 않도록 상기 게이트와 상기 게이트 산화막을 덮는 층간 절연막;을 더 포함할 수 있다.
또한, 상기 반도체 소자는, 상기 소스 전극과 상기 제 1 소스 영역 사이에 오믹 컨택을 제공하기 위하여 상기 제 1 우물 영역과 상기 소스 전극 사이에 배치된 제 1 오믹 컨택층; 및 상기 소스 전극과 상기 제 2 소스 영역 사이에 오믹 컨택을 제공하기 위하여 상기 제 2 소스 영역의 중심부에서 상기 제 2 소스 영역과 인접하도록 배치된 제 2 오믹 컨택층;을 더 포함할 수 있다.
상기 제 1 오믹 컨택층은 상기 제 1 소스 영역과 인접하도록 상기 제 1 소스 영역과 함께 상기 제 1 우물 영역 상에 배치되며, 상기 제 2 오믹 컨택층은 상기 제 2 소스 영역과 인접하도록 상기 제 2 소스 영역과 함께 상기 제 2 우물 영역 상에 배치될 수 있다.
여기서, 상기 제 1 및 제 2 오믹 컨택층은 제 2 도전형으로 도핑될 수 있다.
상기 기판은 제 1 도전형으로 도핑된 하부 영역 및 상기 하부 영역 상에 형성된 상기 드리프트 영역을 포함하며, 상기 드리프트 영역의 도핑 농도는 상기 하부 영역의 도핑 농도보다 낮을 수 있다.
예를 들어, 상기 기판의 하부 영역은 N+ 도핑될 수 있으며 상기 드리프트 영역은 N 도핑될 수 있다.
상기 게이트는, 예를 들어, 상기 트렌치 내부의 측벽을 따라서 원형 또는 다각형의 링 형태, 또는 직선 형태로 형성될 수 있다.
상기 게이트 산화막은, 상기 트렌치의 바닥면의 중심부가 부분적으로 노출될 수 있도록, 상기 트렌치의 바닥면의 가장자리와 상기 트렌치의 측벽을 따라 형성될 수 있다.
상기 제 2 소스 영역은 상기 트렌치의 바닥면의 중심부에 부분적으로 형성될 수 있으며, 상기 제 2 소스 영역의 바깥쪽 경계 부분은 상기 게이트와 대향할 수 있다.
상기 제 1 소스 영역은 상기 게이트의 상부 측면과 대향하도록 배치될 수 있으며, 상기 제 2 소스 영역은 상기 게이트의 하부에서 상기 게이트의 바닥면과 대향하도록 배치될 수 있다.
예를 들어, 상기 제 1 및 제 2 소스 영역은 N+ 도핑될 수 있다.
상기 제 1 우물 영역은 상기 제 1 소스 영역의 전체 영역에 걸쳐 형성될 수 있으며, 상기 제 2 우물 영역은 상기 제 2 소스 영역의 하부면와 측벽을 전체적으로 둘러싸도록 형성될 수 있다.
여기서, 상기 제 2 소스 영역의 측벽을 둘러싸고 있는 상기 제 2 우물 영역의 일부는 상기 게이트의 바닥면과 서로 대향할 수 있다.
예를 들어, 상기 제 1 및 제 2 우물 영역은 P 도핑될 수 있다.
본 발명의 또 다른 유형에 따르면, 제 1 도전형으로 도핑된 하부 영역과 상기 하부 영역 상의 제 1 도전형으로 도핑된 드리프트 영역을 포함하는 기판의 상부 표면을 수직으로 식각하여 트렌치를 형성하는 단계; 상기 기판의 상부 표면 및 상기 트렌치의 바닥면을 제 2 도전형으로 도핑하여 제 1 우물 영역과 제 2 우물 영역을 각각 형성하는 단계; 상기 제 1 우물 영역과 제 2 우물 영역 위에 제 1 도전형으로 도핑된 제 1 소스 영역과 제 2 소스 영역을 각각 형성하는 단계; 상기 트렌치의 바닥면의 가장자리와 상기 트렌치의 내부 측벽을 따라 게이트 절연막을 형성하는 단계; 및 상기 트렌치의 바닥면의 가장자리와 상기 트렌치의 내부 측벽을 따라 상기 게이트 절연막 상에 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법이 제공될 수 있다.
예를 들어, 상기 기판의 하부 영역은 N+ 도핑될 수 있으며 상기 드리프트 영역은 N 도핑될 수 있다.
일 실시예에 따르면, 상기 트렌치를 형성하는 단계는 상기 기판의 표면에 정렬키를 형성할 때 함께 수행될 수 있다.
상기 반도체 소자의 제조 방법은, 상기 트렌치의 바닥면이 상기 드리프트 영역 내에 있도록 식각 깊이를 조절하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 우물 영역과 제 2 우물 영역을 각각 형성하는 단계는, 상기 트렌치의 바닥면의 중심부만이 노출되고 바닥면의 가장자리는 가려지도록 상기 트렌치의 내부 측벽을 둘러싸는 마스크를 형성하는 단계; 및 상기 기판의 상부 표면을 제 2 도전형으로 도핑하여 제 1 우물 영역을 형성하고, 상기 트렌치의 노출된 바닥면을 제 2 도전형으로 도핑하여 제 2 우물 영역을 형성하는 단계;를 포함할 수 있다.
여기서, 상기 마스크를 형성하는 단계는, 상기 기판의 상부 표면과 상기 트렌치의 측벽 및 바닥면에 마스크 재료를 증착하는 단계; 및 이방성 식각을 통해 상기 트렌치의 내부 측벽에 마스크 재료를 부분적으로 남기고 나머지 마스크 재료를 제거하는 단계;를 포함할 수 있다.
또한, 상기 제 1 소스 영역과 제 2 소스 영역을 각각 형성하는 단계는, 상기 마스크의 두께를 증가시켜 상기 제 2 우물 영역의 가장자리 부분을 상기 마스크로 덮어서 가리는 단계; 및 상기 기판의 상부 표면에 있는 제 1 우물 영역을 제 1 도전형으로 도핑하여 제 1 소스 영역을 형성하고, 상기 제 2 우물 영역이 상기 제 2 소스 영역의 하부면과 측면을 전체적으로 둘러싸도록 상기 제 2 우물 영역의 노출된 중심부를 제 1 도전형으로 도핑하여 제 2 소스 영역을 형성하는 단계;를 포함할 수 있다.
예를 들어, 상기 제 1 및 제 2 소스 영역은 N+ 도핑될 수 있고 상기 제 1 및 제 2 우물 영역은 P 도핑될 수 있다.
상기 반도체 소자의 제조 방법은, 상기 제 1 소스 영역의 가장자리 영역과 상기 제 2 소스 영역의 중심부를 각각 제 1 도전형으로 도핑하여 제 1 오믹 컨택층과 제 2 오믹 컨택층을 각각 형성하는 단계를 더 포함할 수 있다.
또한, 상기 게이트 산화막 및 상기 게이트를 형성하는 단계는, 상기 기판의 상부 표면과 상기 트렌치의 측벽 및 바닥면에 게이트 산화막을 일정한 두께로 형성하는 단계; 상기 게이트 산화막을 따라 게이트 재료를 증착하는 단계; 및 이방성 식각을 통해 상기 트렌치의 내부 측벽에 게이트 재료를 부분적으로 남기고 나머지 게이트 재료를 제거하여 게이트를 형성하는 단계;를 포함할 수 있다.
또한, 상기 반도체 소자의 제조 방법은, 상기 게이트와 상기 게이트 산화막을 덮도록 상기 기판의 상부 표면과 상기 트렌치의 측벽 및 바닥면에 층간 절연막을 형성하는 단계; 상기 제 1 및 제 2 소스 영역을 덮고 있는 상기 게이트 산화막과 상기 층간 절연막을 부분적으로 제거하여 상기 제 1 및 제 2 소스 영역의 일부를 노출시키는 단계; 및 상기 기판의 상부 표면과 트렌치 내에 도전성 재료를 증착시켜 소스 전극을 형성하는 단계;를 더 포함할 수 있다.
개시된 반도체 소자는 트렌치 게이트의 하부와 측면에 각각 채널이 형성된 이중 병렬 채널 구조를 갖는다. 따라서 두 개의 채널을 통해 전류가 흐를 수 있기 때문에 온 저항(Ron)을 저감시킬 수 있다. 또한, 개시된 반도체 소자는 소스 영역과 드리프트 영역 사이에서 고농도로 도핑된 우물(well) 영역을 포함하기 때문에, 트렌치 게이트 하부의 산화막에 인가되는 전계의 세기가 우물 영역에 의해 완화될 수 있다. 따라서, 반도체 소자의 항복 전압이 증가할 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 구조를 개략적으로 나타내는 단면도이다.
도 2는 도 1에 도시된 반도체 소자에서 게이트의 구조를 보이는 개략적인 부분 절개 사시도이다.
도 3은 도 1에 도시된 반도체 소자의 트렌치 내부를 보이는 평면도이다.
도 4는 도 3의 B-B' 라인을 따라 절개한 반도체 소자의 구조를 개략적으로 나타내는 단면도이다.
도 5a 내지 도 5i는 도 4에 도시된 반도체 소자를 제조하는 과정을 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 이하에 설명되는 실시예들은 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 구조를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 소자(100)는, 제 1 도전형으로 도핑된 드리프트 영역(102)을 갖는 기판(110), 상기 기판(110)의 상부 표면을 수직으로 에칭하여 형성된 트렌치(103), 트렌치(103) 내부의 측벽을 따라 배치된 게이트(107), 상기 트렌치(103)의 측벽과 게이트(107) 사이 및 트렌치(103)의 바닥과 게이트(107) 사이에 각각 배치된 게이트 산화막(108), 상기 기판(110)의 상부 표면 위에 형성된 제 1 소스 영역(105a), 상기 트렌치(103)의 바닥면에 형성된 제 2 소스 영역(105b), 제 1 소스 영역(105a)과 드리프트 영역(102) 사이에 형성된 제 1 우물 영역(104a), 및 제 2 소스 영역(105b)과 드리프트 영역(102) 사이에 형성된 제 2 우물 영역(104b)을 포함할 수 있다. 또한, 반도체 소자(100)는 기판(110)의 저면에 배치된 드레인 전극(109), 기판(110)의 상부 및 트렌치(103) 내에 형성되어 제 1 및 제 2 소스 영역(105a, 105b)과 전기적으로 연결된 소스 전극(125), 및 게이트(107)와 게이트 산화막(108)이 소스 전극(125)과 접촉하지 않도록 게이트(107)와 게이트 산화막(108)을 덮는 층간 절연막(120)을 더 포함할 수 있다.
본 실시예에 따르면, 상기 반도체 소자(100)는 전력 스위칭 소자로서 사용할 수 있는 고전력용 트랜지스터, 특히 트렌치 게이트 구조의 고전력용 MOSFET일 수 있다. 따라서, 고전압에 견딜 수 있는 내압 특성을 갖도록 하기 위하여 기판(110)은 저농도로 도핑된 드리프트 영역(102)을 가질 수 있다. 예를 들어, 기판(110)의 하부(101)는 드레인 영역의 역할을 할 수 있도록 N+ 도핑되어 있으며, 기판(110)의 상부는 내압 특성을 위해 N+ 도핑 농도보다 낮은 농도로 N 도핑된 드리프트 영역(102)이 될 수 있다. 드리프트 영역(102)을 포함하는 이러한 기판(110)은 예를 들어 실리콘, 실리콘 카바이드(SiC) 등의 반도체 재료로 이루어질 수 있다.
트렌치(103)는 기판(110)의 상부 표면, 특히 드리프트 영역(102)의 일부분을 수직으로 에칭하여 형성될 수 있다. 도 1의 단면도에는 2개의 게이트(107)가 트렌치(103)의 양쪽 측벽에 각각 형성된 것으로 보인다. 그러나, 트렌치(103)의 양쪽 측벽에 각각 도시된 게이트(107)는 서로 연결된 하나의 게이트이다. 예를 들어, 도 2의 부분 절개 사시도에 도시된 바와 같이, 하나의 게이트(107)가 트렌치(103) 내부의 측벽을 따라서 링 형태로 형성될 수 있다. 도 2에는 트렌치(103)와 게이트(107)가 사각형의 형태인 것으로 도시되어 있으나, 이는 단순한 예시로서 본 실시예는 이에 한정되지 않는다. 트렌치(103)와 게이트(107)이 모양은 기판(110)의 재료의 결정 구조에 따라 또는 제조 공정의 효율성 등을 고려하여 적절한 형태로 선택될 수 있으며, 예를 들어 원형 또는 육각형과 같은 다각형의 링 형태를 갖거나 직선 형태를 가질 수도 있다.
게이트(107)가 트렌치(103)의 바닥면이나 측벽과 직접 접촉하지 않도록, 게이트(107)와 트렌치(103) 사이에는 게이트 산화막(108)이 개재되어 있다. 게이트 산화막(108)은 실리콘 산화물이나 실리콘 질화물, 또는 고유전율(High-K)을 갖는 다른 유전체 재료로 이루어질 수 있다. 도 1 및 도 2에 도시된 바와 같이, 게이트 산화막(108)은 트렌치(103)의 측벽과 게이트(107) 사이 및 트렌치(103)의 바닥과 게이트(107) 사이에 각각 배치될 수 있다. 게이트 산화막(108)이 트렌치(103)의 바닥면의 가장자리와 트렌치(103)의 측벽을 따라 형성되어 있기 때문에, 트렌치(103)의 바닥면의 중심부는 부분적으로 노출될 수 있다.
또한, 게이트 산화막(108)과 접촉하지 않는 게이트(107)의 나머지 표면은 층간 절연막(120)에 의해 덮일 수 있다. 층간 절연막(120)은 게이트(107)와 게이트 산화막(108)이 소스 전극(125)과 접촉하지 않도록 상기 게이트(107)와 게이트 산화막(108)을 완전히 덮을 수 있으며, 제 1 소스 영역(105a)의 상부 표면까지 연장될 수 있다. 또한, 층간 절연막(120)은 트렌치(103)의 바닥면의 가장자리에까지 연장될 수 있다. 따라서, 트렌치(103)의 바닥면의 중심부가 외부로 노출될 수 있으므로, 트렌치(103)에 채워진 소스 전극(125)은 트렌치(103)의 바닥면에 형성된 제 2 소스 영역(105b)과 전기적으로 연결될 수 있다. 이러한 층간 절연막(120)은 게이트 산화막(108)과 동일한 재료로 이루어질 수 있다. 또한, 상기 소스 전극(125)은 트렌치(103)로부터 기판(110)의 상부 표면까지 연장되어 형성됨으로써 제 1 소스 영역(105a)에도 전기적으로 연결될 수 있다.
기판(110)의 상부 표면과 트렌치(103)의 바닥면에는 제 1 소스 영역(105a)과 제 2 소스 영역(105b)이 각각 형성될 수 있다. 도 1을 참조하면, 상기 제 1 소스 영역(105a)은 기판(110)의 에칭되지 않은 상부 표면에, 즉 트렌치(103)의 측벽의 상부 영역에 형성될 수 있다. 한편, 상기 제 2 소스 영역(105b)은 트렌치(103)의 바닥면 전체에 형성되지 않고, 바닥면의 중심 부분에 부분적으로 형성될 수 있다. 예를 들어, 제 2 소스 영역(105b)의 가장자리 부분이 게이트(107)와 대향할 정도의 크기로 제 2 소스 영역(105b)이 형성될 수 있다. 따라서, 제 1 소스 영역 (105a)은 게이트(107)의 상부에서 게이트(107)의 측면과 대향하도록 배치되며, 제 2 소스 영역(105b)은 게이트(107)의 하부에서 게이트(107)의 바닥면과 대향하도록 배치될 수 있다. 이러한 제 1 및 제 2 소스 영역(105a, 105b)은 기판(110)과 동일하게 제 1 도전형으로 도핑될 수 있다. 예컨대, 제 1 및 제 2 소스 영역(105a, 105b)은 N+ 도핑될 수 있다.
또한, 제 1 소스 영역(105a)과 드리프트 영역(102) 사이, 및 제 2 소스 영역(105b)과 드리프트 영역(102) 사이에는 각각 제 1 우물 영역(104a)과 제 2 우물 영역(104b)이 형성될 수 있다. 상기 제 1 우물 영역(104a)과 제 2 우물 영역(104b)은 게이트 산화막(108)에 지나치게 높은 전계가 인가되지 않도록 전계를 완화시키는 역할을 할 수 있다. 제 1 우물 영역(104a)은 제 1 소스 영역(105a)이 드리프트 영역(102)과 직접 접촉하지 않도록 적어도 제 1 소스 영역(105a)의 전체 영역에 걸쳐 형성될 수 있다. 또한, 도 1에 도시된 바와 같이, 제 2 우물 영역(104b)은 제 2 소스 영역(105b)이 드리프트 영역(102)과 직접 접촉하지 않도록 적어도 제 2 소스 영역(105b)의 하부면와 측면을 전체적으로 둘러싸도록 형성될 수 있다. 예를 들어, 제 2 우물 영역(104b)은 그의 가장자리 부분이 게이트(107)의 외벽에 대향할 정도의 크기로 형성될 수 있다. 예를 들어, 제 2 소스 영역(105b)의 측벽을 둘러싸고 있는 제 2 우물 영역(104b)의 일부는 게이트(107)의 바닥면과 서로 대향할 수 있다. 이러한 제 1 및 제 2 우물 영역(104a, 104b)은 제 1 도전형과 전기적으로 반대인 제 2 도전형으로 도핑될 수 있다. 예를 들어, 제 1 및 제 2 우물 영역(104a, 104b)은 P 도핑될 수 있다.
소스 전극(125)과 제 1 소스 영역(105a) 사이에 오믹 컨택을 제공하기 위하여, 제 1 우물 영역(104a)과 소스 전극(125) 사이에는 제 1 오믹 컨택층(106a)이 더 배치될 수 있다. 예를 들어, 제 1 오믹 컨택층(106a)은 제 1 소스 영역(105a)과 인접하도록 제 1 우물 영역(104a) 상에 배치될 수 있으며, 제 1 소스 영역(105a) 및 소스 전극(125)과 전기적으로 접촉할 수 있다. 도 3은 이러한 제 1 오믹 컨택층(106a)을 보이기 위한 평면도로서, 도 3에서는 편의상 소스 전극(125)이 제거되어 있다. 도 3의 평면도에 도시된 바와 같이, 제 1 오믹 컨택층(106a)은 예컨대 제 1 소스 영역(105a)의 바깥쪽 측면을 따라 예컨대 직선 형태로 형성될 수 있다. 따라서, 게이트(107)와 제 1 오믹 컨택층(106a) 사이에 제 1 소스 영역(105a)이 위치할 수 있다.
또한, 도 3에 도시된 바와 같이, 소스 전극(125)과 제 2 소스 영역(105b) 사이에 오믹 컨택을 제공하기 위하여, 트렌치(103)의 내부에 제 2 오믹 컨택층(106b)이 더 배치될 수 있다. 제 2 오믹 컨택층(106b)은 제 2 소스 영역(105b)의 중심부에서 상기 제 2 소스 영역(105b)과 인접하도록 형성될 수 있다. 예를 들어, 도 3의 B-B' 라인을 따라 절개한 단면도인 도 4를 참조하면, 제 2 오믹 컨택층(106b)은 제 2 소스 영역(105b)과 함께 제 2 우물 영역(104b) 상에 배치될 수 있으며, 제 2 소스 영역(105a) 및 소스 전극(125)과 전기적으로 접촉할 수 있다. 이러한 제 1 및 제 2 오믹 컨택층(106a, 106b)은 제 1 도전형과 전기적으로 반대인 제 2 도전형으로 고농도 도핑될 수 있다. 예를 들어, 제 1 및 제 2 오믹 컨택층(106a, 106b)은 P+ 도핑될 수 있다. 한편, 도 1은 도 3의 A-A' 라인을 따라 절개한 단면도라고 볼 수 있다.
상술한 구조를 갖는 반도체 소자(100)에서, 게이트(107)에 전압이 인가되면 제 1 소스 영역(105a)과 드레인 전극(109) 사이에 전류가 흐르게 되며, 또한 제 2 소스 영역(105b)과 드레인 전극(109) 사이에도 전류가 흐르게 된다. 즉, 도 1의 화살표로 나타낸 바와 같이, 반도체 소자(100)가 턴온될 때 두 개의 채널이 형성될 수 있다. 이러한 점에서 본 실시예에 따른 반도체 소자(100)는 이중 병렬 채널 구조를 갖는다고 볼 수 있다. 따라서, 두 개의 채널을 통해 전류가 흐를 수 있기 때문에 반도체 소자(100)의 온 저항(Ron)을 저감시킬 수 있다. 또한, 제 1 및 제 2 우물 영역(104a, 104b)을 사용함으로써, 게이트 산화막(108)에 인가되는 전계의 세기가 완화될 수 있기 때문에 반도체 소자(100)의 항복 전압을 증가시킬 수 있다. 특히, 트렌치(103) 아래에 제 2 우물 영역(104b)과 제 2 소스 영역(105b)이 함께 배치되어 있기 때문에, 트렌치(103)의 바닥면 부근에 있는 게이트 산화막(108)에 큰 전계가 집중되는 것을 방지할 수 있다.
도 5a 내지 도 5i는 도 4에 도시된 반도체 소자(100)를 제조하는 과정을 개략적으로 보이는 단면도이다. 이하, 도 5a 내지 도 5i를 참조하여 본 실시예에 따른 반도체 소자(100)의 제조 방법을 설명한다.
먼저, 도 5a에 도시된 바와 같이, N+ 도핑된 하부(101)와 N 도핑된 드리프트 영역(102)을 포함하는 기판(110)을 준비한다. 도 5a에는 기판(110)의 하부에 드레인 전극(109)이 미리 형성되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 예를 들어, 드레인 전극(109)은 도 5i에 도시된 과정이 완료된 후에 형성될 수도 있다.
기판(110)이 준비되면, 도 5b에 도시된 바와 같이, 기판(110)의 상부 표면 위에 마스크(112)를 형성하고 패터닝한다. 마스크(112)의 패터닝은 트렌치가 형성될 위치에 해당하는 마스크(112)의 일부를 제거하여 기판(110)의 상부 표면이 노출되도록 수행될 수 있다. 그런 후, 도 5c에 도시된 바와 같이, 노출된 기판(110)의 일부를 수직으로 식각하여 트렌치(103)를 형성할 수 있다. 이때, 트렌치(103)의 바닥면이 기판(110)의 드리프트 영역(102) 내에 있도록 식각 깊이를 조절할 수 있다. 도 5b 및 5c에 도시된 트렌치(103)의 형성 과정은 기판(110)에 정렬키(alignment key)(도시되지 않음)를 형성할 때 함께 수행될 수 있다. 일반적으로, 하나의 기판(110) 상에서 다수의 반도체 소자(100)들이 제조되므로, 재료의 증착과 식각을 포함하는 일련의 제조 공정이 정확한 위치에서 수행될 수 있도록 기판(110)의 상부 표면의 가장자리에는 정렬키를 형성한다. 트렌치(103)는 이러한 정렬키의 형성 단계에서 함께 형성될 수 있기 때문에, 트렌치(103)를 형성하기 위하여 별도의 추가적인 공정이 요구되지 않을 수 있다.
다음으로, 도 5d를 참조하면, 트렌치(103)의 내부 측벽을 마스크(115)로 둘러싼다. 그러면, 트렌치(103)의 바닥면의 중심부만이 노출되고 바닥면의 가장자리는 마스크(115)에 의해 가려지게 된다. 마스크(115)를 형성하는 공정은, 예를 들어, 기판(110)의 상부 표면과 트렌치(103)의 측벽 및 바닥면에 마스크 재료를 일정한 두께로 증착하는 단계와 증착된 마스크 재료를 이방성 식각을 통해 제거하는 단계를 포함할 수 있다. 그러면 기판(110)의 상부 표면과 트렌치(103)의 바닥면의 중심부에는 마스크 재료가 완전히 제거되는 반면, 트렌치(103)의 내부 측벽에는 마스크 재료가 부분적으로 남게 되어 마스크(115)가 형성될 수 있다. 이러한 방식으로 마스크(115)를 형성할 경우, 마스크(115)를 패터닝하기 위한 포토리소그래피 및 식각 공정이 생략될 수 있어서, 반도체 소자(100)의 제조 비용 및 제조 시간을 절약할 수 있다.
트렌치(103)의 내부 측벽에 마스크(115)를 형성한 후에는, 도 5d에 도시된 바와 같이, 예를 들어 이온 주입법(ion implantation) 등을 이용하여 기판(110)의 상부 표면 및 트렌치(103)의 노출된 바닥면에 P형 불순물을 주입한다. 그러면, 기판(110)의 상부 표면과 트렌치(103)의 바닥면에 P 도핑된 제 1 우물 영역(104a)과 제 2 우물 영역(104b)이 각각 형성될 수 있다.
이어서, 도 5e에 도시된 바와 같이, 마스크(115)의 두께를 증가시킴으로써 트렌치(103)의 내부 측벽에 추가적으로 마스크(115')를 더 형성한다. 예를 들어, 도 5d에 도시된 마스크(115)를 제거하지 않은 상태에서, 마스크 재료를 증착하고 이방성 식각하는 과정을 더 수행할 수 있다. 그러면, 도 5d에 도시된 마스크(115)보다 두께가 더 두꺼워진 마스크(115')가 형성될 수 있다. 그러면, 마스크(115')는 제 2 우물 영역(104b)의 가장자리 부분을 덮어서 가리게 된다.
그런 후에는, 기판(110)의 상부 표면에 형성된 제 1 우물 영역(104a)과 트렌치(103) 내부의 제 2 우물 영역(104b)의 노출된 중심부에 예를 들어 이온 주입법 등을 이용하여 N형 불순물을 주입한다. 그러면, 제 1 우물 영역(104a)과 제 2 우물 영역(104b) 위에 N+ 도핑된 제 1 소스 영역(105a)과 제 2 소스 영역(105b)이 각각 형성될 수 있다. 이때, 주입 에너지를 적절히 조절함으로써, 제 1 및 제 2 소스 영역(105a, 105b)의 깊이가 제 1 및 제 2 우물 영역(104a, 104b)의 깊이를 초과하지 않도록 한다. 한편, 제 2 우물 영역(104b)의 가장자리 부분에는 마스크(115')가 형성되어 있기 때문에, 제 2 소스 영역(105b)은 제 2 우물 영역(104b)의 중심 부분에만 부분적으로 형성될 수 있다.
다음으로, 도 5f에 도시된 바와 같이, 트렌치(103)의 내부 측벽에 있는 마스크(115')를 완전히 제거한다. 그런 후, 기판(110)의 상부 표면과 트렌치(103)의 내부에 일정한 두께로 마스크(116)를 형성한 다음, 제 1 소스 영역(105a)의 일부와 제 2 소스 영역(105b)의 일부가 노출되도록 마스크(116)를 패터닝한다. 예를 들어, 제 1 소스 영역(105a)의 바깥쪽 가장자리가 노출되고, 제 2 소스 영역(105b)의 중심부가 노출되도록 마스크(116)를 패터닝할 수 있다. 마스크(116)를 패터닝한 후에는, 이온 주입법 등을 이용하여 상기 노출된 제 1 및 제 2 소스 영역(105a, 105b)에 P형 불순물을 주입할 수 있다. 그러면, P+ 도핑된 제 1 오믹 컨택층(106a)과 제 2 오믹 컨택층(106b)이 제 1 우물 영역(104a)과 제 2 우물 영역(104b) 상에 각각 형성될 수 있다.
이어서, 도 5g에 도시된 바와 같이, 마스크(116)를 제거하고, 기판(110)의 상부 표면과 트렌치(103)의 측벽 및 바닥면에 게이트 산화막(108)을 일정한 두께로 형성할 수 있다. 게이트 산화막(108)이 형성된 후에는, 트렌치(103)의 내부 측벽을 따라 게이트(107)를 형성할 수 있다. 이러한 게이트(107)의 형성 방법은 앞서 설명한 마스크(115)의 형성 방법과 같을 수 있다. 예를 들어, 게이트 산화막(108)을 따라 일정한 두께로 게이트 재료를 증착한 다음, 이방성 식각을 통해 기판(110)의 상부 표면과 트렌치(103)의 바닥면의 중심부에 있는 게이트 재료를 제거할 수 있다. 그러면 트렌치(103)의 내부 측벽에만 게이트 재료가 부분적으로 남아 게이트(107)가 형성될 수 있다. 이러한 방식으로 게이트(107)를 형성할 경우, 게이트(107)를 패터닝하기 위한 포토리소그래피 및 식각 공정이 생략될 수 있다. 따라서, 반도체 소자(100)의 제조 비용 및 제조 시간을 절약할 수 있다.
게이트(107)를 형성한 후에는, 도 5h에 도시된 바와 같이, 상기 게이트(107)와 게이트 산화막(108)을 덮도록 기판(110)의 상부 표면과 트렌치(103)의 측벽 및 바닥면에 층간 절연막(120)을 일정한 두께로 형성할 수 있다. 여기서, 게이트 산화막(108)과 층간 절연막(120)은 동일한 재료로 이루어질 수 있다.
마지막으로, 도 5i를 참조하면, 제 1 및 제 2 소스 영역(105a, 105b)을 덮고 있는 게이트 산화막(108)과 층간 절연막(120)을 부분적으로 제거하여 제 1 및 제 2 소스 영역(105a, 105b)의 일부가 노출되도록 한다. 이때, 제 1 및 제 2 오믹 컨택층(106a, 106b)의 전체가 완전히 노출될 수 있다. 그리고, 기판(110)의 상부 표면과 트렌치(103) 내에 금속과 같은 도전성 재료를 증착시켜 소스 전극(125)을 형성할 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100.....반도체 소자 110.....기판
102.....드리프트 영역 103.....트렌치
104.....우물 영역 105.....소스 영역
106.....오믹 컨택 층 107.....게이트
108.....게이트 산화막 109.....드레인 전극
120.....층간 절연막 125.....소스 전극

Claims (29)

  1. 제 1 도전형으로 도핑된 드리프트 영역을 갖는 기판;
    상기 기판의 상부 표면을 수직으로 에칭하여 형성된 트렌치;
    상기 트렌치 내부의 측벽을 따라 배치된 게이트;
    상기 트렌치의 측벽과 상기 게이트 사이 및 상기 트렌치의 바닥과 상기 게이트 사이에 각각 배치된 게이트 산화막;
    상기 기판의 상부 표면 위에 형성된 제 1 도전형의 제 1 소스 영역;
    상기 트렌치의 바닥면에 형성된 제 1 도전형의 제 2 소스 영역;
    상기 기판의 상부 및 상기 트렌치 내에 형성되어 상기 제 1 및 제 2 소스 영역과 전기적으로 연결된 소스 전극;
    상기 제 1 소스 영역과 드리프트 영역 사이에 형성된 것으로, 제 1 도전형과 전기적으로 반대인 제 2 도전형으로 도핑된 제 1 우물 영역;
    상기 제 2 소스 영역과 드리프트 영역 사이에 형성된 제 2 도전형의 제 2 우물 영역;
    상기 소스 전극과 상기 제 1 소스 영역 사이에 오믹 컨택을 제공하기 위하여 상기 제 1 우물 영역과 상기 소스 전극 사이에서, 상기 제 1 소스 영역과 수평 방향으로 병렬적으로 배치된 제 1 오믹 컨택층; 및
    상기 소스 전극과 상기 제 2 소스 영역 사이에 오믹 컨택을 제공하기 위하여 상기 제 2 소스 영역의 중심부에서 상기 제 2 소스 영역과 인접하며, 상기 제 2 소스 영역과 수평 방향으로 병렬적으로 배치된 제 2 오믹 컨택층;을 포함하고,
    상기 제 1 오믹 컨택층과 상기 제 1 소스 영역이 동일한 두께를 갖고, 상기 제 2 오믹 컨택층과 상기 제 2 소스 영역이 동일한 두께를 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 기판의 저면에 배치된 드레인 전극; 및
    상기 게이트와 상기 게이트 산화막이 상기 소스 전극과 접촉하지 않도록 상기 게이트와 상기 게이트 산화막을 덮는 층간 절연막;을 더 포함하는 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 오믹 컨택층은 상기 제 1 소스 영역과 인접하도록 상기 제 1 소스 영역과 함께 상기 제 1 우물 영역 상에 배치되며, 상기 제 2 오믹 컨택층은 상기 제 2 소스 영역과 인접하도록 상기 제 2 소스 영역과 함께 상기 제 2 우물 영역 상에 배치되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 오믹 컨택층은 제 2 도전형으로 도핑되어 있는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 기판은 제 1 도전형으로 도핑된 하부 영역 및 상기 하부 영역 상에 형성된 상기 드리프트 영역을 포함하며, 상기 드리프트 영역의 도핑 농도는 상기 하부 영역의 도핑 농도보다 낮은 반도체 소자.
  7. 제 6 항에 있어서,
    상기 기판의 하부 영역은 N+ 도핑되어 있으며 상기 드리프트 영역은 N 도핑되어 있는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 게이트는 상기 트렌치 내부의 측벽을 따라서 원형 또는 다각형의 링 형태, 또는 직선 형태로 형성되어 있는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 게이트 산화막은 상기 트렌치의 바닥면의 중심부가 부분적으로 노출될 수 있도록 상기 트렌치의 바닥면의 가장자리와 상기 트렌치의 측벽을 따라 형성되어 있는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제 2 소스 영역은 상기 트렌치의 바닥면의 중심부에 부분적으로 형성되어 있으며, 상기 제 2 소스 영역의 바깥쪽 경계 부분이 상기 게이트와 대향하고 있는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 1 소스 영역은 상기 게이트의 상부 측면과 대향하도록 배치되며, 상기 제 2 소스 영역은 상기 게이트의 하부에서 상기 게이트의 바닥면과 대향하도록 배치된 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제 1 및 제 2 소스 영역은 N+ 도핑되어 있는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 제 1 우물 영역은 상기 제 1 소스 영역의 전체 영역에 걸쳐 형성되어 있으며, 상기 제 2 우물 영역은 상기 제 2 소스 영역의 하부면와 측벽을 전체적으로 둘러싸도록 형성되어 있는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제 2 소스 영역의 측벽을 둘러싸고 있는 상기 제 2 우물 영역의 일부는 상기 게이트의 바닥면과 서로 대향하는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 제 1 및 제 2 우물 영역은 P 도핑되어 있는 반도체 소자.
  16. 제 1 도전형으로 도핑된 하부 영역과 상기 하부 영역 상의 제 1 도전형으로 도핑된 드리프트 영역을 포함하는 기판의 상부 표면을 수직으로 식각하여 트렌치를 형성하는 단계;
    상기 기판의 상부 표면 및 상기 트렌치의 바닥면을 제 2 도전형으로 도핑하여 제 1 우물 영역과 제 2 우물 영역을 각각 형성하는 단계;
    상기 제 1 우물 영역과 제 2 우물 영역 위에 제 1 도전형으로 도핑된 제 1 소스 영역과 제 2 소스 영역을 각각 형성하는 단계;
    상기 트렌치의 바닥면의 가장자리와 상기 트렌치의 내부 측벽을 따라 게이트 산화막을 형성하는 단계; 및
    상기 트렌치의 바닥면의 가장자리와 상기 트렌치의 내부 측벽을 따라 상기 게이트 산화막 상에 게이트를 형성하는 단계;를 포함하고,
    상기 제 1 우물 영역과 제 2 우물 영역을 각각 형성하는 단계는:
    상기 트렌치의 바닥면의 중심부만이 노출되고 바닥면의 가장자리는 가려지도록 상기 트렌치의 내부 측벽을 둘러싸는 마스크를 형성하는 단계; 및
    상기 기판의 상부 표면을 제 2 도전형으로 도핑하여 제 1 우물 영역을 형성하고, 상기 트렌치의 노출된 바닥면을 제 2 도전형으로 도핑하여 제 2 우물 영역을 형성하는 단계;를 포함하며,
    상기 제 1 소스 영역과 제 2 소스 영역을 각각 형성하는 단계는:
    상기 마스크의 두께를 증가시켜 상기 제 2 우물 영역의 가장자리 부분을 상기 마스크로 덮어서 가리는 단계; 및
    상기 기판의 상부 표면에 있는 제 1 우물 영역을 제 1 도전형으로 도핑하여 제 1 소스 영역을 형성하고, 상기 제 2 우물 영역이 상기 제 2 소스 영역의 하부면과 측면을 전체적으로 둘러싸도록 상기 제 2 우물 영역의 노출된 중심부를 제 1 도전형으로 도핑하여 제 2 소스 영역을 형성하는 단계;를 포함하고,
    상기 제 1 소스 영역의 가장자리 영역과 상기 제 2 소스 영역의 중심부를 각각 제 1 도전형으로 도핑하여, 상기 제 1 소스 영역과 수평 방향으로 병렬적으로 배치된 제 1 오믹 컨택층 및 상기 제 2 소스 영역과 수평 방향으로 병렬적으로 배치된 제 2 오믹 컨택층을 각각 형성하는 단계를 더 포함하며,
    상기 제 1 오믹 컨택층과 상기 제 1 소스 영역이 동일한 두께를 갖고, 상기 제 2 오믹 컨택층과 상기 제 2 소스 영역이 동일한 두께를 갖는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 기판의 하부 영역은 N+ 도핑되어 있으며 상기 드리프트 영역은 N 도핑되어 있는 반도체 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 트렌치를 형성하는 단계는 상기 기판의 표면에 정렬키를 형성할 때 함께 수행되는 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 트렌치의 바닥면이 상기 드리프트 영역 내에 있도록 식각 깊이를 조절하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  20. 삭제
  21. 제 16 항에 있어서,
    상기 마스크를 형성하는 단계는:
    상기 기판의 상부 표면과 상기 트렌치의 측벽 및 바닥면에 마스크 재료를 증착하는 단계; 및
    이방성 식각을 통해 상기 트렌치의 내부 측벽에 마스크 재료를 부분적으로 남기고 나머지 마스크 재료를 제거하는 단계;를 포함하는 반도체 소자의 제조 방법.
  22. 삭제
  23. 제 16 항에 있어서,
    상기 제 1 및 제 2 소스 영역은 N+ 도핑되고 상기 제 1 및 제 2 우물 영역은 P 도핑되는 반도체 소자의 제조 방법.
  24. 삭제
  25. 제 16 항에 있어서,
    상기 게이트 산화막 및 상기 게이트를 형성하는 단계는:
    상기 기판의 상부 표면과 상기 트렌치의 측벽 및 바닥면에 게이트 산화막을 일정한 두께로 형성하는 단계;
    상기 게이트 산화막을 따라 게이트 재료를 증착하는 단계; 및
    이방성 식각을 통해 상기 트렌치의 내부 측벽에 게이트 재료를 부분적으로 남기고 나머지 게이트 재료를 제거하여 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  26. 제 25 항에 있어서,
    상기 게이트와 상기 게이트 산화막을 덮도록 상기 기판의 상부 표면과 상기 트렌치의 측벽 및 바닥면에 층간 절연막을 형성하는 단계;
    상기 제 1 및 제 2 소스 영역을 덮고 있는 상기 게이트 산화막과 상기 층간 절연막을 부분적으로 제거하여 상기 제 1 및 제 2 소스 영역의 일부를 노출시키는 단계; 및
    상기 기판의 상부 표면과 트렌치 내에 도전성 재료를 증착시켜 소스 전극을 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
  27. 제 16 항에 있어서,
    상기 제 1 소스 영역은 상기 게이트의 상부 측면과 대향하도록 형성되며, 상기 제 2 소스 영역은 상기 게이트의 하부에서 상기 게이트의 바닥면과 대향하도록 형성되는 반도체 소자의 제조 방법.
  28. 제 27 항에 있어서,
    상기 제 1 우물 영역은 적어도 상기 제 1 소스 영역의 전체 영역에 걸쳐 형성되어 있으며, 상기 제 2 우물 영역은 적어도 상기 제 2 소스 영역의 하부면와 측벽을 전체적으로 둘러싸도록 형성되어 있는 반도체 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 제 2 소스 영역의 측벽을 둘러싸고 있는 상기 제 2 우물 영역의 일부가 상기 게이트의 바닥면과 서로 대향하도록 형성되는 반도체 소자의 제조 방법.
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