JP7389239B2 - トレンチゲート型SiCMOSFETデバイス及びその製造方法 - Google Patents

トレンチゲート型SiCMOSFETデバイス及びその製造方法 Download PDF

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Description

本発明は、トレンチゲート型SiC MOSFETデバイスに関し、特に、ゲート酸化膜の形成後にHの熱処理とSOP(Sacrificial Oxidation Process)が行われたトレンチゲート型SiC MOSFETデバイス及びその製造方法に関する。
SiCは、低い固有キャリア濃度、高い絶縁破壊特性、高い熱伝導性、及び高い電子流動性などの優れた特性から、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)デバイスに適用されている。特に、高耐圧を実現するための電力デバイスとしてSiCの使用が検討されており、デバイスの微細化及びオン抵抗の減少から、トレンチゲート構造のMOSFETが主流をなしている。
従来のトレンチゲート型MOSFETは、ターンオフ時に、トレンチ内に位置しているゲート電極とエピタキシャル層の下部のドレイン電極との間に高い電位差が誘発されている。このため、ゲートトレンチの底部に電界が集中し、ゲート酸化膜の底部には電界の集中による絶縁破壊が発生してしまう。このような問題点を受けて、ゲート酸化膜の底部の厚さを側部の厚さよりも厚くし、電界の集中を緩和しようとする試みがなされてきた。しかしながら、熱酸化法では、側部が底部に比べて酸化しがちであるため、底部の厚さの増加のために酸化時間を増加させる場合、側部のゲート酸化膜の厚さが非常に厚くなるという問題点があった。
このような問題点を解決するために、ゲートトレンチの形成後に、ブランケットSiO膜の蒸着、エッチバック(etch back)、熱酸化法などを適用し、厚い底部を有するトレンチゲート酸化膜を形成する方法が知られているが、より簡単な工程で安定したゲート酸化膜を有するMOSFETデバイスが要求されている。
したがって、本発明は、上述した問題点を解決するために案出されたものであり、本発明の目的は、ゲート酸化膜の形成後に、H熱処理及びSOP(Sacrificial Oxidation Process)工程を処理することによって、良質の安定したゲート酸化膜を有するトレンチゲート型SiC MOSFETデバイス及びその製造方法を提供することである。
まず、本発明の特徴を要約すると、上記の目的を達成するための本発明の一面に係るトレンチゲート型SiC MOSFETデバイスは、SiC基板(例えば、4H-SiC基板)に形成されたゲートトレンチを覆うゲート酸化膜; 前記ゲートトレンチ領域に形成されているドープされたウェル;前記ゲート酸化膜が覆われた前記ゲートトレンチの内部に形成されたゲート電極;前記ゲート電極上に形成された層間絶縁膜;前記基板のエピタキシャル層の前面に形成されたソース領域のためのドーピング層の上面と前記層間絶縁膜の上面を覆うソース電極;及び、前記基板の背面に形成されたドレイン電極を含む。
前記トレンチ構造の基板は、前記ゲート電極の形成前に、H雰囲気で熱処理されて製造されてよい。
前記ゲート電極の形成前に、前記トレンチ構造の基板上に炭素キャッピング層を形成し、Ar雰囲気で熱処理後に炭素キャッピング層を除去した後、 前記トレンチ構造の基板は、H雰囲気で熱処理されて製造されてよい。
前記ゲート電極の形成前に、800~1200℃で30~50分間乾式酸化を行うSOP(Sacrificial Oxidation Process)工程を含んで製造されてよい。
前記トレンチ構造の基板が、前記ゲート電極の形成前にH雰囲気で熱処理されるとき、前記熱処理によってSiC界面で発生した炭素化合物を、前記SOP工程で酸化又は除去することを特徴とする。
前記ゲート電極の形成前に、前記トレンチ構造の基板にTEOSゲート酸化膜を形成し、NO雰囲気で熱処理して製造されてよい。
前記基板のエピタキシャル層の前面に形成された前記ソース領域の前記ドーピング層は、前記ゲート電極の左右にドーピング層を含むことができる。
前記基板がn型エピタキシャル層を有する基板である場合、前記ソース領域のドーピング層は、前記ゲート電極の左右に、p-ベース層上にn+層とp+層が横並びに隣接している層を含むことができる。
また、本発明の他の一面に係るトレンチゲート型SiC MOSFETデバイスの製造方法は、ソース領域のためのドーピング層を有するSiC基板(例えば、4H-SiC基板)を、前記ソース領域のドーピング層よりも深くエッチングしてゲートトレンチを形成する段階;前記ゲートトレンチの底面に、ドープされたウェルを形成するためにイオン注入する段階;熱処理する段階;ゲート酸化膜を形成する段階; 前記ゲートトレンチ内にゲート電極を形成する段階;前記ゲート電極が形成された基板上に層間絶縁膜を形成する段階;前記ゲート酸化膜及び層間絶縁膜をパターニングする段階;前記基板のエピタキシャル層の前面に形成されたソース領域のためのドーピング層の上面と前記層間絶縁膜の上面を覆うソース電極を形成する段階;及び、前記基板の背面にドレイン電極を形成する段階を含む。
前記熱処理する段階は、H雰囲気で熱処理することができる。
前記熱処理する段階前に、前記トレンチ構造の基板上に炭素キャッピング層を形成し、Ar雰囲気で熱処理後に炭素キャッピング層を除去する段階をさらに含むことができる。
前記ゲート電極を形成する段階前に、800~1200℃で30~50分間乾式酸化を行うSOP(Sacrificial Oxidation Process)工程を行う段階を含むことができる。
前記トレンチゲート型SiC MOSFETデバイスの製造方法は、H雰囲気で前記熱処理によりSiC界面で発生した炭素化合物を、前記SOP工程で酸化又は除去することを特徴とする。
前記炭素化合物は、前記トレンチゲート型SiC MOSFETデバイスで漏洩界面層(leaky interfacial layer)を形成して逆方向の漏洩電流を発生させ、前記SOP工程によって前記逆方向の漏洩電流を減少させることができる。
前記炭素化合物は、黒鉛質炭素層を含む。
前記ゲート電極を形成する段階前に、前記ゲート酸化膜形成のためTEOS酸化膜を形成し、NO雰囲気で熱処理する段階をさらに含むことができる。
前記基板のエピタキシャル層の前面に形成された前記ソース領域の前記ドーピング層は、前記ゲート電極の左右にドーピング層を含むことができる。
前記基板が、n型エピタキシャル層を有する基板である場合、前記ソース領域のドーピング層は、前記ゲート電極の左右に、p-ベース層上にn+層とp+層が横並びに隣接している層を含むことができる。
本発明に係るトレンチゲート型SiC MOSFETデバイスは、ゲート酸化膜の形成後にH熱処理及びSOP(Sacrificial Oxidation Process)が行われ、良質の安定したゲート酸化膜を有するトレンチゲート型SiC MOSFETデバイスを提供することができる。SiCでの低い固有キャリア濃度、高い絶縁破壊特性、高い熱伝導性と電子移動度、低いオン抵抗などの優れた特性を用いて、本発明のトレンチゲート型SiC MOSFETデバイスは、デバイスの微細化、すなわち、セルピッチの小型化が可能であり、高耐圧を実現するための電力デバイスとして作動することができる。
本発明に関する理解を助けるために詳細な説明の一部として含まれる添付の図面は、本発明に関する実施例を提供し、詳細な説明と一緒に本発明の技術的思想を説明する。
本発明のトレンチゲート型SiC MOSFETデバイスの構造を説明するための図である。 本発明のトレンチゲート型SiC MOSFETデバイスの断面構造を示すSEM写真の一例である。 本発明のトレンチゲート型SiC MOSFETデバイスの製造方法を説明するための図である。 本発明のトレンチゲート型SiC MOSFETデバイスにおいて、H熱処理の前(a)及び後(b)のトレンチ形状を示すSEM写真の一例である。 本発明のトレンチゲート型SiC MOSFETデバイスにおいてSOP工程を処理した場合とそうでない場合に、逆方向バイアスにおける逆電流の特性(a)と降伏電圧の特性(b)の例である。 本発明のトレンチゲート型SiC MOSFETデバイスにおいて、SOP工程の処理有無に係る透過顕微鏡の観察結果を示した写真である。
以下、添付の図面を参照して本発明について詳細に説明する。ここで、各図において、同一の構成要素は、できるだけ同一の符号で表す。また、既に公知された機能及び/又は構成についての詳細な説明は省略する。以下に開示された内容は、様々な実施例に係る動作を理解するのに必要な部分を重点的に説明し、その説明の要旨を濁し得る要素に関する説明は省略する。また、図面における一部の構成要素は、誇張、省略又は概略して示されることがある。各構成要素の大きさは、実際の大きさを全的に反映するものではなく、よって、各図に示される構成要素の相対的な大きさや間隔によってここに記載の内容が制限されるわけではない。
本発明の実施例を説明するとき、本発明と関連した公知技術に関する具体的な説明が本発明の要旨を不要に濁し得ると判断される場合には、その詳細な説明を省略する。また、後述する用語は、本発明における機能を考慮して定義された用語であり、それらはユーザ、運用者の意図又は慣例などによって変わってもよい。したがって、その定義は、本明細書の全般にわたった内容に基づいて下されるべきであろう。詳細な説明において使われる用語は、単に本発明の実施例を記述するためのものであり、決して制限的であってはならない。特に断らない限り、単数形態の表現は、複数形態の意味をも含む。本説明において、「含む」又は「備える」のような表現は、ある特性、数字、ステップ、動作、要素、それらの一部又は組合せを示すためのものであり、記述された以外の、一つ又はそれ以上の別の特性、数字、ステップ、動作、要素、それらの一部又は組合せの存在又は可能性を排除するように解析されてはならない。
また、第1、第2などの用語は、様々な構成要素を説明するために使用可能であるが、前記構成要素が前記用語によって限定されるものではなく、これらの用語は、ある構成要素を他の構成要素から区別する目的にだけ使われる。
図1は、本発明のトレンチゲート型SiC MOSFETデバイス1000の構造を説明するための図である。図2は、本発明のトレンチゲート型SiC MOSFETデバイス1000の断面構造を示すSEM写真の一例である。
図1及び図2を参照すると、本発明のトレンチゲート型SiC MOSFETデバイス1000は、エピタキシャル層222を有する基板(例えば、n型4H-SiC基板)200に形成されたゲートトレンチ230を覆うゲート酸化膜240、ゲートトレンチ230の領域においてゲート酸化膜240の下部に形成されているドープされたウェル(例えば、BPW,bottom p-well)225、ゲート酸化膜240が覆われたゲートトレンチ230の内部に形成されたゲート電極250、ゲート電極250上に形成された層間絶縁膜260、SiC基板200のエピタキシャル層の前面に形成されたソース領域のためのドーピング層224,226,228の上面と層間絶縁膜260の上面を覆うソース電極270、SiC基板200の背面に形成されたドレイン電極280を含む。
SiC基板200のエピタキシャル層222の前面に形成されたソース領域は、ゲート電極250の左右にドーピング層224,226,228を含む。
SiC基板200が、図示のように、n型エピタキシャル層222を有する基板である場合、前記ソース領域のドーピング層224,226,228は、低濃度のp型ドーピング層であるp-ベース層224の上に、高農度のn型ドーピング層であるn+層228と高農度のp型ドーピング層であるp+層226とが横並びに隣接している層を含む。
以下、図3を参照して本発明のトレンチゲート型SiC MOSFETデバイス1000の製造方法を詳細に説明する。
図3は、本発明のトレンチゲート型SiC MOSFETデバイス1000の製造方法を説明するための図である。
まず、図3を参照すると、例えば、基板210(例えば、6インチのn型4° off-axis<0001>配向された4H-SiC基板)にn型(例えば、7×1015cm-3の濃度でドープ)エピタキシャル層222を形成し、エピタキシャル層222の前面にソース領域のためのドーピング層224,226,228を形成した基板200を準備する(S110)。基板200が、図示のように、n型エピタキシャル層を有する基板である場合に、ソース領域のドーピング層224,226,228は、低濃度のp型ドーピング層であるp-ベース層224の上に、高農度のn型ドーピング層であるn+層228と高農度のp型ドーピング層であるp+層226とが横並びに隣接している層を含む。例えば、p-ベース層224とp+層226は、Alイオンを注入することによって、n+層228はN(窒素)イオンを注入することによって、形成されてよい。
次に、ソース領域のドーピング層224,226,228よりも深くエッチングしてゲートトレンチ230を形成する(S120)。例えば、PECVD(plasma-enhanced chemical vapor deposition)の装備で蒸着されたSiOを、ゲート電極250が形成される領域に対応する領域に対してパターニングしてエッチングマスクとして使用し、誘導結合プラズマ(inductive coupled plasma:ICP)を用いるドライエッチャー(dry etcher)によってトレンチ(例えば、トレンチの深さが約2μm)を形成することができる。一例として、活性領域5×5mmにトレンチのセルピッチを6.5μmにして形成した。
次に、酸化膜を形成する(S130)。例えば、ゲートトレンチの側壁と底面が含まれたトレンチ構造の基板の全領域に絶縁膜SiOを50~110nmの厚さで形成することができる。一実施例において、トレンチ側壁上の酸化膜の厚さは約80nm程度であった。
ゲートトレンチ230 底面領域に, 前記酸化膜の下部には, 例えば、Alイオンを注入してドープされたウェル(例えば、BPW)225を形成する(S140)。
ドープされたウェル(例えば、BPW)225を形成して前記酸化膜を除去し, した後、トレンチ構造の基板上に炭素キャッピング層を形成し、Ar雰囲気で1500~1900℃(例えば、1700℃)の温度で50~70分間(例えば、60分)熱処理した後、炭素キャッピング層をOプラズマアッシング(ashing)によって除去することができる(S150)。
Ar雰囲気で熱処理した後、続いて、ゲートトレンチ230の形状を制御し、ゲートトレンチ230の側壁を滑らかにするために、1200~1600℃(例えば、1400℃)で10~30分間(例えば、20分)H雰囲気でトレンチ構造の基板を熱処理する(S160)。
また、ゲート電極250を形成する前に、SOP(Sacrificial Oxidation Process,犠牲酸化工程)の処理を行う。例えば、トレンチ構造の基板のゲートトレンチ230上に800~1200℃(例えば、1000℃)で30~50分間(例えば、40分)乾式酸化を行うことができる。比較のために、SOPを処理していないサンプルも準備する。
SOP(Sacrificial Oxidation Process)の処理を行った後、LPCVD(Low Pressure chemical vapor deposition)装備を用いて、例えば、720℃でゲート酸化膜240形成のため TEOS(tetra ethoxysilane)酸化膜を形成し、NO雰囲気で酸化した後に、熱処理、すなわち、800~1200℃(例えば、1175℃)で60~180分間(例えば、120分)窒化熱処理を行うことができる。比較のために、SOPを処理していないサンプルも準備する。
次に、ゲートトレンチ230内に金属や多結晶Siなどの伝導性物質からゲート電極250を形成する(S180)。例えば、CVD装備などを用いて高濃度でドープされたn型多結晶Siを積層した後にパターニングし、ゲート電極250を形成することができる。ゲート電極250の上面は、エピタキシャル層222のドーピング層224,226,228の表面と同一の平面になるように形成されることが好ましい。
次に、ゲート電極250が形成された基板上に層間絶縁膜(interlayer dielectric)260を形成する(S190)。層間絶縁膜260は、SiOのような絶縁膜からなってよい。
次に、ゲート酸化膜240及び層間絶縁膜260を一つのマスクを用いて露光作業によって同時にパターニングすることができる(S200)。
次に、金属などの伝導性物質(例えば、Ti)からソース電極270を形成する(S210)。例えば、基板200のエピタキシャル層222の前面に形成されたソース領域のためのドーピング層224,226,228の上面と層間絶縁膜260の上面を覆うソース電極270を形成する。
次に、金属などの伝導性物質(例えば、Ni/Ti合金)から基板200の背面にドレイン電極280を形成する(S220)。
ここで、ソース電極270、ドレイン電極280の形成前にオーミック層が形成できることは勿論である。
最後に、ゲート電極250、ソース電極270、ドレイン電極280のそれぞれに対して連結された入出力パッドの金属は、Alからなってよい。
図4は、本発明のトレンチゲート型SiC MOSFETデバイス1000においてH熱処理の前(a)及び後(b)のトレンチ形状を示すSEM写真の一例である。
図4の(a)は、ゲート酸化膜240を形成し、H熱処理する前のSEM写真の一例であり、図4の(b)は、ゲート酸化膜240を形成し、H熱処理した後のSEM写真の一例である。H熱処理の後には、トレンチ230の上部及び下部の角が丸まり、トレンチ230側壁の表面がさらに滑らかになることが確認できる。
図5は、本発明のトレンチゲート型SiC MOSFETデバイス1000においてSOPを処理した場合とそうでない場合に、逆方向バイアスにおける逆電流の特性(a)と降伏電圧の特性(b)の例である。
図5の(a)に示すように、SOPを処理していないトレンチMOSFETが、SOP処理の行われたMOSFETに比べて、ゲート逆方向バイアスにおいて3倍も高い逆方向漏洩電流を有することがわかる。SOPを処理していないMOSFETの界面層は、ゲート酸化膜240とSiC界面で反応し、表面層を化学的に変形させ得るH熱処理工程中に炭素化合物(黒鉛質炭素層など)を形成することが予想される。したがって、SOPの処理中に炭素化合物が酸化及び除去されるものと推定される。SOP処理がある又はないMOSFETの降伏電圧は、図5の(b)に示すように、800~900Vの範囲で測定された。SOPの処理は、降伏電圧の特性にはあまり影響を及ぼさないことがわかる。
図6は、本発明のトレンチゲート型SiC MOSFETデバイスにおいてSOP処理の有無による透過電子顕微鏡(TEM)観察結果を示す写真である。
図6を参照すると、SOP処理によって逆方向漏洩電流特性が改善された理由がTEMから確認できるが、SOP工程がない素子の場合、ゲート酸化膜の界面に厚い界面層が観察されていることを示す。この界面層は、水素熱処理後にゲート酸化膜に対する工程が進みながら形成される層として判断され、漏洩界面層(leaky interfacial layer)であると予想された。既に報告された結果(Y.Kawada et al.,Jpn.J.appl.Phys.48(2009)、p.116508)によると、1700℃のAr雰囲気で熱処理時に、SiCの表面に炭素(carbon)層が形成され得るとしており、それが原因で、高温SiCの表面でSiが昇華して残った炭素が黒鉛質炭素層(graphitic carbon)を形成すると報告したことがある。同様に、SOPを行った場合、SiCの表面に残された黒鉛質炭素層が效果的に除去されたと判断し、SOPのない素子のトレンチゲート酸化膜の界面では炭素化合物が生成される可能性が高いと予想され、これによる伝導性の高い黒鉛質炭素が含まれた界面層を通じて高い漏洩電流が発生することがわかる。
上述したように、本発明に係るトレンチゲート型SiC MOSFETデバイス1000は、ゲート酸化膜240の形成後にH熱処理及びSOP工程が行われ、良質の安定したゲート酸化膜を有するトレンチゲート型SiC MOSFETデバイスを提供することができる。SiCでの低い固有キャリア濃度、高い絶縁破壊特性、高い熱伝導性と電子移動度、低いオン抵抗などの優れた特性を用いて、トレンチゲート型SiC MOSFETデバイス1000は、デバイスの微細化、すなわち、セルピッチの小型化が可能であり、高耐圧を実現するための電力デバイスとして作動することができる。
以上、本発明では、具体的な構成要素などのような特定事項と限定された実施例及び図面によって説明されたが、これは本発明のより全般的な理解を助けるために提供されたものに過ぎず、本発明は上記の実施例に限定されるものではなく、本発明の属する分野における通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲内で様々な修正及び変形が可能であろう。したがって、本発明の思想は、説明された実施例によって定められてはならず、後述する特許請求の範囲及びそれと均等又は等価的な変形があるあらゆる技術思想は、本発明の権利範囲に含まれるものとして解釈されるべきであろう。

Claims (9)

  1. ソース領域のためのドーピング層を有するSiC基板を前記ソース領域のドーピング層よりも深くエッチングしてゲートトレンチを形成する段階と、
    前記ゲートトレンチの底面にドープされたウェルを形成するためにイオン注入する段階
    と、
    熱処理する段階と、
    800~1200℃で30~50分間乾式酸化を行うSOP(Sacrificial
    Oxidation Process)工程を行う段階と、 ゲート酸化膜を形成する段階と、
    前記ゲートトレンチ内にゲート電極を形成する段階と、
    前記ゲート電極が形成された基板上に層間絶縁膜を形成する段階と、
    前記ゲート酸化膜及び層間絶縁膜をパターニングする段階と、
    前記基板のエピタキシャル層の前面に形成されたソース領域のためのドーピング層の上面と前記層間絶縁膜の上面を覆うソース電極を形成する段階と、及び
    前記基板の背面にドレイン電極を形成する段階と、を含み、
    雰囲気で前記熱処理によってSiC界面で発生した炭素化合物を、前記SOP工程で酸化又は除去することを特徴とする、トレンチゲート型SiC MOSFETデバイスの製造方法。
  2. 前記熱処理する段階は、H雰囲気で熱処理することを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
  3. 前記熱処理する段階前に、
    トレンチ構造の前記基板上に炭素キャッピング層を形成し、Ar雰囲気で熱処理後に炭素キャッピング層を除去する段階をさらに含むことを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
  4. 前記炭素化合物は、前記トレンチゲート型SiC MOSFETデバイスにおいて漏洩界面層(leaky interfacial layer)を形成して逆方向の漏洩電流を発生させ、前記SOP工程で前記逆方向の漏洩電流を減少させることを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
  5. 前記炭素化合物は、黒鉛質炭素層を含むことを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
  6. 前記ゲート電極を形成する段階前に、
    前記ゲート酸化膜の形成のためTEOS酸化膜を形成し、NO雰囲気で熱処理する段階をさらに含むことを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
  7. 前記基板は、4H-SiC基板であることを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
  8. 前記基板のエピタキシャル層の前面に形成された前記ソース領域の前記ドーピング層は、前記ゲート電極の左右にドーピング層を含むことを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
  9. 前記基板がn型エピタキシャル層を有する基板である場合、前記ソース領域のドーピン
    グ層は、前記ゲート電極の左右に、p-ベース層上にn+層とp+層が横並びに隣接している層を含むことを特徴とする、請求項1に記載のトレンチゲート型SiC MOSFETデバイスの製造方法。
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