JP7389239B2 - トレンチゲート型ＳｉＣＭＯＳＦＥＴデバイス及びその製造方法 - Google Patents

トレンチゲート型ＳｉＣＭＯＳＦＥＴデバイス及びその製造方法 Download PDF

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Description

本発明は、トレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスに関し、特に、ゲート酸化膜の形成後にＨ２の熱処理とＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ）が行われたトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス及びその製造方法に関する。
ＳｉＣは、低い固有キャリア濃度、高い絶縁破壊特性、高い熱伝導性、及び高い電子流動性などの優れた特性から、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）デバイスに適用されている。特に、高耐圧を実現するための電力デバイスとしてＳｉＣの使用が検討されており、デバイスの微細化及びオン抵抗の減少から、トレンチゲート構造のＭＯＳＦＥＴが主流をなしている。
従来のトレンチゲート型ＭＯＳＦＥＴは、ターンオフ時に、トレンチ内に位置しているゲート電極とエピタキシャル層の下部のドレイン電極との間に高い電位差が誘発されている。このため、ゲートトレンチの底部に電界が集中し、ゲート酸化膜の底部には電界の集中による絶縁破壊が発生してしまう。このような問題点を受けて、ゲート酸化膜の底部の厚さを側部の厚さよりも厚くし、電界の集中を緩和しようとする試みがなされてきた。しかしながら、熱酸化法では、側部が底部に比べて酸化しがちであるため、底部の厚さの増加のために酸化時間を増加させる場合、側部のゲート酸化膜の厚さが非常に厚くなるという問題点があった。
このような問題点を解決するために、ゲートトレンチの形成後に、ブランケットＳｉＯ２膜の蒸着、エッチバック（ｅｔｃｈ ｂａｃｋ）、熱酸化法などを適用し、厚い底部を有するトレンチゲート酸化膜を形成する方法が知られているが、より簡単な工程で安定したゲート酸化膜を有するＭＯＳＦＥＴデバイスが要求されている。
したがって、本発明は、上述した問題点を解決するために案出されたものであり、本発明の目的は、ゲート酸化膜の形成後に、Ｈ２熱処理及びＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ）工程を処理することによって、良質の安定したゲート酸化膜を有するトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス及びその製造方法を提供することである。
まず、本発明の特徴を要約すると、上記の目的を達成するための本発明の一面に係るトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスは、ＳｉＣ基板（例えば、４Ｈ－ＳｉＣ基板）に形成されたゲートトレンチを覆うゲート酸化膜； 前記ゲートトレンチ領域に形成されているドープされたウェル；前記ゲート酸化膜が覆われた前記ゲートトレンチの内部に形成されたゲート電極；前記ゲート電極上に形成された層間絶縁膜；前記基板のエピタキシャル層の前面に形成されたソース領域のためのドーピング層の上面と前記層間絶縁膜の上面を覆うソース電極；及び、前記基板の背面に形成されたドレイン電極を含む。
前記トレンチ構造の基板は、前記ゲート電極の形成前に、Ｈ２雰囲気で熱処理されて製造されてよい。
前記ゲート電極の形成前に、前記トレンチ構造の基板上に炭素キャッピング層を形成し、Ａｒ雰囲気で熱処理後に炭素キャッピング層を除去した後、 前記トレンチ構造の基板は、Ｈ２雰囲気で熱処理されて製造されてよい。
前記ゲート電極の形成前に、８００～１２００℃で３０～５０分間乾式酸化を行うＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ）工程を含んで製造されてよい。
前記トレンチ構造の基板が、前記ゲート電極の形成前にＨ２雰囲気で熱処理されるとき、前記熱処理によってＳｉＣ界面で発生した炭素化合物を、前記ＳＯＰ工程で酸化又は除去することを特徴とする。
前記ゲート電極の形成前に、前記トレンチ構造の基板にＴＥＯＳゲート酸化膜を形成し、ＮＯ雰囲気で熱処理して製造されてよい。
前記基板のエピタキシャル層の前面に形成された前記ソース領域の前記ドーピング層は、前記ゲート電極の左右にドーピング層を含むことができる。
前記基板がｎ型エピタキシャル層を有する基板である場合、前記ソース領域のドーピング層は、前記ゲート電極の左右に、ｐ－ベース層上にｎ＋層とｐ＋層が横並びに隣接している層を含むことができる。
また、本発明の他の一面に係るトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法は、ソース領域のためのドーピング層を有するＳｉＣ基板（例えば、４Ｈ－ＳｉＣ基板）を、前記ソース領域のドーピング層よりも深くエッチングしてゲートトレンチを形成する段階；前記ゲートトレンチの底面に、ドープされたウェルを形成するためにイオン注入する段階；熱処理する段階；ゲート酸化膜を形成する段階； 前記ゲートトレンチ内にゲート電極を形成する段階；前記ゲート電極が形成された基板上に層間絶縁膜を形成する段階；前記ゲート酸化膜及び層間絶縁膜をパターニングする段階；前記基板のエピタキシャル層の前面に形成されたソース領域のためのドーピング層の上面と前記層間絶縁膜の上面を覆うソース電極を形成する段階；及び、前記基板の背面にドレイン電極を形成する段階を含む。
前記熱処理する段階は、Ｈ２雰囲気で熱処理することができる。
前記熱処理する段階前に、前記トレンチ構造の基板上に炭素キャッピング層を形成し、Ａｒ雰囲気で熱処理後に炭素キャッピング層を除去する段階をさらに含むことができる。
前記ゲート電極を形成する段階前に、８００～１２００℃で３０～５０分間乾式酸化を行うＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ）工程を行う段階を含むことができる。
前記トレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法は、Ｈ２雰囲気で前記熱処理によりＳｉＣ界面で発生した炭素化合物を、前記ＳＯＰ工程で酸化又は除去することを特徴とする。
前記炭素化合物は、前記トレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスで漏洩界面層（ｌｅａｋｙ ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）を形成して逆方向の漏洩電流を発生させ、前記ＳＯＰ工程によって前記逆方向の漏洩電流を減少させることができる。
前記炭素化合物は、黒鉛質炭素層を含む。
前記ゲート電極を形成する段階前に、前記ゲート酸化膜形成のためＴＥＯＳ酸化膜を形成し、ＮＯ雰囲気で熱処理する段階をさらに含むことができる。
前記基板のエピタキシャル層の前面に形成された前記ソース領域の前記ドーピング層は、前記ゲート電極の左右にドーピング層を含むことができる。
前記基板が、ｎ型エピタキシャル層を有する基板である場合、前記ソース領域のドーピング層は、前記ゲート電極の左右に、ｐ－ベース層上にｎ＋層とｐ＋層が横並びに隣接している層を含むことができる。
本発明に係るトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスは、ゲート酸化膜の形成後にＨ２熱処理及びＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ）が行われ、良質の安定したゲート酸化膜を有するトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスを提供することができる。ＳｉＣでの低い固有キャリア濃度、高い絶縁破壊特性、高い熱伝導性と電子移動度、低いオン抵抗などの優れた特性を用いて、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスは、デバイスの微細化、すなわち、セルピッチの小型化が可能であり、高耐圧を実現するための電力デバイスとして作動することができる。
本発明に関する理解を助けるために詳細な説明の一部として含まれる添付の図面は、本発明に関する実施例を提供し、詳細な説明と一緒に本発明の技術的思想を説明する。
本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの構造を説明するための図である。 本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの断面構造を示すＳＥＭ写真の一例である。 本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法を説明するための図である。 本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスにおいて、Ｈ２熱処理の前（ａ）及び後（ｂ）のトレンチ形状を示すＳＥＭ写真の一例である。 本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスにおいてＳＯＰ工程を処理した場合とそうでない場合に、逆方向バイアスにおける逆電流の特性（ａ）と降伏電圧の特性（ｂ）の例である。 本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスにおいて、ＳＯＰ工程の処理有無に係る透過顕微鏡の観察結果を示した写真である。
以下、添付の図面を参照して本発明について詳細に説明する。ここで、各図において、同一の構成要素は、できるだけ同一の符号で表す。また、既に公知された機能及び／又は構成についての詳細な説明は省略する。以下に開示された内容は、様々な実施例に係る動作を理解するのに必要な部分を重点的に説明し、その説明の要旨を濁し得る要素に関する説明は省略する。また、図面における一部の構成要素は、誇張、省略又は概略して示されることがある。各構成要素の大きさは、実際の大きさを全的に反映するものではなく、よって、各図に示される構成要素の相対的な大きさや間隔によってここに記載の内容が制限されるわけではない。
本発明の実施例を説明するとき、本発明と関連した公知技術に関する具体的な説明が本発明の要旨を不要に濁し得ると判断される場合には、その詳細な説明を省略する。また、後述する用語は、本発明における機能を考慮して定義された用語であり、それらはユーザ、運用者の意図又は慣例などによって変わってもよい。したがって、その定義は、本明細書の全般にわたった内容に基づいて下されるべきであろう。詳細な説明において使われる用語は、単に本発明の実施例を記述するためのものであり、決して制限的であってはならない。特に断らない限り、単数形態の表現は、複数形態の意味をも含む。本説明において、「含む」又は「備える」のような表現は、ある特性、数字、ステップ、動作、要素、それらの一部又は組合せを示すためのものであり、記述された以外の、一つ又はそれ以上の別の特性、数字、ステップ、動作、要素、それらの一部又は組合せの存在又は可能性を排除するように解析されてはならない。
また、第１、第２などの用語は、様々な構成要素を説明するために使用可能であるが、前記構成要素が前記用語によって限定されるものではなく、これらの用語は、ある構成要素を他の構成要素から区別する目的にだけ使われる。
図１は、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００の構造を説明するための図である。図２は、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００の断面構造を示すＳＥＭ写真の一例である。
図１及び図２を参照すると、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００は、エピタキシャル層２２２を有する基板（例えば、ｎ型４Ｈ－ＳｉＣ基板）２００に形成されたゲートトレンチ２３０を覆うゲート酸化膜２４０、ゲートトレンチ２３０の領域においてゲート酸化膜２４０の下部に形成されているドープされたウェル（例えば、ＢＰＷ，ｂｏｔｔｏｍ ｐ－ｗｅｌｌ）２２５、ゲート酸化膜２４０が覆われたゲートトレンチ２３０の内部に形成されたゲート電極２５０、ゲート電極２５０上に形成された層間絶縁膜２６０、ＳｉＣ基板２００のエピタキシャル層の前面に形成されたソース領域のためのドーピング層２２４，２２６，２２８の上面と層間絶縁膜２６０の上面を覆うソース電極２７０、ＳｉＣ基板２００の背面に形成されたドレイン電極２８０を含む。
ＳｉＣ基板２００のエピタキシャル層２２２の前面に形成されたソース領域は、ゲート電極２５０の左右にドーピング層２２４，２２６，２２８を含む。
ＳｉＣ基板２００が、図示のように、ｎ型エピタキシャル層２２２を有する基板である場合、前記ソース領域のドーピング層２２４，２２６，２２８は、低濃度のｐ型ドーピング層であるｐ－ベース層２２４の上に、高農度のｎ型ドーピング層であるｎ＋層２２８と高農度のｐ型ドーピング層であるｐ＋層２２６とが横並びに隣接している層を含む。
以下、図３を参照して本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００の製造方法を詳細に説明する。
図３は、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００の製造方法を説明するための図である。
まず、図３を参照すると、例えば、基板２１０（例えば、６インチのｎ型４° ｏｆｆ－ａｘｉｓ＜０００１＞配向された４Ｈ－ＳｉＣ基板）にｎ型（例えば、７×１０１５ｃｍ－３の濃度でドープ）エピタキシャル層２２２を形成し、エピタキシャル層２２２の前面にソース領域のためのドーピング層２２４，２２６，２２８を形成した基板２００を準備する（Ｓ１１０）。基板２００が、図示のように、ｎ型エピタキシャル層を有する基板である場合に、ソース領域のドーピング層２２４，２２６，２２８は、低濃度のｐ型ドーピング層であるｐ－ベース層２２４の上に、高農度のｎ型ドーピング層であるｎ＋層２２８と高農度のｐ型ドーピング層であるｐ＋層２２６とが横並びに隣接している層を含む。例えば、ｐ－ベース層２２４とｐ＋層２２６は、Ａｌイオンを注入することによって、ｎ＋層２２８はＮ（窒素）イオンを注入することによって、形成されてよい。
次に、ソース領域のドーピング層２２４，２２６，２２８よりも深くエッチングしてゲートトレンチ２３０を形成する（Ｓ１２０）。例えば、ＰＥＣＶＤ（ｐｌａｓｍａ-ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）の装備で蒸着されたＳｉＯ２を、ゲート電極２５０が形成される領域に対応する領域に対してパターニングしてエッチングマスクとして使用し、誘導結合プラズマ（ｉｎｄｕｃｔｉｖｅ ｃｏｕｐｌｅｄ ｐｌａｓｍａ：ＩＣＰ）を用いるドライエッチャー（ｄｒｙ ｅｔｃｈｅｒ）によってトレンチ（例えば、トレンチの深さが約２μｍ）を形成することができる。一例として、活性領域５×５ｍｍ２にトレンチのセルピッチを６.５μｍにして形成した。
次に、酸化膜を形成する（Ｓ１３０）。例えば、ゲートトレンチの側壁と底面が含まれたトレンチ構造の基板の全領域に絶縁膜ＳｉＯ２を５０～１１０ｎｍの厚さで形成することができる。一実施例において、トレンチ側壁上の酸化膜の厚さは約８０ｎｍ程度であった。
ゲートトレンチ２３０ 底面領域に, 前記酸化膜の下部には, 例えば、Ａｌイオンを注入してドープされたウェル（例えば、ＢＰＷ）２２５を形成する（Ｓ１４０）。
ドープされたウェル（例えば、ＢＰＷ）２２５を形成して前記酸化膜を除去し, した後、トレンチ構造の基板上に炭素キャッピング層を形成し、Ａｒ雰囲気で１５００～１９００℃（例えば、１７００℃）の温度で５０～７０分間（例えば、６０分）熱処理した後、炭素キャッピング層をＯ２プラズマアッシング（ａｓｈｉｎｇ）によって除去することができる（Ｓ１５０）。
Ａｒ雰囲気で熱処理した後、続いて、ゲートトレンチ２３０の形状を制御し、ゲートトレンチ２３０の側壁を滑らかにするために、１２００～１６００℃（例えば、１４００℃）で１０～３０分間（例えば、２０分）Ｈ２雰囲気でトレンチ構造の基板を熱処理する（Ｓ１６０）。
また、ゲート電極２５０を形成する前に、ＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ，犠牲酸化工程）の処理を行う。例えば、トレンチ構造の基板のゲートトレンチ２３０上に８００～１２００℃（例えば、１０００℃）で３０～５０分間（例えば、４０分）乾式酸化を行うことができる。比較のために、ＳＯＰを処理していないサンプルも準備する。
ＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ）の処理を行った後、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装備を用いて、例えば、７２０℃でゲート酸化膜２４０形成のため ＴＥＯＳ（ｔｅｔｒａ ｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜を形成し、ＮＯ雰囲気で酸化した後に、熱処理、すなわち、８００～１２００℃（例えば、１１７５℃）で６０～１８０分間（例えば、１２０分）窒化熱処理を行うことができる。比較のために、ＳＯＰを処理していないサンプルも準備する。
次に、ゲートトレンチ２３０内に金属や多結晶Ｓｉなどの伝導性物質からゲート電極２５０を形成する（Ｓ１８０）。例えば、ＣＶＤ装備などを用いて高濃度でドープされたｎ型多結晶Ｓｉを積層した後にパターニングし、ゲート電極２５０を形成することができる。ゲート電極２５０の上面は、エピタキシャル層２２２のドーピング層２２４，２２６，２２８の表面と同一の平面になるように形成されることが好ましい。
次に、ゲート電極２５０が形成された基板上に層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）２６０を形成する（Ｓ１９０）。層間絶縁膜２６０は、ＳｉＯ２のような絶縁膜からなってよい。
次に、ゲート酸化膜２４０及び層間絶縁膜２６０を一つのマスクを用いて露光作業によって同時にパターニングすることができる（Ｓ２００）。
次に、金属などの伝導性物質（例えば、Ｔｉ）からソース電極２７０を形成する（Ｓ２１０）。例えば、基板２００のエピタキシャル層２２２の前面に形成されたソース領域のためのドーピング層２２４，２２６，２２８の上面と層間絶縁膜２６０の上面を覆うソース電極２７０を形成する。
次に、金属などの伝導性物質（例えば、Ｎｉ／Ｔｉ合金）から基板２００の背面にドレイン電極２８０を形成する（Ｓ２２０）。
ここで、ソース電極２７０、ドレイン電極２８０の形成前にオーミック層が形成できることは勿論である。
最後に、ゲート電極２５０、ソース電極２７０、ドレイン電極２８０のそれぞれに対して連結された入出力パッドの金属は、Ａｌからなってよい。
図４は、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００においてＨ２熱処理の前（ａ）及び後（ｂ）のトレンチ形状を示すＳＥＭ写真の一例である。
図４の（ａ）は、ゲート酸化膜２４０を形成し、Ｈ２熱処理する前のＳＥＭ写真の一例であり、図４の（ｂ）は、ゲート酸化膜２４０を形成し、Ｈ２熱処理した後のＳＥＭ写真の一例である。Ｈ２熱処理の後には、トレンチ２３０の上部及び下部の角が丸まり、トレンチ２３０側壁の表面がさらに滑らかになることが確認できる。
図５は、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００においてＳＯＰを処理した場合とそうでない場合に、逆方向バイアスにおける逆電流の特性（ａ）と降伏電圧の特性（ｂ）の例である。
図５の（ａ）に示すように、ＳＯＰを処理していないトレンチＭＯＳＦＥＴが、ＳＯＰ処理の行われたＭＯＳＦＥＴに比べて、ゲート逆方向バイアスにおいて３倍も高い逆方向漏洩電流を有することがわかる。ＳＯＰを処理していないＭＯＳＦＥＴの界面層は、ゲート酸化膜２４０とＳｉＣ界面で反応し、表面層を化学的に変形させ得るＨ２熱処理工程中に炭素化合物（黒鉛質炭素層など）を形成することが予想される。したがって、ＳＯＰの処理中に炭素化合物が酸化及び除去されるものと推定される。ＳＯＰ処理がある又はないＭＯＳＦＥＴの降伏電圧は、図５の（ｂ）に示すように、８００～９００Ｖの範囲で測定された。ＳＯＰの処理は、降伏電圧の特性にはあまり影響を及ぼさないことがわかる。
図６は、本発明のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスにおいてＳＯＰ処理の有無による透過電子顕微鏡（ＴＥＭ）観察結果を示す写真である。
図６を参照すると、ＳＯＰ処理によって逆方向漏洩電流特性が改善された理由がＴＥＭから確認できるが、ＳＯＰ工程がない素子の場合、ゲート酸化膜の界面に厚い界面層が観察されていることを示す。この界面層は、水素熱処理後にゲート酸化膜に対する工程が進みながら形成される層として判断され、漏洩界面層(ｌｅａｋｙ ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ)であると予想された。既に報告された結果（Ｙ．Ｋａｗａｄａ ｅｔ ａｌ．，Ｊｐｎ．Ｊ．ａｐｐｌ．Ｐｈｙｓ．４８（２００９）、ｐ．１１６５０８）によると、１７００℃のＡｒ雰囲気で熱処理時に、ＳｉＣの表面に炭素（ｃａｒｂｏｎ）層が形成され得るとしており、それが原因で、高温ＳｉＣの表面でＳｉが昇華して残った炭素が黒鉛質炭素層（ｇｒａｐｈｉｔｉｃ ｃａｒｂｏｎ）を形成すると報告したことがある。同様に、ＳＯＰを行った場合、ＳｉＣの表面に残された黒鉛質炭素層が效果的に除去されたと判断し、ＳＯＰのない素子のトレンチゲート酸化膜の界面では炭素化合物が生成される可能性が高いと予想され、これによる伝導性の高い黒鉛質炭素が含まれた界面層を通じて高い漏洩電流が発生することがわかる。
上述したように、本発明に係るトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００は、ゲート酸化膜２４０の形成後にＨ２熱処理及びＳＯＰ工程が行われ、良質の安定したゲート酸化膜を有するトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスを提供することができる。ＳｉＣでの低い固有キャリア濃度、高い絶縁破壊特性、高い熱伝導性と電子移動度、低いオン抵抗などの優れた特性を用いて、トレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイス１０００は、デバイスの微細化、すなわち、セルピッチの小型化が可能であり、高耐圧を実現するための電力デバイスとして作動することができる。
以上、本発明では、具体的な構成要素などのような特定事項と限定された実施例及び図面によって説明されたが、これは本発明のより全般的な理解を助けるために提供されたものに過ぎず、本発明は上記の実施例に限定されるものではなく、本発明の属する分野における通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲内で様々な修正及び変形が可能であろう。したがって、本発明の思想は、説明された実施例によって定められてはならず、後述する特許請求の範囲及びそれと均等又は等価的な変形があるあらゆる技術思想は、本発明の権利範囲に含まれるものとして解釈されるべきであろう。

Claims (9)

  1. ソース領域のためのドーピング層を有するＳｉＣ基板を前記ソース領域のドーピング層よりも深くエッチングしてゲートトレンチを形成する段階と、
    前記ゲートトレンチの底面にドープされたウェルを形成するためにイオン注入する段階
    と、
    熱処理する段階と、
    ８００～１２００℃で３０～５０分間乾式酸化を行うＳＯＰ（Ｓａｃｒｉｆｉｃｉａｌ
    Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ）工程を行う段階と、 ゲート酸化膜を形成する段階と、
    前記ゲートトレンチ内にゲート電極を形成する段階と、
    前記ゲート電極が形成された基板上に層間絶縁膜を形成する段階と、
    前記ゲート酸化膜及び層間絶縁膜をパターニングする段階と、
    前記基板のエピタキシャル層の前面に形成されたソース領域のためのドーピング層の上面と前記層間絶縁膜の上面を覆うソース電極を形成する段階と、及び
    前記基板の背面にドレイン電極を形成する段階と、を含み、
    Ｈ ２ 雰囲気で前記熱処理によってＳｉＣ界面で発生した炭素化合物を、前記ＳＯＰ工程で酸化又は除去することを特徴とする、トレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  2. 前記熱処理する段階は、Ｈ２雰囲気で熱処理することを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  3. 前記熱処理する段階前に、
    トレンチ構造の前記基板上に炭素キャッピング層を形成し、Ａｒ雰囲気で熱処理後に炭素キャッピング層を除去する段階をさらに含むことを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  4. 前記炭素化合物は、前記トレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスにおいて漏洩界面層（ｌｅａｋｙ ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）を形成して逆方向の漏洩電流を発生させ、前記ＳＯＰ工程で前記逆方向の漏洩電流を減少させることを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  5. 前記炭素化合物は、黒鉛質炭素層を含むことを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  6. 前記ゲート電極を形成する段階前に、
    前記ゲート酸化膜の形成のためＴＥＯＳ酸化膜を形成し、ＮＯ雰囲気で熱処理する段階をさらに含むことを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  7. 前記基板は、４Ｈ－ＳｉＣ基板であることを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  8. 前記基板のエピタキシャル層の前面に形成された前記ソース領域の前記ドーピング層は、前記ゲート電極の左右にドーピング層を含むことを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
  9. 前記基板がｎ型エピタキシャル層を有する基板である場合、前記ソース領域のドーピン
    グ層は、前記ゲート電極の左右に、ｐ－ベース層上にｎ＋層とｐ＋層が横並びに隣接している層を含むことを特徴とする、請求項１に記載のトレンチゲート型ＳｉＣ ＭＯＳＦＥＴデバイスの製造方法。
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