CN111244164A - 碳化硅器件、半导体器件及用于形成它们的方法 - Google Patents

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T.艾兴格
I.莫德
F.J.桑托斯罗德里格斯
H-J.舒尔策
C.冯科布林斯基
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Abstract

提供了碳化硅器件、半导体器件及用于形成它们的方法。碳化硅器件包括碳化硅衬底，所述碳化硅衬底包括晶体管单元的体区和源区。此外，碳化硅器件包括晶体管单元的碳化钛栅电极。

Description

碳化硅器件、半导体器件及用于形成它们的方法
技术领域
本公开的示例涉及碳化硅器件和半导体器件。另外的示例涉及用于形成碳化硅器件的方法和用于形成半导体器件的方法。
背景技术
可以减小沟槽功率MOSFET（金属氧化物半导体场效应晶体管）的尺寸，以用于改进电气性能并降低各代间的成本，这两者均可以通过更好的光刻系统以及具有改进的工艺控制的更强大的工具来实现。几何尺寸的减小可能不会没有副作用伴随。通过减小几何结构，宽度（以及因此电极在横向方向上的范围）可以持续减小。例如，多晶体硅（也称为多晶硅）被用作电极材料，所述电极材料归因于材料的晶体结构而在某一层厚度以下示出剧烈增加的方块电阻（sheet resistance）。在条带单元中，这可以特别应用于场板电极，而且栅电阻也可能不在< 1欧姆的值处，这对于一些应用可能是合期望的。一些概念可以使用个体单元而不是条带，其中场板电极可以具有柱状形状（所谓的针状），并且被周向栅包围。虽然场板电阻归因于其与源金属的直接连接而可能不是那么关键，但是由于栅沟槽布置在场板电极的列之间，栅电阻可能会带来困难。对于在电压等级方面高至近似120V的器件，可以实现非常窄的栅宽度。在该示例中，栅电极的有效宽度可以小于100nm，这可以导致高的分布式栅电阻值。
为了改进电气性能并降低成本，类似于硅对应物，碳化硅（SiC）沟槽功率MOSFET在其几何尺寸方面可以进一步减小。这可以通过改进的光刻系统和具有改进的工艺控制的更强大的工具来实现，和/或可以使用替代单元结构，所述替代单元结构可以归因于其单元设计而使得结构大小能够最小化。
通过减小单元的几何结构，栅电极的宽度（以及因此电极在横向方向上的范围）也可以持续减小。如提到的，归因于材料的晶体结构，多晶硅在某一层厚度以下可能具有剧烈增加的方块电阻。结果产生的栅电阻可能会引起越来越多的困难。一些单元概念可以具有近似1μm的平均栅宽度，并且至少在大芯片面积的情况下可能要求对栅指状物的引入。除了归因于较小的横截面的栅电阻增加之外，还可以考虑归因于材料特性的附加增加。
因此，减小栅电极和/或场电极的电阻可以是合期望的。
发明内容
示例涉及一种碳化硅器件，包括：碳化硅衬底，其包括晶体管单元的体区和源区。此外，所述碳化硅器件包括晶体管单元的碳化钛栅电极。
一些示例涉及一种半导体器件，包括：半导体衬底，其包括晶体管单元的体区和源区。此外，半导体器件包括晶体管单元的碳化钛场电极。碳化钛场电极连接或可连接到参考电压金属化结构，使得独立于晶体管单元的栅电压的参考电压可提供给碳化钛场电极。
示例涉及一种用于形成碳化硅器件的方法。所述方法包括在碳化硅衬底中形成晶体管单元的体区，以及在碳化硅衬底中形成晶体管单元的源区。此外，所述方法包括形成晶体管单元的碳化钛栅电极。
附图说明
将在下文中仅作为举例并参考附图来描述装置和/或方法的一些示例，附图中：
图1示出了碳化硅器件的一部分的示意性横截面；
图2示出了碳化硅器件的一部分的示意性横截面，该碳化硅器件在每个栅沟槽的一侧处具有沟道；
图3示出了碳化硅器件的一部分的示意性横截面，该碳化硅器件包括连接到源金属化部的掩埋的p掺杂区；
图4示出了碳化硅器件的一部分的示意性横截面，该碳化硅器件在栅沟槽内包括附加碳化钛电极；
图5示出了半导体器件的一部分的示意性横截面；
图6示出了半导体器件的一部分的示意性横截面，该半导体器件在栅沟槽内包括场电极；
图7示出了半导体器件的一部分的示意性横截面，该半导体器件在场电极沟槽内包括场电极；
图8示出了用于形成碳化硅器件的方法的流程图；以及
图9示出了用于形成半导体器件的方法的流程图。
具体实施方式
现在将参考附图更全面地描述各种示例，附图中图示了一些示例。在各图中，为了清楚起见，线、层和/或区的厚度可能被放大。
因此，虽然另外的示例能够有各种修改和替代形式，但是其一些特定示例在各图中被示出并且后续将详细描述。然而，该详细描述并不将另外的示例限制于所描述的特定形式。另外的示例可以覆盖落入本公开范围内的所有修改、等同物和替代物。贯穿各图的描述，相同或同样的数字指代同样或类似的要素，所述同样或类似的要素在彼此比较时可以等同地或以修改的形式来实现，而同时提供相同或类似的功能性。
将理解，当元件被称为“连接”或“耦合”到另一个元件时，元件可以直接连接或耦合，或者经由一个或多个居间元件。如果使用“或”来组合两个要素A和B，那么这要被理解为公开了所有可能的组合，即只有A、只有B以及A和B，如果没有另行明确地或隐含地定义的话。用于相同组合的替代措辞是“A和B中的至少一个”或者“A和/或B”。作必要的变更，这同样适用于多于两个要素的组合。
本文中出于描述特定示例的目的而使用的术语没有限制另外的示例的意图。无论何时使用诸如“一”、“一个”和“该”的单数形式并且仅使用单个要素既不是明确地也不是隐含地定义为强制性的，另外的示例也可以使用复数个要素来实现相同的功能性。同样，当功能性后续被描述为使用多个要素来实现时，另外的示例可以使用单个要素或处理实体来实现相同的功能性。还将理解，术语“包含”、“包含有”、“包括”和/或“包括有”在使用时，指定所声明的特征、整数、步骤、操作、过程、动作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、过程、动作、元件、组件和/或其任何组的存在或添加。
除非另有定义，否则所有术语（包括技术和科学术语）在本文中以它们在示例所属领域的普通含义来使用。
一些概念可以实现指状结构，所述指状结构提供从相应沟槽电极到相应电势的低欧姆连接。以这种方式，可以实现非常低的电阻，其可能被相应增加的活动区域损失所超过。该负面影响可能越高，技术的单位面积导通电阻（Ron x A）越低，并且这对于像SiC-MOSFET之类的宽带隙技术而言可能是不合期望的。
另一个概念可以利用硅化电极表面。以这种方式，可以实现栅电阻的减小。然而，对于在约100 nm范围中的SiC-MOSFET栅宽度，硅化电极表面可能是困难的。
多晶硅栅也可以由金属栅代替，这可能引起分布电阻的剧烈减小。在逻辑领域中使用金属作为栅电极，但是在逻辑和功率领域中的要求可能显著不同。
根据一个概念，钨可以用于在功率区域中实现栅电极，这可能要求向栅绝缘层（例如栅氧化物）附加使用氮化钛（TiN）屏障。因为可以使用侵蚀性化学品（例如氯）来执行TiN屏障的沉积，所以使用的氧化物可能需要具有非常好的质量。否则，对氧化物的损坏可能发生，这可能会缩短寿命并对穿透（breakthrough）场强有负面影响，在SiC-MOSFET的情况下，这可能要求对栅绝缘层的更强屏蔽，并因此降低整体性能。例如，如果氧化物被用作栅绝缘层，则使用在高温下、在干燥气氛中生长的氧化物或者可替代地使用在非常高的温度下致密化的和/或后氧化的沉积氧化物可能是必需的。例如，致密化可以在1150℃下完成，并且后氧化在1100℃下完成，以改进栅绝缘层的质量。
当在SiC-MOSFET中使用时，这可能会引起问题。为了界面状态的饱和，使沉积的正硅酸乙酯氧化物致密化可以在1100℃-1250℃之间的范围中的高温下、在一氧化氮（NO）气氛中发生。除了界面状态饱和（通过“NO”）之外，退火还可以引起沉积的正硅酸乙酯致密化。致密化可以改进氧化物的固有属性，并且可以实现在氧化物中更少的缺陷。致密化也可以用于硅器件。可以为了良好的界面特性而选择精确的工艺参数，并且对于在侵蚀性气氛中的后续工艺步骤（像在TiN沉积中），该工艺参数可能不足以作为用于钨栅的屏障。在指示的高温下的后续致密化可能已经导致界面去钝化，并因此可能导致组件特性的恶化。在800℃以上的温度下、在氧气中致密化可能导致界面去钝化。在界面钝化之后的100%惯性退火（例如在N2中）可能导致关于阈值电压的偏移，但至少在短退火时间且温度≤1000℃的情况下，可以不会大幅影响界面特性。
高温预算可能给高磷掺杂衬底（例如用于操作电压<=40V的低电压MOSFET）引起困难，以及这可能会导致针对硅器件的明显扩散尾部。这可能会再次导致恶化的Ron x A，并最终总而言之导致恶化的品质因数FOM。
可以期望的是，提供用于针对SiC器件的栅电极和/或针对半导体器件的场电极的低电阻概念。
图1示出了根据实施例的碳化硅器件的一部分的示意性横截面。碳化硅器件100可以包括碳化硅（SiC）衬底，该碳化硅衬底包括晶体管单元的体区110和源区120。此外，碳化硅器件100可以包括晶体管单元的碳化钛（TiC）栅电极130。
通过使用碳化钛作为用于栅电极的材料，与多晶硅栅电极相比，可以显著减小栅电极的电阻。以这种方式，实现栅指状物以更经常地接触栅可以不是必需的，这可以减小所要求的管芯面积。此外，例如，对于具有高切换频率的器件，可以改进晶体管单元的切换的均匀性和/或可以减小切换损失。此外，碳化钛的使用归因于其高熔化温度而可以有利于处理晶片。
源区120可以是具有第一导电类型的掺杂区，并且体区110可以是具有第二导电类型的掺杂区。体区110可以邻近源区120定位，使得pn结出现在体区110和源区120之间。第一导电类型的掺杂区可以是p掺杂区（例如，由掺入铝离子或硼离子引起）或n掺杂区（例如，由掺入氮离子或磷离子引起）。因此，第二导电类型指示相对的n掺杂或p掺杂。换言之，第一导电类型可以指示n掺杂，并且第二导电类型可以指示p掺杂，或反之亦然。
例如，TiC栅电极130或至少TiC栅电极130的TiC层包括TiC作为主要材料。TiC栅电极130或至少TiC栅电极130的TiC层可以包括至少90%（或至少95%或至少99%）的TiC。例如，除了对电气功能性没有影响或仅有可忽略影响的杂质和/或污染物之外，TiC栅电极130或至少TiC栅电极130的TiC层可以仅包括TiC。例如，TiC栅电极130可以至少包括具有至少为50nm（或至少100 nm或至少200 nm）厚度的TiC层。TiC栅电极130或至少TiC栅电极130的TiC层可以邻近和/或直接邻接晶体管单元的栅绝缘层定位。晶体管单元的栅绝缘层可以是定位在体区120和TiC栅电极130之间的氧化物层（例如SiO2层）。在一些实施例中，栅绝缘层可以包括所谓的高
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电介质。
TiC栅电极130可以连接到栅接触结构、栅金属化结构、栅布线结构和/或栅焊盘。在碳化硅器件100的操作期间，可以将栅电压施加到TiC栅电极130，以控制流过体区120的沟道区的电流。
TiC栅电极130可以是平面栅电极。平面电极可以例如位于碳化硅衬底的前侧表面上。可替代地，TiC栅电极130可以定位在栅沟槽中。TiC栅电极130于是可以是所谓沟槽栅的部分。
例如，晶体管单元包括沟槽栅，该沟槽栅包括栅沟槽和定位在栅沟槽中的TiC栅电极130。栅沟槽可以从碳化硅衬底的表面（例如前侧表面）延伸到碳化硅衬底中。在碳化硅衬底表面处测量的栅沟槽的宽度可以是至多1.5μm（或者至多1.2μm或者至多0.8μm或者至多0.5μm）。栅沟槽的宽度可以是恒定的或者可以沿着栅沟槽变化。如果宽度沿着栅沟槽变化，则在栅沟槽的最窄部分处的栅沟槽宽度可以至多为1.5μm（或者至多1.2μm或者至多0.8μm或者至多0.5μm）。栅沟槽可以比体区120更深地延伸到碳化硅衬底中。除了沟槽栅的栅绝缘层之外，栅沟槽可以完全用TiC材料填充。栅绝缘层可以衬入栅沟槽。可替代地，一个或多个空隙可以存在于栅沟槽的中心或栅沟槽的中心附近。可替代地，TiC栅电极130的TiC层可以邻近栅绝缘层定位，并且栅沟槽的核心区可以用另一种材料（例如多晶硅）填充。
例如，碳化硅器件100可以包括多个栅沟槽或栅沟槽栅格。该多个栅沟槽中的栅沟槽可以是条带状栅沟槽。碳化钛栅电极可以定位在该多个栅沟槽中的每个栅沟槽中。附加于该多个栅沟槽，碳化硅器件100还可以包括另外的沟槽（例如边缘沟槽）。
碳化钛栅电极可以连接到碳化硅器件100的单元场边缘和/或碳化硅衬底的活动区域边缘处的栅接触结构（例如栅浇道或栅环）。例如，碳化钛栅电极可以仅在碳化钛栅电极的端区处连接到栅金属化结构。碳化钛栅电极的端区可以从碳化钛栅电极的相应横向端部、在相应碳化钛栅电极长度的至多10%上延伸。归因于TiC栅电极的低电阻，仅在端部处接触TiC栅电极就可以是足够的。可以避免实现栅指状物。
附加地，碳化硅器件100可以包括定位在栅沟槽（例如，如图4中所示）或接触沟槽（例如，如图3中所示）中的碳化钛接触电极。TiC接触电极可以电气连接到晶体管单元的源区120。如果TiC接触电极定位在栅沟槽中，则TiC接触电极可以至少在某些地方比TiC栅电极130更深地定位在栅沟槽内。例如，TiC接触电极可以至少在某些地方定位在TiC栅电极130下面。在碳化硅器件100的操作期间，参考电压（例如源电压）可以被施加到TiC接触电极。TiC接触电极可以影响栅沟槽底部附近的电场和/或可以接触在栅沟槽底部处的掩埋的掺杂区（例如，对于如图4中所示出的深p结场效应晶体管而言）。接触沟槽可以不同于栅沟槽和/或可以与栅沟槽分离。接触沟槽可以没有栅电极和/或具有直接电气连接到栅电极的材料。例如，接触沟槽可以是源接触沟槽（例如，如图3中所示）。
例如，晶体管（例如晶体管单元）可以仅布置在沟槽栅的一侧处（例如，如图2中所示）。在该情况下，栅沟槽的第一侧壁可以邻接晶体管单元。第二相对侧壁可以没有晶体管单元。可替代地，碳化硅器件100的晶体管单元可以定位在栅沟槽的两侧，使得体区可以定位在栅沟槽的相对两侧处（例如，如图1、3或4中所示）。例如，每个体区的至少一部分可以与栅沟槽的相应侧壁（例如栅沟槽的栅绝缘层）接触。
例如，晶体管单元是被配置为在碳化硅衬底的前侧和碳化硅衬底的后侧之间传导电流的垂直晶体管单元。晶体管单元的源区120、体区110和漂移区可以垂直布置在碳化硅衬底内。源区120可以定位在碳化硅衬底的前侧表面处。
例如，可以正交于碳化硅衬底的前侧表面和/或后侧表面地测量层的垂直方向和垂直尺寸或厚度，并且可以平行于碳化硅衬底的前侧表面和/或后侧表面地测量横向方向和横向尺寸。
SiC衬底的前侧可以是用于实现比在SiC衬底的后侧处的更精密且复杂的结构（例如晶体管的栅、布线结构和/或接触焊盘）的侧，这是因为例如如果结构已经形成在SiC衬底的前侧处，那么针对后侧的工艺参数（例如温度）和处置可能受到限制。
碳化硅器件100还可以包括具有第一导电类型的晶体管单元（例如，用于MOSFET）的漏区或者具有第二导电类型的晶体管单元（例如，用于绝缘栅双极晶体管IGBT）的集电极区。漏区或集电极区可以具有平均净掺杂浓度。漏区或集电极区的平均净掺杂浓度可以是例如漂移区的平均净掺杂浓度的至少30倍或者甚至至少100倍。漏区或集电极区可以定位在碳化硅衬底的后侧处。
碳化硅器件100的晶体管单元可以是晶体管布置的多个晶体管单元中的晶体管单元。每个晶体管单元可以例如包括一个或多个源区（例如，沿栅分布或定位）、至少一个体区和栅电极（例如，定位在延伸到SiC衬底中的栅沟槽内的沟槽栅电极）。此外，多个晶体管单元中的晶体管单元可以共享公共（共同）漂移区和/或公共漏区（例如，如果晶体管单元是MOSFET单元的话）或公共集电极区（例如，如果晶体管单元是IGBT单元的话）。例如，碳化硅器件100的晶体管布置包括连接到源布线结构的多个源掺杂区、连接到栅布线结构的多个TiC栅电极或TiC栅电极栅格、以及后侧漏或集电极金属化部。
碳化硅器件100可以是功率半导体器件。功率半导体器件或功率半导体器件的电气结构（例如碳化硅器件100的晶体管单元）可以具有多于300V或多于1000V或多于2 kV的击穿电压或阻断电压。
所提出的概念可以使用TiC作为用于SiC功率晶体管的栅材料。TiC可以是具有低方块电阻的非常温度稳定的材料。代替于实现多晶硅和/或消耗栅指状结构的活动区域，可以提出使用碳化钛作为用于SiC MOSFET中栅的温度稳定且高度导电的电极材料，以用于实现低分布电阻。附加地，TiC可以用作用于接触电极或源电极的材料（例如，用于接触掩埋区，如例如图4中所示）。
例如，碳化钛是在先前的图案化（例如，结合图8更详细地解释）之后的碳和钛沉积之后，在至多1000℃的温度下通过热处理而形成的。例如，归因于结果所要求的温度预算的减小，可以尽可能地避免（栅绝缘层的）氧化物界面状态的去钝化。
所提出的概念可以以改进的性能来实现较低的制造成本（例如，防止用于指状结构的没有受控电流的非活动区域，同时具有较低分布电阻）和/或通过较小的栅沟槽几何结构来实现节距减小。
一些实施例涉及具有晶体管的半导体器件，该晶体管包括关于图1描述的TiC栅电极。在这些示例中，所使用的半导体衬底可以是另一个宽带隙半导体衬底或硅衬底，而不是碳化硅。例如，宽带隙半导体衬底可以具有大于2 eV或大于3 eV的带隙。例如，宽带隙半导体衬底可以是碳化硅衬底、金刚石（C）衬底、氧化镓（Ga2O3）、砷化镓（GaAs）或氮化镓（GaN）衬底。
半导体衬底可以是半导体块衬底（例如，从半导体毛坯获得）或外延生长的半导体衬底，或者可以包括生长在半导体块衬底（例如，用于实现晶体管单元的漏区或集电极区）上的外延半导体层（例如，用于实现垂直晶体管单元的源区、体区和/或漂移区）。
图2示出了根据实施例的碳化硅器件的一部分的示意性横截面，该碳化硅器件在每个栅沟槽的一侧处具有沟道。碳化硅器件200可以类似于结合图1描述的碳化硅器件来实现。碳化硅器件200包括晶体管单元，该晶体管单元包括垂直定位在高n掺杂源区120和轻n掺杂漂移区230之间的体区110。此外，n掺杂电流扩展区220可以可选地定位在体区110和漂移区230之间。
碳化硅器件200包括栅沟槽中的TiC栅电极130。例如，沟槽栅的栅绝缘层定位在体区和TiC栅电极130之间。在晶体管的操作模式中，可以由施加到TiC栅电极130的栅电压来控制流过晶体管沟道区的电流。
碳化硅器件200的高p掺杂区240可以邻近栅结构的第二侧壁处的栅绝缘层定位，该第二侧壁与邻近晶体管的体区定位的栅沟槽的第一侧壁相对。高p掺杂区240从栅沟槽的底部沿着沟槽栅的第二侧壁延伸到高n掺杂区260和/或到前侧表面。此外，高p掺杂屏蔽区250可以定位在沟槽栅的底部处。高p掺杂屏蔽区250可以与高p掺杂区240接触或者是高p掺杂区240的部分。
高n掺杂区260可以沿着沟槽栅的第二侧壁从高p掺杂区240延伸到碳化硅衬底的前侧表面。高n掺杂区260可以与源区120同时形成。例如，高n掺杂区260可以电气连接到源区120。
此外，源金属化部210定位在碳化硅衬底上。源金属化部210电气连接到源区120。此外，源金属化部210可以例如经由高p掺杂区240连接到体区110。
图2示出了非对称MOSFET单元的概念。尽管平均栅宽度（例如沿着栅沟槽取平均的栅电极宽度）可以小于1.5 μm（或者小于1.2 μm或者小于0.8 μm），但是归因于TiC栅电极的实现，对于大芯片面积引入栅指状物可以不是必需的。
结合上面或下面描述的实施例提到更多细节和方面。图2中所示的碳化硅器件可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1和/或3-9）的所提出的概念而提到的一个或多个方面。
图3示出了根据实施例的碳化硅器件300的一部分的示意性横截面，该碳化硅器件300包括连接到源金属化部的掩埋的p掺杂区350。碳化硅器件300的一些方面可以与结合图1和/或图2描述的碳化硅器件类似或等同地实现。然而，源接触沟槽定位在两个栅沟槽之间。源接触沟槽可以比体区110更深地延伸到碳化硅衬底中，或者它们可以延伸到相等的深度。掩埋的p掺杂区350定位在源接触沟槽的底部处。例如，掩埋的p掺杂区350可以被源接触沟槽接触。此外，高p掺杂的体接触区340邻近源接触沟槽并且在源区120和掩埋的p掺杂区350之间垂直地定位。源接触电极370定位在源接触沟槽中，以获得到源区120和体区110的欧姆接触。源接触电极370可以是连接到源金属化部210（例如，功率金属化部）的TiC源接触电极。
漂移区310由轻n掺杂外延层实现。附加地，在漏区330（例如，高n掺杂衬底层）和漂移区310之间实现n掺杂缓冲层320。此外，层间电介质可以垂直定位在源金属化部210和碳化硅衬底之间。
例如，图3中所示的单元概念可以使用尽可能小的结构宽度（例如栅电极的宽度），例如在≤350 nm（或小于500 nm或小于250 nm）的范围中，以用于实现良好的性能。归因于将TiC用于栅电极，可以避免归因于较小的横截面所致的栅电阻增加和/或归因于材料特性所致的附加增加。
结合上面或下面描述的实施例提到更多细节和方面。图3中所示的碳化硅器件可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1-2和/或4-9）的所提出的概念而提到的一个或多个方面。
图4示出了根据实施例的碳化硅器件400的一部分的示意性横截面，该碳化硅器件400在栅沟槽内包括接触电极。碳化硅器件400可以类似于结合图1、2和/或3描述的碳化硅器件来实现。
附加于TiC栅电极130，附加的TiC电极430可以定位在栅沟槽的底部处。附加TiC电极430可以用于接触邻近栅沟槽底部和/或在栅沟槽底部下面定位的掩埋屏蔽区440（例如，深p结场效应晶体管JFET区）。附加的TiC电极430可以连接或可连接到与栅电极（例如，栅电压）不同的电压（例如，源电压）。
图4可以示出具有用于接触掩埋屏蔽区440的掩埋电极（附加的TiC电极430）的电池概念。通过使用多晶硅——特别是用于连接掩埋区440——可能导致使指状结构成为必需，这可能导致活动区域的大幅损失。这可以通过附加电极430的实现来避免。
结合上面或下面描述的实施例提到更多细节和方面。图4中所示的碳化硅器件可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1-3和/或5-9）的所提出的概念而提到的一个或多个方面。
图5示出了根据实施例的半导体器件的一部分的示意性横截面。半导体器件500可以包括半导体衬底，该半导体衬底包括晶体管单元的体区110和源区120。此外，半导体器件500可以包括晶体管单元的碳化钛场电极530。碳化钛场电极530可以连接或可连接到参考电压金属化结构，使得独立于晶体管单元的栅电压的参考电压（例如，源电压）可提供给碳化钛场电极530。
通过使用碳化钛作为用于场电极的材料，与多晶硅场电极相比，可以显著减小场电极的电阻。以这种方式，用以在若干个接触点接触场电极的接触指状结构的实现可以不是必需的，这可以减少所要求的管芯面积。
通过实现场电极（例如场板或柱状场电极），可以实现较低的导通电阻，而同时提供相同的击穿电压。例如，场板沟槽结构可以利用横向电荷补偿，从而更改电场轮廓以得到更高的击穿，所述更高的击穿可以实现漂移区中增加的掺杂浓度。以这种方式，可以显著减小导通电阻。
碳化钛场电极530可以（例如通过控制晶体管）连接或可连接到参考电压金属化结构（例如参考电压布线结构和/或参考电压焊盘），例如源金属化结构、源布线结构和/或源焊盘。在操作期间，参考电压（例如，源电压和/或接地电压）可以通过参考电压金属化结构提供给碳化钛场电极530。
碳化钛场电极530可以定位在沟槽（例如，场电极沟槽和/或栅沟槽）中。沟槽可以从半导体衬底的表面延伸到半导体衬底中。
例如，TiC场电极530或至少TiC场电极530的TiC层包括TiC作为主要材料。TiC场电极530或至少TiC场电极530的TiC层可以包括至少90%（或至少95%或至少99%）的TiC。例如，除了对电气功能性没有影响或仅有可忽略影响的杂质和/或污染物之外，TiC场电极530或至少TiC场电极530的TiC层可以仅包括TiC。例如，TiC场电极530可以至少包括具有至少为50 nm（或至少100 nm或至少200 nm）的厚度的TiC层。TiC场电极530或至少TiC场电极530的TiC层可以直接邻近晶体管单元的场电极绝缘层定位。晶体管单元的场电极绝缘层可以是定位在半导体衬底和TiC场电极530之间的氧化物层（例如SiO2层）。场电极绝缘层的厚度可以大于晶体管单元的栅绝缘层的厚度。
附加于TiC场电极530，半导体器件500还可以包括栅电极（例如TiC栅电极）。栅电极可以定位在与场电极530相同的沟槽中（例如图6中所示），或者定位在分离的栅沟槽中（例如图7中所示）。如果栅电极和TiC场电极530定位在相同沟槽中，则TiC场电极530可以至少在某些地方比栅电极更深地定位在沟槽中。
代替于经常使用的多晶硅并且为了消除消耗指状结构的活动区域，可以提出使用碳化钛作为场板和/或（如果可适用）场板沟槽MOSFET的栅的温度稳定且高度导电的电极材料，以用于实现低分布电阻。
例如，碳化钛可以在先前图案化之后的碳和钛沉积之后通过热处理而形成（例如，结合图9更详细地解释）。
可以以改进的性能实现更低的制造成本（例如，防止用于指状结构的死区域，同时具有较低分布电阻）。
半导体衬底可以是硅衬底。
半导体器件500可以是功率半导体器件。功率半导体器件或功率半导体器件的电气结构（例如，半导体器件500的晶体管单元）可以具有多于10 V或多于100 V或多于300 V的击穿电压或阻断电压。
结合上面或下面描述的实施例提到更多细节和方面。图5中所示的半导体器件可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1-4和/或6-9）的所提出的概念而提到的一个或多个方面。
图6示出了根据实施例的半导体器件600的一部分的示意性横截面，该半导体器件600在栅沟槽内包括场电极。半导体器件600可以类似于结合图5描述的半导体器件来实现。
半导体器件600包括晶体管单元的多个条带状栅沟槽。TiC场电极530和栅电极620（例如TiC栅电极）可以定位在每个栅沟槽中。源金属化结构310可以连接到体区110和源区120。例如，体区110垂直定位在晶体管单元的源区120和漂移区630之间。
条带状栅沟槽的长度可以是条带状栅沟槽的宽度的至少10倍（或至少100倍）。
结合上面或下面描述的实施例提到更多细节和方面。图6中所示的半导体器件可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1-5和/或7-9）的所提出的概念而提到的一个或多个方面。
图7示出了根据实施例的半导体器件700的一部分的示意性横截面，该半导体器件700在场电极沟槽内包括场电极。半导体器件700可以类似于结合图5描述的半导体器件来实现。
半导体器件700可以包括由晶体管单元的栅沟槽包围的多个柱状场电极沟槽（也称为“针沟槽”）。例如，TiC场电极530和栅电极630（例如TiC栅电极）定位在分离的沟槽中。
柱状场电极沟槽的最大深度可以是柱状场电极沟槽的最大横向尺寸的至少5倍（或至少10倍）。柱状场电极沟槽的最大深度可以是栅沟槽的最大深度的至少2倍（或至少5倍）。
结合上面或下面描述的实施例提到更多细节和方面。图7中所示的半导体器件可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1-6和/或8-9）的所提出的概念而提到的一个或多个方面。
图8示出了根据实施例的用于形成碳化硅器件的方法的流程图。方法800可以包括在碳化硅衬底中形成810晶体管单元的体区，以及在碳化硅衬底中形成820晶体管单元的源区。此外，方法800可以包括形成830晶体管单元的碳化钛栅电极。
晶体管单元的体区和源区可以通过注入掺杂剂和/或通过掺杂碳化硅材料的生长（例如外延生长）来形成。晶体管单元的体区和/或源区可以在碳化钛栅电极之前形成。
碳化钛栅电极可以是定位在栅沟槽中的沟槽栅电极或定位在碳化硅衬底表面上的横向栅电极。例如，方法800可以附加地包括形成从碳化硅衬底的表面延伸到碳化硅衬底中的栅沟槽。
为了生成高度导电的栅电极，可以提出使用碳化钛。例如，碳化钛具有非常好的导电性（例如金属性能和与掺杂多晶硅相比的大幅改进的导电性），并且具有3140℃的熔点，但是它在仅高至800℃的空气（例如富氧气氛）影响下是稳定的。
归因于高熔点，如果TiC材料被封装，那么后续处理可能不受制于任何限制。例如，如果层间电介质ILD沉积直接跟随栅沉积和图案化，那么这点可以被确保。例如，对于SiC器件，所有或大多数掺杂区可以已经在栅绝缘层之前生成，这是因为通常> 1600℃的所要求的高激活温度可能以其他方式导致栅绝缘层和/或界面钝化的损坏。例如，在TiC沉积之后，基本上高温工艺可以不是必需的（例如，在N2中、在800℃下的磷硅酸盐玻璃PSG退火和/或通过在1000℃下的快速热处理RTP的接触退火可以是最高温度）。此外，与TiN的沉积相比，氯前体对于形成TiC可以不是必需的。因此，可以有可能避免由氯的使用而引起的损坏。
与TiN和W的金属系统相比，用于形成完整沟槽栅的整体工艺温度可以更低。碳化钛可以通过物理气相沉积PVD（例如钛和甲烷）和/或化学气相沉积CVD（例如四氯化钛和甲烷）来沉积。可替代地，TiC可以通过经由如下方式对两种元素的直接合成来形成：沉积碳层（例如石墨）和钛层两者，并且后续在高温（例如从近似900℃到近似1000℃）的影响下生成碳化钛。所要求的温度预算可以相比较低，并因此可以最小化对之前已经钝化的栅绝缘层的负面影响。为了避免钛沉积对氧化物的可能损坏，碳层可以在钛层之前沉积。在碳化钛的形成之后，可以化学地去除可能的钛残留物。例如，化学去除可以利用与钛相比不侵蚀碳化钛的蚀刻剂来执行。这样的蚀刻剂的一个示例是硫酸。
如提到的，碳化钛的制造可以以各种可能的方式完成。例如，TiC可以沉积（例如通过PVD或CVD）在定位在碳化硅衬底上的栅绝缘层上。可替代地，碳化钛栅电极的形成830可以包括形成碳层，在碳层上形成钛层和/或氧化钛层，以及在形成钛层之后退火以获得碳化钛栅电极。退火可以在至多1100℃（或至多1050℃或至多1000℃）和/或至少800℃（或至少900℃或至少950℃）的温度下执行。附加地，碳化钛栅电极的形成830可以包括在退火之前氧化（例如通过阳极氧化）钛层。
例如，钛可以沉积到（例如，先前形成在栅绝缘层上的）现有碳层上。为了生成更厚的碳化钛层并同时保持温度工艺中的时间低，钛和碳可以交替沉积。换言之，可以交替重复碳层的形成与钛层和氧化钛层中的至少一个的形成，以形成交替的碳与钛层和氧化钛层中的至少一个的层堆叠。
可以考虑化学计量（例如，Ti:C ~ 1:1）以用于形成TiC。例如，如果TiC材料源自钛层和碳层，那么实现Ti:C ~ 1:1的化学计量比可以要求钛层的层厚度近似是碳层的层厚度的两倍（即，层厚度的比是T:C ~ 2:1）。这可以归因于钛的密度近似是碳的密度的两倍的事实。在后续的熔炉工艺中（例如在900℃-1200℃的温度下、在惰性气氛中），可以形成碳化钛。可以例如通过使用硫酸来化学地去除过量的钛。
可替代于纯元素反应，碳化钛还可以由二氧化钛和碳的反应形成，因为可以不会形成纯钛。
Figure 313580DEST_PATH_IMAGE002
二氧化钛可以例如借助于原子层沉积ALD、CVD、PVD或旋涂来沉积。
例如，沟槽器件（例如，在栅沟槽中具有TiC栅电极的器件）可以至少通过以如下顺序的以下工艺步骤来形成（例如，任何附加的中间步骤都可以是可能的）：
提供SiC衬底，其包括掺杂外延层（所谓的缓冲层）和更轻掺杂的外延层
掺杂区（例如体区和源区）的形成
栅沟槽的蚀刻、栅沟槽侧壁的后处理和栅沟槽底部的倒圆
可选地，牺牲氧化物的形成
栅绝缘层的形成
栅绝缘层的后退火
TiC栅电极的形成
封装TiC栅电极（例如通过由正硅酸乙酯形成的氧化物层或通过多晶硅层）
ILD的形成、接触部和金属化部的形成（例如，使一个或多个金属层沉积和结构化以形成源和栅金属化部）。
总之，反应Ti + C -> TiC可以在多于1200℃或多于1000℃的温度下发生。具有在100 nm和300 nm之间的厚度的碳层可以形成在半导体衬底（例如硅衬底或SiC衬底）上，并且具有在200 nm和500 nm之间的厚度的钛层可以形成在碳层上。各层可以在惰性气氛（例如在至少600℃、至少800℃和/或至少1000℃的温度下的N2）中退火以形成TiC层。
可替代地，氧化钛（TiO2）可以作为中间产物形成。例如，TiO2可以经由氧化（即，
Figure DEST_PATH_IMAGE003
）形成。之后，TiC可以在惰性气氛中（例如，在至少600℃、至少800℃和/或至少1000℃的温度下、在氮气N2气氛中）通过反应
Figure 447364DEST_PATH_IMAGE004
形成。氧化可以例如在至少500℃和/或至少700℃的温度下、在包含氧气的环境（所谓的氧化环境）中发生。环境可以包含氧气。特别地，环境中的氧气量可以至少是形成化学计量TiO2所要求的量（例如，氧原子的量可以是要被氧化的钛原子的量的至少两倍）。附加于氧气，环境还可以包括惰性气体（例如氮气或氩气）。例如，环境可以是空气。
可替代地，氧化可以例如在水（H2O）或作为电解质的稀释无机酸（例如磷酸和/或硫酸）中通过阳极氧化来完成。
对于小的结构大小（例如节距最小化），可以使用条带结构，并且高度导电的栅电极的使用归因于省略了原本要求的栅指状结构而可以使得芯片面积大幅减小。此外，切换行为可以跨芯片而均匀化（例如，归因于沿着场板和栅中的条带的较低电压降），这可以防止不期望的临界状态（例如，局部动态雪崩和/或寄生重启）的发生，并且因此可以实现更高的切换频率。
结合上面或下面描述的实施例提到了更多细节和方面。图8中所示的方法可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1-7或9）的所提出的概念而提到的一个或多个方面。
图9示出了根据实施例的用于形成半导体器件的方法的流程图。方法900可以包括在半导体衬底中形成910晶体管单元的体区，以及在半导体衬底中形成920晶体管单元的源区。此外，方法900可以包括形成930晶体管单元的碳化钛场电极。碳化钛场电极可以连接或可连接到参考电压金属化结构，使得独立于晶体管单元的栅电压的参考电压可提供给碳化钛场电极。
为了生成高度导电的场板和/或栅电极，可以提出碳化钛的使用。碳化钛具有非常好的导电性（例如金属性能以及与掺杂多晶硅相比大幅改进的导电性）并具有3140℃的熔点，并且它在高至800℃的空气（例如富氧气氛）影响下是稳定的。
归因于高熔点，如果TiC材料被封装，那么后续处理可以不受制于任何限制。当用作场板电极时，这可以通过用于栅电极的绝缘氧化物来确保（例如，可以使用沉积的正硅酸乙酯或高密度等离子体氧化物）。与材料系统氮化钛和钨相对的，例如对于栅绝缘层块，可以实现后续的高温工艺（例如，SACOX和实际GOX或者作为生长的氧化物，或者也作为沉积的氧化物，后续各自在大约1100℃的温度下致密化以确保良好的氧化物质量）。
碳化钛可以通过PVD（例如甲烷钛）和/或CVD（例如四氯化钛和甲烷）来沉积。可替代地，可以通过沉积碳层（例如石墨）和钛层两者并且后续在温度（例如近似900℃）的影响下生成碳化钛，来使用两种要素的直接合成。为了避免钛沉积对氧化物的可能损坏，可以首先沉积碳层并且后续沉积钛。在碳化钛的形成之后，可以化学地去除（例如通过硫酸）可能的钛残留物。
如提到的，碳化钛的制造可以以各种可能的方式完成。例如，钛可以沉积到现有碳层上。为了生成更厚的碳化钛层并同时保持温度工艺中的时间低，钛和碳可以交替沉积。
对于碳层和钛层的沉积，可以考虑化学计量（例如，Ti:C ~ 1:1）。例如，可以要求Ti:C ~ 2:1的层厚度比。在后续的烘箱工艺中（例如惰性，900℃-1200℃），可以形成碳化钛。过量的钛可以使用硫酸去除。
可替代于纯元素反应，碳化钛还可以由二氧化钛和碳的反应形成。
Figure 492681DEST_PATH_IMAGE002
场板沟槽MOSFET可以至少通过以如下基础顺序的以下工艺来形成（例如，任何附加的中间步骤都可以是可能的）：
提供具有（一个或多个）外延层的硅Si衬底
蚀刻场板沟槽，并且如果适用，沟槽倒圆（例如使用倒圆氧化物）
形成场氧化物
形成TiC场板电极
场板电极的回蚀
利用氧化物等对场板电极的封装
可选地形成牺牲氧化物
形成栅绝缘层
TiC栅电极的形成
栅电极的封装（例如通过薄氧化物）
必要的掺杂区（例如源区）的形成
形成ILD
接触部形成和金属化
如果TiC场板电极和TiC栅电极定位在分离的沟槽中，则栅沟槽可以在牺牲氧化物形成之前形成。例如，场板电极的回蚀可以是可选的。
此外，栅沟槽可以在场板沟槽之前形成，或者反之亦然。
归因于对于低压功率MOSFET（例如≤ 40V）领域中功率器件的低结构大小，可以使用条带结构，并且高度导电场板归因于避免了原本要求的指状结构而可以提供芯片面积的适当减小的可能性。此外，切换行为可以跨芯片而均匀化（例如，归因于沿着场板和栅中的条带的较低电压降），这可以防止不期望的临界状态（例如，局部动态雪崩等）的发生，并且因此可以实现更高的切换频率。例如，在CPU电压调节器领域中，这些器件可以用于集成系统中，并且可以实现更高的功率密度。
结合上面或下面描述的实施例提到了更多细节和方面。图9中所示的方法可以包括一个或多个可选的附加特征，所述附加特征对应于结合上面或下面描述的一个或多个实施例（例如，图1-8）的所提出的概念而提到的一个或多个方面。
在碳化硅器件、方法和/或半导体器件的至少一些实施例中，单独或组合应用以下特征（如果适用）：
(i)TiC栅电极130或至少TiC栅电极130的TiC层包括TiC作为主要材料；
(ii)TiC栅电极130或至少TiC栅电极130的TiC层可以包括至少90%（或至少95%或至少99%）的TiC；
(iii)晶体管单元是 IGFET 单元、MOSFET单元或IGBT单元；
(iv)TiC栅电极130的TiC层可以邻近栅绝缘层定位，并且栅沟槽的核心区可以用另一种材料填充。
与一个或多个先前详述的示例和图一起提到和描述的方面和特征也可以与一个或多个其他示例组合，以便代替其他示例的同样的特征，或者以便将特征附加地引入到其他示例。
描述和附图仅仅说明了本公开的原理。此外，本文记载的所有示例主要意图明确地仅用于说明性目的，以帮助读者理解本公开的原理和（一个或多个）发明人贡献的概念来推进本领域。本文记载本公开的原理、方面和示例以及其特定示例的所有声明都意图包含其等同物。
框图可以例如图示实现本公开原理的高级电路图。类似地，流程图、流程图解、状态转移图解、伪代码等可以表示各种过程、操作或步骤，所述过程、操作或步骤例如可以大体上表示在计算机可读介质中，并且因此由计算机或处理器执行，而无论是否明确示出了这样的计算机或处理器。说明书中或权利要求中公开的方法可以由具有用于执行这些方法的每个相应动作的构件的器件来实现。
要理解，除非例如出于技术原因而明确地或隐含地另有声明，否则说明书或权利要求中公开的多个动作、过程、操作、步骤或功能的公开内容可以不被解释为要在特定的顺序内。因此，多个动作或功能的公开内容将不会将这些限制为特定的顺序，除非这样的动作或功能出于技术原因是不可互换的。此外，在一些示例中，单个动作、功能、过程、操作或步骤可以分别包括或可以分解成多个子动作、子功能、子过程、子操作或子步骤。除非明确排除，否则这样的子动作可以被包括在内，并且是该单个动作的公开内容的部分。
此外，特此将所附权利要求并入到详细描述中，其中每项权利要求可以作为单独的示例而独立存在。虽然每项权利要求可以作为单独的示例而独立存在，但是要注意，尽管从属权利要求可以在权利要求中引用与一项或多项其他权利要求的特定组合，但是其他示例也可以包括该从属权利要求与彼此的从属或独立权利要求的主题的组合。除非声明没有特定组合的意图，否则本文明确提出了这样的组合。此外，意图将权利要求的特征也包括到任何其他独立权利要求，即使该权利要求没有直接从属于该独立权利要求。

Claims (20)

1.一种碳化硅器件（100，200，300，400），包括：
碳化硅衬底，包括晶体管单元的体区（110）和源区（120）；和
晶体管单元的碳化钛栅电极（130）。
2.根据权利要求1所述的碳化硅器件，其中碳化钛栅电极（130）定位在栅沟槽中，其中栅沟槽从碳化硅衬底的表面延伸到碳化硅衬底中。
3.根据权利要求2所述的碳化硅器件，包括定位在栅沟槽中或接触沟槽中的碳化钛接触电极（370，430），其中碳化钛接触电极（430）电气连接到晶体管单元的源区（120）。
4.根据权利要求2或3所述的碳化硅器件，其中在碳化硅衬底的表面处测量的栅沟槽的宽度至多为1.5μm。
5.根据前述权利要求中一项所述的碳化硅器件，其中，晶体管单元是垂直晶体管单元，其被配置为在碳化硅衬底的前侧和碳化硅衬底的后侧之间传导电流。
6.根据前述权利要求中一项所述的碳化硅器件，其中栅绝缘层定位在碳化钛栅电极（130）和碳化硅衬底之间，其中碳化钛栅电极（130）至少包括邻近栅绝缘层的碳化钛层，其中所述碳化钛层具有至少50 nm的厚度。
7.根据前述权利要求中一项所述的碳化硅器件，包括多个条带状栅沟槽，其中碳化钛栅电极（130）定位在所述多个条带状栅沟槽中的每个条带状栅沟槽中。
8.根据权利要求7所述的碳化硅器件，其中碳化钛栅电极（130）仅在碳化钛栅电极（130）的端区处连接到栅金属化结构，其中碳化钛栅电极（130）的端区从碳化钛栅电极（130）的相应横向端部在相应碳化钛栅电极（130）长度的至多10%上延伸。
9.根据前述权利要求中一项所述的碳化硅器件，其中晶体管单元具有多于300V的击穿电压。
10.一种半导体器件（500，600，700），包括：
半导体衬底，包括晶体管单元的体区（110）和源区（120）；和
晶体管单元的碳化钛场电极（530），其中碳化钛场电极（530）连接或可连接到参考电压金属化结构，使得独立于晶体管单元的栅电压的参考电压可提供给碳化钛场电极（530）。
11.根据权利要求10所述的半导体器件，其中碳化钛场电极（530）定位在沟槽中，其中沟槽从半导体衬底的表面延伸到半导体衬底中。
12.根据权利要求11所述的半导体器件，包括定位在沟槽中的晶体管单元的碳化钛栅电极（620）。
13.根据权利要求10、11或12所述的半导体器件，其中晶体管单元具有多于100V的击穿电压。
14.一种用于形成碳化硅器件的方法（800），所述方法包括：
在碳化硅衬底中形成（810）晶体管单元的体区；
在碳化硅衬底中形成（820）晶体管单元的源区；以及
形成（830）晶体管单元的碳化钛栅电极。
15.根据权利要求14所述的方法，包括形成从碳化硅衬底的表面延伸到碳化硅衬底中的栅沟槽，其中碳化钛栅电极形成在栅沟槽中。
16.根据权利要求14或15所述的方法，其中碳化钛栅电极的形成（830）包括：
形成碳层；
在碳层上形成钛层和氧化钛层中的至少一个；以及
在形成钛层之后退火，以获得碳化钛栅电极。
17.根据权利要求16所述的方法，其中碳化钛栅电极的形成（830）包括在退火之前对钛层进行氧化。
18.根据权利要求17所述的方法，其中氧化通过阳极氧化执行。
19.根据权利要求16-18中一项所述的方法，其中退火在至多1100℃的温度下执行。
20.根据权利要求16-19中一项所述的方法，其中交替重复碳层的形成与钛层和氧化钛层中的至少一个的形成，以形成交替的碳与钛层和氧化钛层中的至少一个的层堆叠。
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