TWI817719B

TWI817719B - 半導體結構及其形成方法

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Publication number: TWI817719B
Application number: TW111134923A
Authority: TW
Inventors: 李文山; 李宗曄; 陳富信
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2022-09-15
Filing date: 2022-09-15
Publication date: 2023-10-01

Abstract

提供一種半導體結構。此半導體結構包含基板、磊晶層、井區、閘極電極、導電結構與源極電極。基板具有第一導電型。磊晶層具有第一導電型並設置於基板上。井區具有不同於第一導電型的第二導電型並設置於磊晶層中。閘極電極設置於井區上。導電結構包含上部與下部，其中下部朝向基板方向延伸至磊晶層中，且上部設置於磊晶層上。源極電極設置於導電結構上。

Description

半導體結構及其形成方法

本揭露係有關於一種半導體結構，且特別是有關於具有分離式屏蔽閘極(separate shield gate)與垂直場板(vertical field plate)的平面型功率(planar power)金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。

高壓元件技術一般應用於高電壓與高功率電路或驅動電路，傳統的功率電晶體為了達到高耐壓高電流及高功率密度之性能要求，功率元件的結構由平面方向發展為垂直方向。目前發展出垂直式擴散金氧半場效電晶體(Diffused MOSFET)。

然而，傳統的垂直式擴散金屬氧化物半導體場效電晶體(DMOS)中汲極對源極導通電阻(Rdson)(後續也簡稱導通電阻)較高，無論藉由調整JFET開口之寬度或JEFT濃度，皆難以達到汲極對源極崩潰電壓(BVDSS)(後續也簡稱崩潰電壓)、閘極對汲極電容(Cgd)與導通電阻(Rdson)之權衡(trade off)。

因此，有必要尋求新穎的金屬氧化物半導體場效電晶體及其形成方法，來解決或改善上述的問題。

本發明實施例提供半導體結構，包含基板、磊晶層、井區、閘極電極、導電結構與源極電極。基板具有第一導電型。磊晶層具有第一導電型並設置於基板上。井區具有不同於第一導電型的第二導電型並設置於磊晶層中。閘極電極設置於井區上。導電結構包含上部與下部，其中下部朝向基板方向延伸至磊晶層中，且上部設置於磊晶層上。源極電極設置於導電結構上。

本發明實施例提供半導體結構，包含基板、磊晶層、導電結構、一對井區、一對閘極電極與源極電極。基板具有第一導電型。磊晶層具有第一導電型並設置於基板上。導電結構包含上部與下部，其中下部朝向基板方向延伸至磊晶層中，且上部設置於磊晶層上。一對井區具有不同於第一導電型的第二導電型並設置於導電結構的下部的兩側。一對閘極電極設置於導電結構的上部的兩側。源極電極設置於一對閘極電極上。

本發明實施例提供半導體結構的形成方法，包含提供基板，其中基板具有第一導電型；形成磊晶層於基板上，其中磊晶層具有第一導電型；形成井區於磊晶層中，其中井區具有不同於第一導電型的第二導電型；形成閘極電極於井區上；形成導電結構的下部與上部分別於磊晶層中與上；以及形成源極電極於導電結構上。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體結構的不同部件。各部件及其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包括第一部件及第二部件直接接觸的實施例，也可能包括額外的部件形成在第一部件及第二部件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複元件符號及/或字符。如此重複是為了簡明及清楚，而非用以表示所討論的不同實施例及/或態樣之間的關係。

以下描述實施例的一些變化。在不同圖式及說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的之前、期間中、之後可以提供額外的操作，且一些敘述的操作可為了前述方法的其他實施例被取代或刪除。

再者，空間上的相關用語，例如「在…上」、「在…下」、「在…上方」、「在…下方」及類似的用詞，除了包括圖式繪示的方位外，也包括使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時（旋轉90度或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。

本發明實施例藉由將導電結構設置於磊晶層中，並貫穿位於寄生接面場效電晶體(junction gate field-effect transistor，JFET)的電流分散層，其可作為垂直場板(vertical field plate)，並作為降低表面電場（reduced surface field，RESURF），以便在維持崩潰電壓的情況下，有效壓制導通電阻(Rdson)。此外，本發明實施例藉由將導電結構更改設置於閘極電極上方並覆蓋閘極電極的邊緣，其可作為水平場板(horizon field plate)，以降低閘極電極邊緣的氧電場（oxide electrical filed），來改善元件可靠度（reliability）。此外，本發明實施例藉由導電結構分開而成一對閘極電極，來減少閘極電極覆蓋於寄生接面場效電晶體(JFET)的面積，以有效降低閘極對汲極電容(Cgd)。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。

第1-12圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。可在第1-12圖所述的階段之前、期間、及/或之後提供額外的操作。在不同的實施例中，可移動、刪除或置換前述的一些操作。可加入額外的部件到半導體結構。在不同的實施例中，可移動、刪除或置換以下所述的一些部件。

參照第1圖，提供具有第一導電型的基板100。在一些實施例中，基板100可由矽或其他半導體材料製成，例如矽晶圓（silicon wafer）、塊材（bulk）半導體或寬能隙半導體。在一些實施例中，基板100可為元素半導體，例如，矽基板；基板100亦可為化合物半導體，例如，碳化矽（silicon carbide）基板、氮化鎵（gallium nitride）基板。在一些實施例中，基板100可為經摻雜或未經摻雜的半導體基板。

在本發明實施例中，第一導電型為n型，但並不限定於此。在一些其他實施例中，第一導電型也可為p型。

在一些實施例中，於基板100的一側（例如正面側）執行元件製程並藉由沉積製程、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法或其它任何適合的金屬鍍膜製程來形成源極與閘極金屬電極，然後藉由類似方法將汲極電極200提供於基板100的另一側。

繼續參照第1圖，在基板100未設置有汲極電極200的一側上形成具有第一導電型的磊晶層300。即，基板100與磊晶層300具有相同的導電型。在本發明實施例中，磊晶層300為n型。在一些實施例中，磊晶層300的摻雜濃度小於基板100的摻雜濃度。在一些實施例中，磊晶層300的形成可包含磊晶成長製程等，例如金屬有機物化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)、分子束磊晶(molecular beam epitaxy，MBE)、氫化物氣相磊晶(hydride vapour phase epitaxy，HVPE)、液相磊晶(liquid phase epitaxy，LPE)、氯化物氣相磊晶(Cl-VPE)、其他合適的製程方法或前述之組合。

繼續參照第1圖，在磊晶層300上形成具有第一導電型的電流分散層(current splitting layer，CSL)400。即，磊晶層300與電流分散層400具有相同的導電型。在本發明實施例中，電流分散層400為n型。在一些實施例中，電流分散層400的摻雜濃度大於磊晶層300的摻雜濃度，以降低導通電阻(Rdson)。在一些實施例中，電流分散層400的厚度小於磊晶層300的厚度，以達到預期的崩潰電壓(BVDSS)。在一些實施例中，電流分散層400的形成可包含類似上述的磊晶成長製程、佈植製程等。在一些實施例中，可以藉由磊晶成長製程形成磊晶層300之後，再藉由佈植製程調整摻雜濃度以形成電流分散層400。

接著，參照第2圖，在電流分散層400中形成具有第二導電型的井區500，以利於後續於井區500上方形成通道區。即，井區500與電流分散層400具有不同的導電型。在本發明實施例中，電流分散層400為p型。在一些實施例中，井區500之底表面低於或等於電流分散層400之底表面，以防止後續形成的重摻雜區打穿(punch through)。

在一些實施例中，藉由圖案化光阻作為保護遮罩，對預定的位置的電流分散層400進行佈植製程，以使該預定的位置從第一導電型轉換為第二導電型。形成井區500之後，電流分散層400標示為400’。由第2圖可看出，一對井區500形成於電流分散層400’之兩側。

接著，參照第3圖，在具有第二導電型的井區500中形成具有第一導電型的第一重摻雜區600。即，第一重摻雜區600與井區500具有不同的導電型。在本發明實施例中，第一重摻雜區600為n型。在一些實施例中，井區500覆蓋第一重摻雜區600的底表面，即，井區500的底表面低於第一重摻雜區600的底表面，以在形成PN接面處保有空乏(deplete)區域，而有助於裝置耐壓。

在一些實施例中，藉由圖案化光阻作為保護遮罩，對預定的位置的井區500進行佈植製程，以使該預定的位置從第二導電型轉換為第一導電型。由第3圖可看出，一對第一重摻雜區600分別形成於電流分散層400’之兩側，且分別形成於一對井區500中。

接著，參照第4圖，在具有第二導電型的井區500中形成具有第二導電型的第二重摻雜區700，且第二重摻雜區700相鄰於第一重摻雜區600，以使井區500經由良好歐姆接觸連接至源極，並使啟始電壓穩定而減少本體效應(body effect)之影響。即，第二重摻雜區700與第一重摻雜區600具有不同的導電型。在本發明實施例中，第二重摻雜區700為p型。在一些實施例中，井區500覆蓋第二重摻雜區700的底表面，即，井區500的底表面低於第二重摻雜區700的底表面。

在一些實施例中，藉由圖案化光阻作為保護遮罩，對預定的位置的井區500進行佈植製程，以改變該預定的位置的摻雜濃度。由第4圖可看出，一對第二重摻雜區700分別形成鄰近於一對第一重摻雜區600，且分別形成於一對井區500中。

在一些實施例中，磊晶層300、電流分散層400’、井區500、第一重摻雜區600與第二重摻雜區700的摻雜濃度分別為約10 ¹⁵-10 ¹⁶atoms/cm ³、約10 ^16-17atoms/cm ³、約10 ^17-18atoms/cm ³、約10 ^19-20atoms/cm ³與約10 ^19-20atoms/cm ³。亦即，遠離基板100的井區500、電流分散層400’具有比靠近基板100的磊晶層300更大的摻雜濃度，以在保有期望的崩潰電壓(BVDSS)的情況下減少導通電阻(Rdson)。

接著，參照第5圖，在井區500與電流分散層400’上形成閘極介電層800。在一些實施例中，閘極介電層800覆蓋電流分散層400’、井區500、第一重摻雜區600與第二重摻雜區700的頂表面。在一些實施例中，閘極介電層800包含介電材料，例如氧化物。前述氧化物可包含氧化矽、氧化鋯、氧化鋁、其它合適的高介電常數(high-k)介電材料或前述之組合。

在一些實施例中，閘極介電層800的形成可包含沉積製程等，例如物理氣相沉積(physical vapor deposition，PVD)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積（atomic layer deposition，ALD）製程、其他合適的製程或前述之組合。前述CVD製程可例如為低壓化學氣相沉積法（low pressure chemical vapor deposition，LPCVD）、低溫化學氣相沉積法（low temperature chemical vapor deposition，LTCVD）、快速升溫化學氣相沉積法（rapid thermal chemical vapor deposition，RTCVD）、PECVD、常壓化學氣相沉積（atmospheric pressure chemical vapor deposition，APCVD）。

繼續參照第5圖，在閘極介電層800上形成圖案化閘極電極900。在一些實施例中，圖案化閘極電極900橫跨（span over）位於第一重摻雜區600與電流分散層400’之間的井區500，其對應於通道區。在一些實施例中，圖案化閘極電極900的兩側表面分別延伸至第一重摻雜區600與電流分散層400’上，以防止偏移。由第5圖可看出，一對圖案化閘極電極900分別對應於一對井區，並位於電流分散層400’的兩側上。並且，一對圖案化閘極電極900彼此間隔。

在一些實施例中，圖案化閘極電極900可包含類似上述的導電材料。在本發明實施例中，圖案化閘極電極900包含摻雜第一導電型的多晶矽。在一些實施例中，圖案化閘極電極900的形成包含沉積製程、微影製程、蝕刻製程（或將微影製程與蝕刻製程合稱為圖案化製程）等。在本發明實施例中，先毯覆式沉積導電材料，再藉由圖案化製程圖案化導電材料，而形成圖案化閘極電極900。前述微影製程可包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。前述蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、或其他合適的蝕刻製程。乾蝕刻可包含電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應性離子蝕刻(reactive ion etching，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、感應耦合電漿蝕刻(inductive coupled plasma etch)。濕蝕刻可包含使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。此外，蝕刻製程也可以是純化學蝕刻、純物理蝕刻、或其任意組合。

相較於以往橫跨整個電流分散層的閘極電極，本發明實施例藉由將閘極電極圖案化(分割)為一對閘極電極，可減少閘極電極覆蓋電流分散層的面積，進一步減少閘極對汲極電容(Cgd)。

接著，參照第6圖，氧化圖案化閘極電極900，以形成閘極電極900’與包覆閘極電極900’的介電層1000。由於圖案化閘極電極900的一部分氧化為介電層1000，因此閘極電極900’窄於且低於圖案化閘極電極900。在一些實施例中，介電層1000用於將閘極電極900’與後續導電結構隔絕。介電層1000可包含氧化矽、氧化鍺、其它合適的半導體氧化物材料或前述之組合。介電層1000的形成包含氧化製程，例如熱氧化法、自由基氧化法或其他合適的製程。

應注意的是，閘極電極900’仍位於一部分的第一重摻雜區600、井區500、與電流分散層400’上。即，閘極電極900’ 仍橫跨位於第一重摻雜區600與電流分散層400’之間的井區500。換言之，閘極電極900’橫跨於第一重摻雜區600上方但不跨越第二重摻雜區700。

接著，參照第7圖，形成介電層1000於閘極電極900’上。詳細來說，使用順應性沉積製程沉積介電層1000於閘極電極900’上。介電層1000可包含介電材料，例如氧化物。前述氧化物可包含二氧化矽。沉積製程可包含類似上述的沉積製程，在此不再贅述。

接著，參照第8圖，圖案化保護層1100。詳細來說，藉由圖案化光阻作為保護遮罩，對預定的位置的保護層1100進行蝕刻製程，而形成經圖案化保護層1100’。

繼續參照第8圖，將經圖案化保護層1100’作為蝕刻遮罩，蝕刻磊晶層300以形成溝槽T。在一些實施例中，溝槽T貫穿電流分散層400’，使電流分散層400”位於溝槽T的兩側並圍繞溝槽T。應注意的是，溝槽T的底表面並未接觸到基板100，以避免溝槽底部深入高電壓區域造成電場過大。在一些實施例中，一對井區500、一對第一重摻雜區600、一對第二重摻雜區700、一對閘極電極900’皆相對於溝槽T對稱。構槽T的形成包含使用類似上述的蝕刻製程，在此不再贅述。

繼續參照第8圖，氧化該溝槽T以形成屏蔽介電層1200於該溝槽T的側壁與底部上，以使磊晶層300與後續形成的導電結構隔絕。應注意的是，屏蔽介電層1200為氧化溝槽T的側壁與底部而成，因此具有大致上均勻的厚度，而後續可在溝槽T之間的漂移區形成輔助的空乏區，進而使降低表面電場效果較好。

在一些實施例中，屏蔽介電層1200可包含類似於介電層1000的材料，在此不再贅述。在一些實施例中，屏蔽介電層1200的形成包含使用類似上述的氧化製程，在此不再贅述。

接著，參照第9圖，去除經圖案化保護層1100’。經圖案化保護層1100’的去除可包含具有蝕刻選擇性的蝕刻製程，例如蝕刻圖案化保護層1100’(氮化物)而大致上不蝕刻閘極介電層800、介電層1000、與屏蔽介電層1200(氧化物)。可由第9圖得知，在此階段，暴露出閘極介電層800、介電層1000、與屏蔽介電層1200的頂表面。

接著，參照第10圖，在溝槽T中與上順應性沉積導電結構材料層1300。在一些實施例中，導電結構材料層1300可包含類似上述的導電材料，在此不再贅述。在本發明實施例中，導電結構材料層1300包含摻雜第一導電型的多晶矽。在一些實施例中，導電結構材料層1300包含類似上述的沉積製程，在此不再贅述。

接著，參照第11圖，圖案化導電結構材料層1300，以在溝槽T中形成導電結構1300’的下部L，且在溝槽T上形成該導電結構1300’的上部U。在此，以閘極介電層800為分界，將閘極介電層800上的導電結構1300’標記為上部U；將閘極介電層800下的導電結構1300’標記為下部L。下部L向基板100方向延伸至磊晶層300中。即，下部L被一部分的磊晶層300圍繞。上部U可用作水平場板，以降低閘極電極邊緣遭受高電場的風險；下部L可用作垂直場板，以增加空乏區域並降低表面電場(RESURF)。

在一些實施例中，上部U的沿著閘極介電層800延伸至介電層1000上。在一些實施例中，閘極電極900’具有靠近該導電結構1300’的第一側表面S1與相對於該第一側表面S1的第二側表面S2。即，第二側表面S2比第一側表面S1遠離導電結構1300’。導電結構1300’的上部延伸超過第一側表面S1而不超過第二側表面S2，以降低閘極電極900’邊緣的氧電場，並改善元件的可靠度。

在一些實施例中，電流分散層400’’圍繞導電結構1300’的下部L的一部分。即，電流分散層400’’設置於導電結構1300’的下部L與一對井區500之間。在一些實施例中，一對井區500、一對第一重摻雜區600、一對第二重摻雜區700、一對閘極電極900’皆相對於導電結構1300’對稱。即，一對井區500設置於導電結構1300’的下部L的兩側；一對第一重摻雜區600與一對第二重摻雜區700設置於導電結構1300’的下部L的兩側；一對閘極電極900’設置於導電結構1300’的上部U的兩側。

在一些實施例中，導電結構1300’的上部U藉由介電層1000間隔並沿著閘極電極900’的側表面與正上方延伸，但不延伸至閘極電極900’的另一側。藉此，可有效降低閘極電極邊緣的電場，而改善元件可靠度。

在一些實施例中，導電結構1300’可依實際需求作為源極(Source，S)或閘極(Gate，G)。

在一些實施例中，導電結構材料層1300的圖案化包含類似上述的微影製程與蝕刻製程，例如藉由微影製程形成圖案化光阻，並藉由圖案化光阻蝕刻導電結構材料層1300。應注意的是，導電結構材料層1300的上部經圖案化後形成導電結構1300’的上部U，而導電結構材料層1300的下部大致上不受圖案化影響，因而標記為導電結構1300’的下部L。

接著，參照第12圖，形成層間介電層1400於導電結構1300’上，以使導電結構1300’與後續形成的源極電極隔絕。在一些實施例中，層間介電層1400包含類似於上述的介電材料，例如氧化物，在此不再贅述。

在一些實施例中，層間介電層1400的形成包含類似於前述的沉積製程、微影製程與蝕刻製程等，例如可藉由沉積製程沉積介電材料，藉由圖案化製程圖案化介電材料，以形成層間介電層1400。應注意的是，層間介電層1400、介電層1000與閘極介電層800所包含的介電材料皆為氧化物，因此在形成層間介電層1400時也會一併圖案化閘極介電層800與介電層1000，使得層間介電層1400的側表面大致上對準閘極介電層800的側表面與介電層1000的側表面。

繼續參照第12圖，形成接觸金屬1500於第一重摻雜區600與第二重摻雜區700上，以電連接後續形成的源極電極。詳細來說，接觸金屬1500完全覆蓋第二重摻雜區700，而僅覆蓋一部分的第一重摻雜區600。在一些實施例中，接觸金屬1500可包含鈦(Ti)、氮化鈦(TiN)、鎳(Ni)。在一些實施例中，接觸金屬1500的形成包含類似於上述的沉積製程、微影製程與蝕刻製程等，在此不再贅述。

繼續參照第12圖，形成源極電極1600於導電結構1300’上。詳細而言，源極電極1600形成於接觸金屬1500與層間介電層1400上。即，源極電極1600完全覆蓋層間介電層1400的頂表面與側表面，以降低導電結構1300’的上部U(場板)邊緣的電場強度。在一些實施例中，源極電極1600可包含類似於上述的導電材料，並且可藉由沉積製程、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法等來形成。

綜上所述，本發明實施例藉由設置於磊晶層中的導電結構的下部，可有效增加磊晶層的摻雜濃度，並且在維持崩潰電壓的情況下有效抑制導通電阻(Rdson)。本發明實施例藉由導電結構的上部，其藉由介電層間隔並設置於閘極電極的正上方與側表面，以降低閘極電極邊緣的氧電場，來改善元件可靠度。本發明實施例藉由導電結構將兩閘極電極隔開，減少了閘極電極的總長度，藉以有效降低閘極對汲極電容(Cgd)。本發明實施例更藉由電流分散層以進一步降低導通電阻(Rdson)。

本揭露的保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例的揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露的保護範圍包括前述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露的保護範圍也包括各個申請專利範圍及實施例的組合。

以上概述數個實施例，以便在所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同目的及/或優點。在所屬技術領域中具有通常知識者也應該理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露的精神及範圍下，做各式各樣的改變、取代及替換。

100:基板

200:汲極電極

300:磊晶層

400,400’,400”:電流分散層

500:井區

600:第一重摻雜區

700:第二重摻雜區

800:閘極介電層

900:圖案化閘極電極

900’:閘極電極

1000:介電層

1100:保護層

1100’:圖案化保護層

1200:屏蔽介電層

1300:導電結構材料層

1300’:導電結構

1400:層間介電層

1500:接觸金屬

1600:源極電極

S1:第一側表面

S2:第二側表面

U:上部

L:下部

T:溝槽

藉由以下的詳述配合所附圖式，能夠更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件（feature）可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。第1-12圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。