TWI732182B

TWI732182B - 半導體裝置及其形成方法

Info

Publication number: TWI732182B
Application number: TW108106140A
Authority: TW
Inventors: 李文山; 李宗曄; 陳富信
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2019-02-23
Filing date: 2019-02-23
Publication date: 2021-07-01
Also published as: TW202032790A

Abstract

本發明提供半導體裝置，半導體裝置包含基底具有第一導電型，磊晶層具有第一導電型，設置於基底上，且磊晶層內具有溝槽，第一井區設置於磊晶層中且在溝槽下方，且具有不同於第一導電型的第二導電型，第一閘極電極設置於溝槽中，且具有第二導電型，以及第二閘極電極設置於溝槽中且位於第一閘極電極上方，其中第二閘極電極透過第一絕緣層與第一閘極電極隔開。本發明亦提供半導體裝置的製造方法。

Description

半導體裝置及其形成方法

本發明實施例係有關於半導體技術，且特別是有關於具有溝槽式閘極(trench gate)和超接面(super junction)結構的金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)及其形成方法。

高壓元件技術應用於高電壓與高功率的積體電路，傳統的功率電晶體為了達到高耐壓及高電流，驅動電流的流動由平面方向發展為垂直方向。目前發展出具有溝槽式閘極和超接面結構的金屬氧化物半導體場效電晶體(MOSFET)，可以提高n型磊晶漂移摻雜區的摻雜濃度，進而改善元件的導通電阻。

傳統利用多層磊晶技術(multi-epi technology)來形成超接面結構，上述多層磊晶技術需要進行多次包括磊晶、植入p型摻雜物、高溫擴散的製程循環。因此，上述多層磊晶技術會有製程步驟多、成本高等缺點。並且，傳統的垂直式擴散金屬氧化物半導體場效電晶體的元件尺寸較難微縮化。

因此，有必要尋求具有溝槽式閘極和超接面結構的金屬氧化物半導體場效電晶體及其形成方法，其能夠解決或改善上述的問題。

在一些實施例中，提供半導體裝置，半導體裝置包含基底，具有第一導電型；磊晶層，具有第一導電型，設置於基底上，且磊晶層內具有溝槽；第一井區，設置於磊晶層中且在溝槽下方，且具有不同於第一導電型的第二導電型；第一閘極電極，設置於溝槽中，且具有第二導電型；以及第二閘極電極，設置於溝槽中且位於第一閘極電極上方，其中第二閘極電極透過第一絕緣層與第一閘極電極隔開。

在一些其他實施例中，提供半導體裝置的形成方法，此方法包含提供具有第一導電型的基底；在基板上形成具有第一導電型的磊晶層；在磊晶層中形成溝槽；在磊晶層中且在溝槽下方形成具有第二導電型的第一井區，其中第二導電型不同於第一導電型；在溝槽中形成具有第二導電型的第一閘極電極；以及在溝槽中且位於第一閘極電極上方形成第二閘極電極，其中第二閘極電極透過第一絕緣層與第一閘極電極隔開。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的高壓半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。

請參照第1A-1O圖，其顯示出依據一些實施例之形成第1O圖所示之半導體裝置100的製程的各種階段的剖面示意圖。可在第1A-1O圖所述的階段之前、期間、及/或之後提供額外的操作。在不同的實施例中，可移動、刪除或置換前述的一些操作。可加入額外的部件到半導體裝置。在不同的實施例中，可移動、刪除或置換以下所述的一些部件。

依據一些實施例，如第1A圖所示，提供具有第一導電型的基底101，且做為半導體裝置100的汲極(Drain，D)。在一些實施例中，基底101可由矽或其他半導體材料製成，或者，基底101可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，基底101可由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，基底101包含絕緣層上覆矽(silicon-on-insulator，SOI)基底或其他合適的基底。在本實施例中，第一導電型為n型，但並不限定於此。在一些其他實施例中，第一導電型也可為p型。

隨後，依據一些實施例，進行磊晶成長(epitaxial growth)製程，在基底101上形成磊晶層102，基底101和磊晶層102具有相同的導電型，例如第一導電型。在本實施例中，磊晶層102為n型。在一些實施例中，磊晶層102的摻雜濃度小於基底101的摻雜濃度。在一些實施例中，磊晶成長製程可為金屬有機物化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)、分子束磊晶(molecular beam epitaxy，MBE)、氫化物氣相磊晶(hydride vapour phase epitaxy，HVPE)、液相磊晶(liquid phase epitaxy，LPE)、氯化物氣相磊晶(Cl-VPE)、其他合適的製程方法或前述之組合。

接著，依據一些實施例，如第1B圖所示，透過微影圖案化製程在磊晶層102上形成圖案化遮罩103，圖案化遮罩103具有開口103a。在本實施例中，圖案化遮罩103的材料可為光阻材料。在一些其他實施例中，圖案化遮罩103的材料可為由氧化物層和氮化物層所組成的硬遮罩(hard mask)。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適製程或前述之組合。

依據一些實施例，如第1C圖所示，在形成圖案化遮罩103之後，經由圖案化遮罩103的開口103a對磊晶層102進行蝕刻製程，以在磊晶層102中形成溝槽104。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。應理解的是，第1C圖所示之溝槽104尺寸、形狀、及位置僅為例示，而非用以限制本發明實施例。

接著，依據一些實施例，如第1D圖所示，以圖案化遮罩103作為保護遮罩對溝槽104進行離子佈植製程和熱驅入(drive in)製程，以形成第一井區105。在本實施例中，第一井區105設置於溝槽104下方，且第一井區105與溝槽104垂直重疊。在本實施例中，第一井區105具有不同於基底101和磊晶層102的導電型，例如第二導電型。也就是說，在本實施例中，第一井區105為p型。在一些實施例中，第一井區105的摻雜物可為硼(B)。在一些實施例中，第一井區105的摻雜濃度在約1E15 atoms/cm³ 至約1E18 atoms/cm³ 的範圍內。

在本實施例中，透過以離子佈植製程和熱驅入製程將第一井區105設置於溝槽104的底部下方，不需要進行多次包括磊晶、植入p型摻雜物、高溫擴散的製程循環。因此，形成第一井區105的製程簡單，且不需要負擔昂貴的磊晶成本。再者，由於第一井區105位於溝槽104的底部下方，因此第一井區105不佔用額外空間(例如橫向的磊晶層102的空間)，故可降低單元間距(cell pitch)，進而降低通道區電阻。在本實施例中，第二導電型的第一井區105作為降低表面電場(reduced surface field，RESURF)區，因此提高後續完成之半導體裝置100的崩潰電壓。也就是說，第一井區105可改善半導體裝置100的耐壓能力。

依據一些實施例，如第1E圖所示，透過氧化製程在溝槽104中且在第一井區105上形成絕緣層106，並對絕緣層106進行熱驅入製程，以增加絕緣層106的緻密度。在一些實施例中，絕緣層106覆蓋磊晶層102透過溝槽104暴露的部分。在一些實施例中，絕緣層106可為氧化矽、氧化鍺、其它合適的半導體氧化物材料或前述之組合。在一些實施例中，氧化製程可為熱氧化法、自由基氧化法或其他合適的製程。在一些實施例中，熱驅入製程可為快速熱退火(rapid thermal annealing，RTA)製程。

依據一些實施例，如第1F圖所示，進行蝕刻製程以移除絕緣層106的底部，進而暴露出第一井區105。在一些實施例中，在蝕刻製程之後，保留了絕緣層106的側壁部分。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

接著，依據一些實施例，以圖案化遮罩103和剩下的絕緣層106的側壁部分作為保護遮罩對溝槽104進行離子佈植製程，以形成第一重摻雜區107。在本實施例中，第一重摻雜區107在第一井區105的上部中。在本實施例中，第一重摻雜區107和第一井區105具有相同的導電型，例如第二導電型。也就是說，在本實施例中，第一重摻雜區107為p型。在一些實施例中，第一重摻雜區107的摻雜物可為二氟化硼(BF₂ )。在一些實施例中，第一重摻雜區107的摻雜濃度大於第一井區105的摻雜濃度。在一些實施例中，第一重摻雜區107的摻雜濃度在約1E19 atoms/cm³ 至約1E21 atoms/cm³ 的範圍內。在本實施例中，第二導電型的第一重摻雜區107也作為降低表面電場(RESURF)區，以進一步加強降低表面電場的效果。

依據一些實施例，如第1G圖所示，透過沉積製程、微影圖案化製程及蝕刻製程在溝槽104中形成第一閘極電極材料。接著，以圖案化遮罩103和剩下的絕緣層106的側壁部分作為保護遮罩對第一閘極電極材料進行離子佈植製程和熱驅入製程，以形成第一閘極電極108。在本實施例中，第一閘極電極108填入溝槽104的下部而未填滿溝槽104，且絕緣層106圍繞第一閘極電極108。在本實施例中，絕緣層106設置於第一閘極電極108與磊晶層102之間。在本實施例中，第一閘極電極108與第一井區105垂直重疊。

在一些實施例中，第一閘極電極108可為一或多層結構，且由非晶矽、多晶矽或前述之組合所形成在一些實施例中，沉積製程可為物理氣相沉積(physical vapor deposition，PVD)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、其他合適的製程或前述之組合。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

在本實施例中，第一閘極電極108和第一井區105具有相同的導電型，例如第二導電型。也就是說，在本實施例中，第一閘極電極108為p型。在一些實施例中，第一閘極電極108的摻雜物可為二氟化硼(BF₂ )。在一些實施例中，第一閘極電極108的摻雜濃度大於第一井區105的摻雜濃度。在一些實施例中，第一閘極電極108的摻雜濃度在約1E19 atoms/cm³ 至約1E21 atoms/cm³ 的範圍內。在本實施例中，第二導電型的第一閘極電極108也作為降低表面電場(RESURF)區，以進一步加強降低表面電場的效果。

在本實施例中，第二導電型的第一閘極電極108、第一重摻雜區107和第一井區105可共同作為降低表面電場(RESURF)區，以延伸P-N接面空乏區的長度，降低電極下方的最大電場，因此提高後續完成之半導體裝置100的崩潰電壓。也就是說，第一閘極電極108、第一重摻雜區107和第一井區105可改善半導體裝置100的耐壓能力。再者，相較於僅以離子佈植製程形成降低表面電場區，在本實施例中，第一閘極電極108、第一重摻雜區107和第一井區105可大幅增加降低表面電場區的深度，進一步大幅增加半導體裝置100的耐壓能力。

接著，依據一些實施例，如第1H圖所示，透過蝕刻製程移除絕緣層106的上部。在一些實施例中，在蝕刻製程之後，絕緣層106的頂表面高於第一閘極電極108的頂表面。在一些其他實施例中，在蝕刻製程之後，絕緣層106的頂表面低於第一閘極電極108的頂表面。在一些其他實施例中，在蝕刻製程之後，絕緣層106的頂表面與第一閘極電極108的頂表面共平面。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

依據一些實施例，如第1I圖所示，在溝槽104中的第一閘極電極108上形成遮罩層109。在本實施例中，遮罩層109覆蓋絕緣層106和第一閘極電極108。在一些實施例中，遮罩層109的材料相同於圖案化遮罩103的材料。在一些其他實施例中，遮罩層109的材料不同於圖案化遮罩103的材料。在一些實施例中，透過沉積製程或塗佈製程形成一遮罩材料，接著進行回蝕刻來形成遮罩層109。

接著，依據一些實施例，如第1J圖所示，在形成遮罩層109之後，移除圖案化遮罩103。在移除圖案化遮罩103期間，遮罩層109覆蓋第一閘極電極108，因此遮罩層109可避免圖案化遮罩103的移除製程損壞第一閘極電極108。

接著，依據一些實施例，如第1K圖所示，在移除圖案化遮罩103之後，移除遮罩層109，以暴露出第一閘極電極108和絕緣層106。依據一些實施例，在移除遮罩層109之後，可選擇性地進行清洗製程。

依據一些實施例，如第1L圖所示，透過沉積製程在磊晶層102、絕緣層106和第一閘極電極108上形成絕緣層110。在一些實施例中，絕緣層110從磊晶層102的頂表面延伸至溝槽104中，並覆蓋磊晶層102的側壁以及絕緣層106和第一閘極電極108的頂表面。在本實施例中，絕緣層110並未填滿溝槽104。也就是說，在形成絕緣層110之後，在溝槽104中的絕緣層110上具有一空間。在一些實施例中，絕緣層110可為氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)介電材料或前述之組合。在一些實施例中，絕緣層110的材料不同於第一絕緣層106的材料。在一些其他實施例中，絕緣層110的材料相同於絕緣層106的材料。在本實施例中，沉積製程為順應性沉積製程，且可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程或前述之組合。

接著，依據一些實施例，透過沉積製程、微影圖案化製程及蝕刻製程在溝槽104中的絕緣層110上形成第二閘極電極111。在一些實施例中，第二閘極電極111填滿先前在溝槽104中的絕緣層110上的空間。在本實施例中，第二閘極電極111位於第一閘極電極108上，且第二閘極電極111透過絕緣層110與第一閘極電極108隔開。在本實施例中，第二閘極電極111與第一井區105垂直重疊。在一些實施例中，如第1L圖所示，第二閘極電極111的橫向寬度大於第一閘極電極108的橫向寬度。

在一些實施例中，第二閘極電極111可為一或多層結構，且由非晶矽、多晶矽、一或多種金屬、金屬氮化物、金屬矽化物、導電金屬氧化物或前述之組合所形成。明確而言，前述金屬可包括但不限於鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)或鉿(Hf)。上述金屬氮化物可包括但不限於氮化鉬(MoN)、氮化鎢(WN)、氮化鈦(TiN)以及氮化鉭(TaN)。前述金屬矽化物可包括但不限於矽化鎢(WSi_x )。前述導電金屬氧化物可包括但不限於釕金屬氧化物(RuO₂ )以及銦錫金屬氧化物(indium tin oxide，ITO)。在一些實施例中，沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程或前述之組合。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

在本實施例中，透過第一閘極電極108設置於第二閘極電極111下方，可消除傳統超接面溝槽金屬氧化物半導體場效電晶體的溝槽底部的閘極-汲極電容(Cgd)，有效降低閘極-汲極電荷(Qgd)。

此外，在本實施例中，透過第一井區105設置於溝槽104的底部以及第一閘極電極108和第二閘極電極111下方，可避免傳統超接面功率金屬氧化物半導體場效電晶體的接面場效電晶體(junction field effect transistor，JFET)效應，進而有效降低導通電阻(Rds)。

依據一些實施例，如第1M圖所示，進行離子佈植製程，以在磊晶層102中形成第二井區112。接著，進行另一離子佈植製程，以在第二井區112上方形成第二重摻雜區113。在一些實施例中，第二井區112係做為半導體裝置100的通道區，第二重摻雜區113係做為半導體裝置100的源極(Source，S)。在本實施例中，第二井區112和第二重摻雜區113圍繞第二閘極電極111。在本實施例中，第二井區112與第一井區105隔開。在一些實施例中，第二井區112的底表面高於第一閘極電極108的頂表面。也就是說，第二井區112與磊晶層102之間的界面高於第一閘極電極108的頂表面。

在本實施例中，第二井區112和第一井區105具有相同的導電型，例如第二導電型。也就是說，在本實施例中，第二井區112為p型。在本實施例中，第二重摻雜區113和磊晶層102具有相同的導電型，例如第一導電型。也就是說，在本實施例中，第二重摻雜區113為n型。在一些實施例中，第二重摻雜區113的摻雜濃度大於磊晶層102。在一些實施例中，第二井區112的摻雜濃度在約1E16 atoms/cm³ 至約1E18 atoms/cm³ 的範圍內。在一些實施例中，第二重摻雜區113的摻雜濃度在約1E18 atoms/cm³ 至約1E21 atoms/cm³ 的範圍內。

在本實施例中，由於第二井區112與第一井區105隔開，因此可避免第一井區105因高電場撞擊離子化(impact ionization)而產生漏電，並可將崩潰電流(avalanche current)直接導入作為源極的第二重摻雜區113來排掉，避免崩潰電流經由第一井區105進入第二井區112導致周圍的絕緣層110發生閘極氧化物充電/閘極氧化物充電注入(gate oxide charging/gate oxide injection)的問題，進而改善閘極氧化物可靠性。再者，由於第二井區112與第一井區105隔開可避免發生漏電，因此可避免寄生雙極性接面場效電晶體(bipolar junction transistor，BJT)因漏電而啟動，進而避免非鉗位感應負載(unclamped inductive load，UIL)耐用性(ruggedness)的問題。

接著，依據一些實施例，如第1N圖所示，透過沉積製程、微影圖案化製程及蝕刻製程在第二閘極電極111上形成介電層114。在本實施例中，介電層114覆蓋第二閘極電極111和絕緣層110，且具有開口114a暴露出第二井區112和第二重摻雜區113。

在一些實施例中，介電層114可為氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)介電材料或前述之組合。在一些實施例中，介電層114的材料不同於絕緣層110的材料。在一些其他實施例中，介電層114的材料相同於絕緣層110的材料。在一些實施例中，沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程或前述之組合。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

依據一些實施例，如第1O圖所示，透過沉積製程、微影圖案化製程及蝕刻製程在介電層114的開口114a中形成接點115。在一些實施例中，接點115延伸穿透介電層114和第二重摻雜區113，並延伸至第二井區112中，以電性連接至第二井區112和第二重摻雜區113。在一些實施例中，接點115可包含銅、銀、金、鋁、鎢或前述之組合或其他合適的導電材料。在一些實施例中，沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程或前述之組合。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

依據一些實施例，如第1O圖所示，在形成接點115之前，可進行離子佈植製程，以在第二井區112中形成接點摻雜區116。在一些實施例中，接點摻雜區116位於接點115下方，且接點摻雜區116和第二井區112具有相同的導電型，例如第二導電型。也就是說，在本實施例中，接點摻雜區116為p型。在一些實施例中，接點摻雜區116的摻雜濃度在約1E19 atoms/cm³ 至約1E21 atoms/cm³ 的範圍內。

在一些實施例中，可透過沉積製程、微影圖案化製程及蝕刻製程在接點115與介電層114之間形成阻障層(未顯示)。在一些實施例中，阻障層可包含氮化鈦(TiN)、三氧化二鋁(Al₂ O₃ )、氧化鎂(MgO)、氮化鋁(AlN)、五氧化二鉭(Ta₂ O₅ )、二氧化矽(SiO₂ )、二氧化鉿(HfO₂ )、二氧化鋯(ZrO₂ )、氟化鎂(MgF₂ )、氟化鈣(CaF₂ )或前述之組合。

依據一些實施例，如第1O圖所示，在形成接點115之後，可透過沉積製程在接點115上形成金屬層117。在一些實施例中，金屬層117覆蓋介電層114和接點115，且電性連接至接點115。在一些實施例中，金屬層117可包含銅、銀、金、鋁、鎢或前述之組合或其他合適的導電材料。在一些實施例中，金屬層117的材料相同於接點115的材料。在一些其他實施例中，金屬層117的材料不同於接點115的材料。在一些實施例中，沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程或前述之組合。在一些實施例中，在形成金屬層117之後，完成半導體裝置100的製程。

根據本發明的一些實施例，透過以離子佈植製程和熱驅入製程將第一井區設置於溝槽的底部下方，不需要進行多次包括磊晶、植入p型摻雜物、高溫擴散的製程循環。因此，形成第一井區的製程簡單，且不需要負擔昂貴的磊晶成本。再者，由於第一井區位於溝槽的底部下方，因此第一井區不佔用額外空間(例如橫向的磊晶層102的空間)，故可降低單元間距，進而降低通道區電阻。

此外，第一閘極電極、第一重摻雜區和第一井區可共同作為降低表面電場(RESURF)區，因此提高半導體裝置的崩潰電壓，即改善半導體裝置的耐壓能力。再者，相較於僅以離子佈植製程形成降低表面電場區，在本實施例中，第一閘極電極、第一重摻雜區和第一井區可大幅增加降低表面電場區的深度，進一步大幅增加半導體裝置的耐壓能力。

另外，由於第二井區與第一井區隔開，因此可避免第一井區因高電場撞擊離子化而產生漏電，並可將崩潰電流直接導入作為源極的第二重摻雜區來排掉，避免發生閘極氧化物充電/閘極氧化物充電注入的問題，進而改善閘極氧化物可靠性。再者，由於第二井區與第一井區隔開可避免發生漏電，因此可避免寄生雙極性接面場效電晶體(BJT)因漏電而啟動，進而避免非鉗位感應負載(UIL)耐用性(ruggedness)的問題。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

100:半導體裝置101:基底102:磊晶層103:圖案化遮罩103a、114a:開口104:溝槽105:第一井區106、110:絕緣層107:第一重摻雜區108:第一閘極電極109:遮罩層111:第二閘極電極112:第二井區113:第二重摻雜區114:介電層115:接點116:接點摻雜區117:金屬層

根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。第1A-1O圖為依據一些實施例之形成半導體裝置的製程的各種階段的剖面示意圖。

100:半導體裝置

101:基底

102:磊晶層

104:溝槽

105:第一井區

106、110:絕緣層

107:第一重摻雜區

108:第一閘極電極

111:第二閘極電極

112:第二井區

113:第二重摻雜區

114:介電層

115:接點

116:接點摻雜區

117:金屬層

Claims

一種半導體裝置，包括：一基底，具有一第一導電型；一磊晶層，具有該第一導電型，設置於該基底上，且該磊晶層內具有一溝槽；一第一井區，設置於該磊晶層中且在該溝槽下方，且具有不同於該第一導電型的一第二導電型；一第一閘極電極，設置於該溝槽中，且具有該第二導電型；以及一第二閘極電極，設置於該溝槽中且位於該第一閘極電極上方，其中該第二閘極電極透過一第一絕緣層與該第一閘極電極隔開。
如申請專利範圍第1項所述之半導體裝置，其中該第一閘極電極的摻雜濃度大於該第一井區的摻雜濃度。
如申請專利範圍第1項所述之半導體裝置，其中該第一閘極電極和該第二閘極電極與該第一井區垂直重疊。
如申請專利範圍第1項所述之半導體裝置，更包括：一第一重摻雜區，設置於該第一井區的上部中，且具有該第二導電型。
如申請專利範圍第4項所述之半導體裝置，其中該第一重摻雜區的摻雜濃度大於該第一井區的摻雜濃度。
如申請專利範圍第1項所述之半導體裝置，更包括：一第二絕緣層，設置於該第一閘極電極與該磊晶層之間。
如申請專利範圍第1項所述之半導體裝置，更包括：一第二井區，圍繞該第二閘極電極，且具有該第二導電型。
如申請專利範圍第7項所述之半導體裝置，其中該第二井區與該第一井區隔開。
如申請專利範圍第7項所述之半導體裝置，更包括：一第二重摻雜區，圍繞該第二閘極電極且位於該第二井區上方，且具有該第一導電型。
如申請專利範圍第9項所述之半導體裝置，更包括：一介電層，設置於該第二閘極電極上；以及一接點，延伸穿透該介電層，並電性連接至該第二井區和該第二重摻雜區。
如申請專利範圍第10項所述之半導體裝置，更包括：一接點摻雜區，設置於該第二井區中且在該接點下方，且具有該第二導電型。
如申請專利範圍第10項所述之半導體裝置，更包括：一金屬層，設置於該接點和該介電層上；以及一阻障層，設置於該接點與該介電層之間。
一種半導體裝置的形成方法，包括：提供具有一第一導電型的一基底；在該基板上形成具有該第一導電型的一磊晶層；在該磊晶層中形成一溝槽；在該磊晶層中且在該溝槽下方形成具有一第二導電型的一第一井區，其中該第二導電型不同於該第一導電型；在該溝槽中形成具有該第二導電型的一第一閘極電極；以及在該溝槽中且位於該第一閘極電極上方形成一第二閘極電極，其中該第二閘極電極透過一第一絕緣層與該第一閘極電極隔開。
如申請專利範圍第13項所述之半導體裝置的形成方法，其中形成該溝槽的步驟包括：在該磊晶層上形成具有一第一開口的一圖案化遮罩；以及透過該第一開口對該磊晶層進行一蝕刻製程。
如申請專利範圍第14項所述之半導體裝置的形成方法，其中形成該第一井區的步驟包括：以該圖案化遮罩作為保護遮罩對該溝槽進行一離子佈植製程和一熱驅入製程。
如申請專利範圍第13項所述之半導體裝置的形成方法，更包括：在形成該第一井區之後以及在形成該第一閘極電極之前，進行一離子佈植製程，以在該第一井區的上部中形成具有該第二導電型的一第一重摻雜區。
如申請專利範圍第13項所述之半導體裝置的形成方法，更包括：在形成該第一閘極電極之後以及在形成該第二閘極電極之前，在該溝槽中的該第一閘極電極上形成一遮罩層；移除該圖案化遮罩；以及移除該遮罩層。
如申請專利範圍第13項所述之半導體裝置的形成方法，更包括：形成具有該第二導電型的一第二井區圍繞該第二閘極電極，以及在該第二井區上方形成具有該第一導電型的一第二重摻雜區，該第二重摻雜區圍繞該第二閘極電極。