TWI653672B

TWI653672B - 半導體裝置及其製造方法

Info

Publication number: TWI653672B
Application number: TW107112882A
Authority: TW
Inventors: 陳琮曄; 傅勝威; 李宗曄
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-04-16
Filing date: 2018-04-16
Publication date: 2019-03-11
Also published as: TW201944467A

Abstract

提供半導體裝置及其製造方法，此方法包含提供具有第一導電型的基底，在基底上形成具有第一導電型的磊晶層，在磊晶層中形成溝槽，在溝槽中和磊晶層的頂表面上形成第一絕緣層，在第一絕緣層上依序形成遮罩電極和遮罩層，使用遮罩層移除第一絕緣層的一部分，其中在移除第一絕緣層的此部分之後，第一絕緣層的頂表面高於遮罩電極的頂表面，移除遮罩層，在第一絕緣層和遮罩電極上形成第二絕緣層，在第二絕緣層上形成閘極電極，在磊晶層中形成具有第二導電型的井區，第二導電型不同於第一導電型，以及在井區中形成具有第一導電型的重摻雜區。

Description

半導體裝置及其製造方法

本發明實施例係有關於半導體技術，特別為有關於分裂式閘極(split-gate)溝槽功率金屬氧化物半導體場效電晶體(trench power metal oxide semiconductor field effect transistor，trench power MOSFET)及其製造方法。

高壓元件技術應用於高電壓與高功率的積體電路，傳統的功率電晶體為了達到高耐壓及高電流，驅動電流的流動由平面方向發展為垂直方向。目前發展出具有溝槽式閘極(trench gate)的金屬氧化物半導體場效電晶體(MOSFET)，能夠有效地降低導通電阻，且具有較大電流處理能力。

近年來，更研發出分裂式閘極(split-gate)溝槽結構。分裂式閘極溝槽功率金屬氧化物半導體場效電晶體主要包括在閘極溝槽中的上下設置的兩個電極，其中一個電極作為閘極電極，主要控制著金屬氧化物半導體場效電晶體的電流通道的形成，另一個電極則作為遮罩電極，位於閘極電極的正下方，例如可以降低汲極電極與閘極電極之間的寄生電容。然而，在製造分裂式閘極溝槽結構時，容易產生逆向閘極漏電(IGSSR leakage)。

因此，有必要尋求分裂式閘極溝槽功率金屬氧化物半導體場效電晶體及其製造方法，其能夠解決或改善上述的問題。

本發明的一些實施例提供半導體裝置的製造方法，包括：提供具有第一導電型的基底；在基底上形成具有第一導電型的磊晶層；在磊晶層中形成溝槽；在溝槽中和磊晶層的頂表面上形成第一絕緣層；在第一絕緣層上依序形成遮罩電極和遮罩層；使用遮罩層移除第一絕緣層的一部分，其中在移除第一絕緣層的此部分之後，第一絕緣層的頂表面高於遮罩電極的頂表面；移除遮罩層；在第一絕緣層和遮罩電極上形成第二絕緣層；在第二絕緣層上形成閘極電極；在磊晶層中形成具有第二導電型的井區，第二導電型不同於第一導電型；以及在井區上形成具有第一導電型的重摻雜區。

本發明的一些實施例提供半導體裝置，包括：基底，具有第一導電型；磊晶層，具有第一導電型，設置於基底上，且磊晶層內具有溝槽；井區，設置於磊晶層上，且具有不同於第一導電型的第二導電型；重摻雜區，設置於井區上，且具有第一導電型；遮罩電極，設置於溝槽中，其中遮罩電極透過第一絕緣層與磊晶層隔開，且第一絕緣層的頂表面高於遮罩電極的頂表面；以及閘極電極，設置於溝槽中且位於遮罩電極上方，其中閘極電極透過第二絕緣層與磊晶層和遮罩電極隔開。

100‧‧‧半導體裝置

101‧‧‧基底

102‧‧‧磊晶層

103‧‧‧圖案化遮罩

103a‧‧‧開口

104‧‧‧溝槽

105、105’‧‧‧第一絕緣層

106‧‧‧遮罩電極

107‧‧‧遮罩材料層

107’‧‧‧遮罩層

108‧‧‧第二絕緣層

109‧‧‧閘極電極

110‧‧‧第三絕緣層

111‧‧‧井區

112‧‧‧重摻雜區

113‧‧‧第一金屬層

T1、T2、T3、T4‧‧‧厚度

第1A-1L圖顯示依據本發明的一些實施例之半導體裝置的製造方法在各階段的剖面示意圖。

以下說明本發明實施例之半導體裝置及其製造方法。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

請參照第1A-1L圖，其顯示出依據本發明的一些實施例之形成第1L圖所示之半導體裝置100的製造方法在各階段的剖面示意圖。可在第1A-1L圖所述的階段之前、期間、及/或之後提供額外的操作。在不同的實施例中，可移動、刪除或置換前述的一些操作。可加入額外的部件到半導體裝置。在不同的實施例中，可移動、刪除或置換以下所述的一些部件。

依據一些實施例，如第1A圖所示，提供具有第一導電型的基底101，且做為半導體裝置100的汲極(Drain，D)。在一些實施例中，基底101可由矽或其他半導體材料製成，或者，基底101可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，基底101可由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，基底101包含絕緣層上覆矽 (silicon-on-insulator，SOI)基底或其他合適的基底。在本實施例中，第一導電型為n型，但並不限定於此。在一些其他實施例中，第一導電型也可為p型。

隨後，依據一些實施例，進行磊晶成長(epitaxial growth)製程，在基底101上形成磊晶層102，半導體基底101和磊晶層102具有相同的導電型，例如第一導電型。在本實施例中，磊晶層102為n型。在一些實施例中，磊晶成長製程可為金屬有機物化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、電漿增強化學氣相沉積法(plasma-enhanced CVD，PECVD)、分子束磊晶法(molecular beam epitaxy，MBE)、氫化物氣相磊晶法(hydride vapour phase epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物氣相磊晶法(Cl-VPE)、其他合適的製程方法或前述之組合。

接著，依據一些實施例，如第1B圖所示，透過微影圖案化製程在磊晶層102上形成圖案化遮罩103，圖案化遮罩103具有開口103a。在本實施例中，圖案化遮罩103的材料可為光阻材料。在一些其他實施例中，圖案化遮罩103的材料可為由氧化物層和氮化物層所組成的硬遮罩(hard mask)。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適製程或前述之組合。

依據一些實施例，如第1C圖所示，在形成圖案化遮罩103之後，經由圖案化遮罩103的開口103a對磊晶層102實施蝕刻製程，以在磊晶層102中形成溝槽104。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。在形成溝槽104之後，移除圖案化遮罩103。應理解的是，第1C圖所示之溝槽104尺寸、形狀、及位置僅為例示，而非用以限制本發明實施例。

依據一些實施例，如第1D圖所示，透過氧化製程在溝槽104中和磊晶層102的頂表面上形成第一絕緣層105，並對第一絕緣層105實施退火製程，以增加第一絕緣層105的緻密度。在一些實施例中，第一絕緣層105具有均勻的厚度T1。在一些實施例中，厚度T1在50nm至500nm的範圍內。可根據半導體裝置的元件尺寸及設計需要而調整第一絕緣層105的厚度T1。在一些實施例中，第一絕緣層105可為氧化矽、氧化鍺、其它合適的半導體氧化物材料或前述之組合。在一些實施例中，氧化製程可為熱氧化法、自由基氧化法或其他合適的製程。在一些實施例中，退火製程可為快速熱退火(rapid thermal annealing，RTA)製程。

依據一些實施例，如第1E圖所示，透過沉積製程、微影圖案化製程及蝕刻製程在溝槽104中的第一絕緣層105上形成遮罩電極106。在本實施例中，遮罩電極106填入溝槽104的下部而未填滿溝槽104，且第一絕緣層105圍繞遮罩電極106。在一些實施例中，遮罩電極106具有均勻的厚度T2。在一些實施例中，厚度T2在500nm至5000nm的範圍內。可根據半導體裝置的元件尺寸及設計需要而調整遮罩電極106的厚度T2。在一些實施例中，遮罩電極106之材料可為一或多層結構，且由非晶矽、多晶矽、一或多種金屬、金屬氮化物、金屬矽化物、導電金屬氧化物或前述之組合所形成。明確而言，前述金屬可包括但不限於鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)或鉿(Hf)。上述金屬氮化物可包括但不限於氮化鉬(MoN)、氮化鎢(WN)、氮化鈦(TiN)以及氮化鉭(TaN)。前述金屬矽化物可包括但不限於矽化鎢(WSi_x)。前述導電金屬氧化物可包括但不限於釕金屬氧化物(RuO₂)以及銦錫金屬氧化物(indium tin oxide，ITO)。在一些實施例中，沉積製程可為物理氣相沈積(physical vapor deposition，PVD)製程、化學氣相沈積(CVD)製程、其他合適的製程或前述之組合。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

接著，依據一些實施例，如第1F圖所示，在第一絕緣層105和遮罩電極106上形成遮罩材料層107。在一些實施例中，遮罩材料層107填滿溝槽104的餘留部分。在一些實施例中，遮罩材料層107的材料相同於圖案化遮罩103的材料。在一些其他實施例中，遮罩材料層107的材料不同於圖案化遮罩103的材料。在一些實施例中，透過沉積製程或塗佈製程形成遮罩材料層107。

依據一些實施例，如第1G圖所示，移除遮罩材料層107的一部分以形成遮罩層107’，並在遮罩層107’上保留溝槽104的一餘留空間。在一些實施例中，第一絕緣層105圍繞遮罩層107’。在一些實施例中，遮罩層107’具有均勻的厚度T3。在一些實施例中，厚度T3在50nm至500nm的範圍內。可根據半導體裝置的元件尺寸及設計需要而調整遮罩層107’的厚度T3。在一些實施例中，遮罩層107’的厚度T3小於遮罩電極106的厚度T2。

接著，依據一些實施例，如第1H圖所示，以遮罩層107’作為遮罩移除第一絕緣層105的一部分，保留第一絕緣層105’。在本實施例中，第一絕緣層105’的頂表面高於遮罩電極106的頂表面，且第一絕緣層105’的頂表面低於遮罩層107’的頂表面。在一些實施例中，第一絕緣層105’也具有均勻的厚度T1。在一些實施例中，在移除製程中，移除第一絕緣層105在磊晶層102的頂表面上的部分以及第一絕緣層105在溝槽104中的上部部分，以暴露出溝槽104中的磊晶層102的一部分。在本實施例中，在形成第一絕緣層105’之後，移除遮罩層107’。

依據一些實施例，如第1I圖所示，透過沉積製程在磊晶層102、第一絕緣層105’和遮罩電極106上形成第二絕緣層108。在一些實施例中，第二絕緣層108具有均勻的厚度T4。在一些實施例中，厚度T4在10nm至200nm的範圍內。可根據半導體裝置的元件尺寸及設計需要而調整第二絕緣層108的厚度T4。在一些實施例中，第一絕緣層105’(或第一絕緣層105)的厚度T1大於第二絕緣層108的厚度T4。在本實施例中，第二絕緣層108在第一絕緣層105’和遮罩電極106上方形成階梯狀上表面，且第二絕緣層108在第一絕緣層105’上的第一部分高於第二絕緣層108在遮罩電極106上的第二部分。在一些其他實施例中，第二絕緣層108在第一絕緣層105’和遮罩電極106上方形成U形上表面。在一些實施例中，第二絕緣層108可為氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)介電材料或前述之組合。。在一些實施例中，第二絕緣層108的材料不同於第一絕緣層105’的材料。在一些其他實施例中，第二絕緣層108的材料相同於第一絕緣層105’的材料。在本實施例中，沉積製程為順應性沉積製程，且可為物理氣相沈積(PVD)製程、化學氣相沈積(CVD)製程、其他合適的製程或前述之組合。

依據一些實施例，如第1J圖所示，透過沉積製程、微影圖案化製程及蝕刻製程在溝槽104中的第二絕緣層108上形成閘極電極109。在一些實施例中，閘極電極109的材料相同於遮罩電極106的材料。在一些其他實施例中，閘極電極109的材料不同於遮罩電極106的材料。在一些實施例中，沉積製程可為物理氣相沈積(PVD)製程、化學氣相沈積(CVD)製程、其他合適的製程或前述之組合。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

透過遮罩層107’的設置，在移除第一絕緣層105的一部分的期間，可避免過度移除第一絕緣層105，即可避免第一絕緣層105底切(undercut)的現象。也就是說，透過遮罩層107’的設置，在移除第一絕緣層105的一部分之後，第一絕緣層105的餘留部分的頂表面可高於遮罩電極106的頂表面。因此，在沉積第二絕緣層108之後，第二絕緣層108在第一絕緣層105’和遮罩電極106上方形成的輪廓較不易發生逆向閘極漏電(IGSSR leakage)。此外，第二絕緣層108在第一絕緣層105’和遮罩電極106上方形成的輪廓也可降低閘極-汲極間電荷(Qgd)，進一步提升半導體裝置的效能。

依據一些實施例，如第1J圖所示，透過沉積製程、微影圖案化製程及蝕刻製程在閘極電極109上形成第三絕緣層110。在一些實施例中，第三絕緣層110的材料不同於第二絕緣層108的材料。在一些其他實施例中，第三絕緣層110的材料相同於第二絕緣層108的材料。在一些實施例中，沉積製程可為物理氣相沈積(PVD)製程、化學氣相沈積(CVD)製程、其他合適的製程或前述之組合。在一些實施例中，微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程或前述之組合。在一些實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

接著，依據一些實施例，如第1K圖所示，透過摻雜製程(例如，離子佈植製程)在磊晶層102中形成井區111，再透過另一摻雜製程(例如，離子佈植製程)在井區111中形成重摻雜區112。依據一些實施例，井區111係做為半導體裝置100的通道區，重摻雜區112係做為半導體裝置100的源極(Source，S)。在本實施例中，井區111和重摻雜區112圍繞溝槽104。在本實施例中，井區111具有不同於基底101的第二導電型，而重摻雜區112具有相同於基底101的第一導電型。在本實施例中，第二導電型為p型，但並不限定於此。在一些其他實施例中，第二導電型也可為n型。在一些實施例中，重摻雜區112的摻雜濃度大於基底101和磊晶層102。

依據一些實施例，如第1L圖所示，透過沉積製程在第二絕緣層108和第三絕緣層110上形成第一金屬層113，第一金屬層113穿透第二絕緣層108以電性連接至重摻雜區112。在一些實施例中，第一金屬層113可為銀、銅、金、鉑、鎢、釙或其他合適的導電材料。在一些實施例中，沉積製程可為物理氣相沈積(PVD)製程、化學氣相沈積(CVD)製程、其他合適的製程或前述之組合。

在一些實施例中，更透過沉積製程在第三絕緣層110上形成第二金屬層(未顯示)，第二金屬層穿透第三絕緣層110、閘極電極109和第二絕緣層108以電性連接至閘極電極109和遮罩電極106。在一些實施例中，第二金屬層可為銀、銅、金、鉑、鎢、釙或其他合適的導電材料。在一些實施例中，沉積製程可為物理氣相沈積(PVD)製程、化學氣相沈積(CVD)製程、其他合適的製程或前述之組合。在形成第一金屬層113和第二金屬層之後，完成半導體裝置100的製程。

依據本發明的一些實施例，透過遮罩層的設置，在移除第一絕緣層的一部分的期間，可避免過度移除第一絕緣層，即可避免第一絕緣層底切的現象。也就是說，透過遮罩層的設置，在移除第一絕緣層的一部分之後，第一絕緣層的餘留部分的頂表面可高於遮罩電極的頂表面。因此，在沉積第二絕緣層之後，第二絕緣層在第一絕緣層和遮罩電極上方形成的輪廓較不易發生逆向閘極漏電。此外，第二絕緣層在第一絕緣層和遮罩電極上方形成的輪廓也可降低閘極-汲極間電荷，進一步提升半導體裝置的效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。

Claims

一種半導體裝置的製造方法，包括：提供具有一第一導電型的一基底；在該基底上形成具有該第一導電型的一磊晶層；在該磊晶層中形成一溝槽；在該溝槽中和該磊晶層的頂表面上形成一第一絕緣層；在該第一絕緣層上依序形成一遮罩電極和一遮罩層；使用該遮罩層移除該第一絕緣層的一部分，其中該第一絕緣層的該部分包含該第一絕緣層在該磊晶層的頂表面上的部分以及該第一絕緣層在該溝槽中的上部部分，其中在移除該第一絕緣層的該部分之後，該第一絕緣層的頂表面高於該遮罩電極的頂表面；移除該遮罩層；在該第一絕緣層和該遮罩電極上形成一第二絕緣層；在該第二絕緣層上形成一閘極電極；在該磊晶層中形成具有一第二導電型的一井區，該第二導電型不同於該第一導電型；以及在該井區中形成具有該第一導電型的一重摻雜區。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該遮罩電極和該遮罩層的步驟包括：在該溝槽的下部填入該遮罩電極；在該遮罩電極上形成一遮罩材料層填滿該溝槽；以及移除該遮罩材料層的一部分以形成該遮罩層，並在該遮罩層上保留該溝槽的一餘留空間。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該遮罩層的厚度小於該遮罩電極的厚度。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中在移除該第一絕緣層的該部分之後，暴露出該溝槽中的該磊晶層。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一絕緣層圍繞該遮罩電極和該遮罩層。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二絕緣層在該第一絕緣層和該遮罩電極上方形成一U形上表面。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二絕緣層在該第一絕緣層和該遮罩電極上方形成一階梯狀上表面，且該第二絕緣層在該第一絕緣層上的一第一部分高於該第二絕緣層在該遮罩電極上的一第二部分。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一絕緣層的厚度大於該第二絕緣層的厚度。
如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在該閘極電極上形成一第三絕緣層；以及在該第三絕緣層上形成一第一金屬層和一第二金屬層，其中該第一金屬層電性連接至該重摻雜區，該第二金屬層電性連接至該閘極電極和該遮罩電極。
一種半導體裝置，包括：一基底，具有一第一導電型；一磊晶層，具有該第一導電型，設置於該基底上，且該磊晶層內具有一溝槽；一井區，設置於該磊晶層上，且具有不同於該第一導電型的一第二導電型；一重摻雜區，設置於該井區上，且具有該第一導電型；一遮罩電極，設置於該溝槽中，其中該遮罩電極透過一第一絕緣層與該磊晶層隔開，且該第一絕緣層的頂表面高於該遮罩電極的頂表面；以及一閘極電極，設置於該溝槽中且位於該遮罩電極上方，其中該閘極電極透過一第二絕緣層與該磊晶層和該遮罩電極隔開，且在該遮罩電極上的該第二絕緣層具有下凹的底表面。
如申請專利範圍第10項所述之半導體裝置，其中該第二絕緣層在該第一絕緣層和該遮罩電極上方形成一U形上表面。
如申請專利範圍第10項所述之半導體裝置，其中該第二絕緣層在該第一絕緣層和該遮罩電極上方形成一階梯狀上表面，且該第二絕緣層在該第一絕緣層上的一第一部分高於該第二絕緣層在該遮罩電極上的一第二部分。
如申請專利範圍第10項所述之半導體裝置，其中該第一絕緣層的厚度大於該第二絕緣層的厚度。
如申請專利範圍第10項所述之半導體裝置，更包括：一第三絕緣層，設置於該閘極電極上；一第一金屬層和一第二金屬層，設置於該第三絕緣層上，其中該第一金屬層電性連接至該重摻雜區，該第二金屬層電性連接至該閘極電極和該遮罩電極。