JP2007311557A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、フォトリソグラフィの工程数を大幅に削減して製造コストを抑え、また電力損失の低減を可能とする半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１導電型の第１の半導体層１８と、前記第１の半導体層１８の上面に設けられた第２導電型の第２の半導体層１４と、前記第２の半導体層１４を貫通して前記第１の半導体層１８に達する複数の第１のトレンチ２０と、前記第１のトレンチ２０の内壁面に設けられたゲート絶縁膜２４と、前記ゲート絶縁膜２４を介して前記第１のトレンチ２０内を充填するゲート電極２６とを備える。前記第２の半導体層１４の上面から前記ＰＮ接合面２１までの距離が、前記第１のトレンチ間２０のほぼ中央部で最も近接となることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にトレンチゲート型の構造を有する半導体装置及びその製造方法に関する。
電力制御用の半導体装置として、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳ型半導体装置がある。近年省エネルギー化の要求から、高効率な半導体装置が求められている。これら電力制御用の半導体装置に対しては、素子の導通損失の低減（すなわちオン抵抗の低減）による高効率化が求められており、このためセルの微細化によるオン抵抗の低減が図られている。特に、素子構造にトレンチゲート構造を採用することにより、チャネル密度を上げて大幅な微細化を実現している。
その様な状況において、製造コスト削減に向けてフォトリソグラフィの工程数を削減でき、更に電力損失の低減を可能とするトレンチゲート型半導体装置とその製造方法が強く望まれている。ここで、フォトリソグラフィの工程数削減を図った例として、下記特許文献１に記載のものがある。この特許文献１では、トレンチ形成用マスクを等方性エッチングにより後退させた後イオン注入用のマスクとして転用し、ソース領域及びウェル領域の形成を自己整合的に実施する旨の記載がある。
特開平１１−２６７５８号公報
本発明は、フォトリソグラフィの工程数を大幅に削減して製造コストを抑え、また電力損失の低減を可能とする半導体装置及びその製造方法を提供する。
本発明の一態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に達する複数の第１のトレンチと、前記第１のトレンチの内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１のトレンチ内を充填するゲート電極とを備え、前記第１の半導体層と前記第２の半導体層との間にＰＮ接合面を有し、前記第２の半導体層の上面から前記ＰＮ接合面までの距離が、前記第１のトレンチ間のほぼ中央部で最も近接となることを特徴としている。
本発明の別の一態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に達する複数の第１のトレンチと、前記第１のトレンチの内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１のトレンチ内を充填するゲート電極と、前記第２の半導体層の上面部に選択的に設けられた複数の第１導電型の第１の拡散領域と、前記第２の半導体層内で前記第１の拡散領域間に設けられた第２導電型のコンタクト領域とを備え、前記第１の半導体層と前記第２の半導体層との間にＰＮ接合面を有し、前記ＰＮ接合面における前記コンタクト領域に対応する位置に凸部形状を有することを特徴としている。
本発明の別の一態様は、第１導電型の第１の半導体結晶層の上面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に複数の第１の開口部を形成し、その後前記第１の開口部内に露出した前記第１の半導体結晶層を一部除去して複数の第１のトレンチを形成する工程と、前記第１の開口部を設けられた前記第１の絶縁膜を後退させることにより第２の絶縁膜を形成するとともに、前記第１のトレンチ上方のコーナー部を露出する工程と、前記第１のトレンチの内壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第１のトレンチの内部にゲート電極用部材を充填する工程と、前記第１の半導体結晶層の上方側から前記第２の絶縁膜をマスクとしてイオン注入法により第２導電型の第１の不純物と第１導電型の第２の不純物を各々前記コーナー部と前記ゲート電極用部材とに導入する工程と、前記コーナー部と前記ゲート電極用部材とに導入した前記第１の不純物と前記第２の不純物とを熱拡散させることにより、前記ゲート電極用部材を第１導電型に導体化し、且つ前記第１の半導体結晶層内に第２導電型の第２の半導体層を形成し、且つ前記コーナー部に第１導電型の拡散領域を形成する工程とを備えたことを特徴としている。
本発明によれば、フォトリソグラフィの工程数を大幅に削減して製造コストを抑え、また電力損失の低減を可能とする半導体装置及びその製造方法を提供することができる。
以下、図面を参照しつつ本発明の実施形態について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態にかかるトレンチゲート型半導体装置の断面構造を例示する模式図である。ここでは、トレンチゲート型半導体装置の一例としてトレンチゲート型ＭＩＳトランジスタを用いて説明する。
また、図２は、トレンチゲート型半導体装置の電極構造を例示する透視平面図である。ここで、図１は図２のＡ−Ａ線に沿った断面図に相当する。
また、以下の説明において、Ｎ型は第１導電型の一例であり、Ｐ型は第２導電型の一例である。本実施形態では、Ｎ型を示すのに「Ｎ−」、「Ｎ」、「Ｎ＋」を用い、Ｐ型を示すのに「Ｐ−」、「Ｐ」、「Ｐ＋」を用いている。「Ｎ」を基準にすると「Ｎ＋」はＮ型の不純物濃度が高いことを示し、「Ｎ−」はＮ型の不純物濃度が低いことを示している。Ｐ型についても同様である。
（第１の実施形態の構造）
図１に示すように、Ｎ＋型半導体基板１０上には、第１の半導体結晶層としてのＮ−型エピタキシャル層１２が設けられる。Ｎ＋型半導体基板１０は、トレンチゲート型ＭＩＳトランジスタのドレイン領域１３となる。Ｎ−型エピタキシャル層１２内の上部には、第２の半導体層としてのＰ型ベース層１４が設けられる。Ｐ型ベース層１４の表面部には、選択的にＮ＋型ソース領域１６が設けられる。Ｎ＋型半導体基板１０の上面とＰ型ベース層１４の底面との間に挟まれたＮ−型エピタキシャル層１２の部分は、トレンチゲート型ＭＩＳトランジスタのＮ−型ドリフト層（第１の半導体層）１８となる。
Ｎ−型エピタキシャル層１２の上面側からＮ＋型ソース領域１６とＰ型ベース層１４を貫通してＮ型ドリフト層１８に達する第１のトレンチ２０が設けられる。Ｎ型ドリフト層１８とＰ型ベース層１４との間（境界）には、ＰＮ接合面２１が形成される。このＰＮ接合面２１は、隣り合う第１のトレンチ２０間のほぼ中央部にＰ型ベース層１４の上面側に向かって凸部形状２２を有する。この凸部形状２２は、Ｎ−型エピタキシャル層１２の上面から第１のトレンチの側壁に隣接するＰ型ベース層１４の底部までの距離（Lt）が、第１のトレンチ２０間のほぼ中央部におけるＮ−型エピタキシャル層１２の上面からＰ型ベース層１４の底面までの距離（Lb）よりも長くなるように設計されている。言い換えれば、この凸部形状２２は、Ｎ−型エピタキシャル層１２の上面からＰＮ接合面２１までの距離が、第１のトレンチ２０間のほぼ中央部で最も近接（最近接）となるように設計されている。また、上述のＮ−型エピタキシャル層１２の上面は、Ｐ型ベース層１４の上面といいかえることもできる。
ここで、第１のトレンチ２０の側壁に隣接するＰ型ベース層１４内では、例えば短チャネル効果等の望ましくない現象を抑制する必要がある。そのため、Ｐ型ベース層１４はその抑制に必要なチャネル長を持つように設けられる。また、凸部形状２２があることで、Ｐ型ベース層１４内からソース電極まで引き出し抵抗を低減でき、キャリアの排出電流をより大きく取ることができる。その結果、トランジスタをターンオフする場合に、導通状態においてＰ型ベース層１４内に蓄積されたキャリア（正孔）をトランジスタ外部へと素早く排出することができる。これについては、（第１の実施形態の主要な効果）で詳しく述べる。
第１のトレンチ２０の内壁部には、ゲート絶縁膜２４が設けられる。第１のトレンチ２０の内部には、ゲート絶縁膜２４を介して導電性部材（例えば、導電性ポリシリコン）が埋め込まれている。この導電性部材がトレンチゲート電極２６として用いられる。
トレンチゲート電極２６の上部とＮ＋型ソース領域１６の露出した一部とを覆うように層間絶縁膜２８が設けられる。隣り合うＮ＋型ソース領域１６の間の表面部には、Ｐ型ベース層１４と電気的に接続されるＰ＋型ベースコンタクト領域３０が設けられる。ここで、先に述べた凸部形状２２は、ＰＮ接合面２１におけるＰ＋型ベースコンタクト領域３０に対応する位置に設けられていると言い換えることもできる。
Ｐ＋型ベースコンタクト領域３０とＮ＋型ソース領域１６の一部とが露出した状態で、層間絶縁膜２８を覆うようにソース電極３２が設けられる。ソース電極３２は、例えばＴｉＷ等のバリアメタルとＡｌとの積層膜からなり、Ｎ＋型ソース領域１６とＰ＋型ベースコンタクト領域３０とに電気的に接続されている。ドレイン領域１３であるＮ＋型半導体基板１０の裏面には、ドレイン電極３４が形成される。
次に、図２を参照しつつ、このトレンチゲート型ＭＩＳトランジスタの平面図を説明する。図１（図２のＡ−Ａ線に沿った断面図に相当）において、互いに並行して設けられた複数のトレンチゲート電極２６は、これらトレンチゲート電極２６と略直交して設けられたゲート電極部ＧＥで連結されている。更に、トレンチゲート電極２６は、ゲート電極部ＧＥに対するゲートコンタクトＧＣにより図示しないゲート配線に接続されている。また、図示しない層間絶縁膜を介したソースコンタクトＳＣにより、Ｎ＋型ソース領域１６及びＰ＋型ベースコンタクト領域３０にソース電極３２が接続されている。これらゲート配線とソース電極３２とは、図示しない層間絶縁膜により絶縁されている。
（第１の実施形態の半導体装置の動作）
トレンチゲート型ＭＩＳトランジスタの動作について図１を用いて説明する。この動作において、Ｎ＋型ソース領域１６及びＰ＋型ベースコンタクト領域３０は接地されている。また、ドレイン領域１３であるＮ＋型半導体基板１０には、ドレイン電極３４を介して所定の正電圧が印加されている。なお、図示しないチャネルストッパ電極に対しても、ドレイン電極３４と同じ正電圧が印加される。
トレンチゲート型ＭＩＳトランジスタをオン動作させる場合、所定の正電圧をトレンチゲート電極２６に印加する。これにより、第１のトレンチ２０の側壁に接するＰ型ベース層１４内には、反転層が形成される。Ｎ＋型ソース領域１６からの電子は、この反転層を通り、Ｎ型ドリフト層１８に注入され、ドレイン領域１３であるＮ＋型半導体基板１０に達する。したがって、電流がＮ＋型半導体基板１０からＮ＋型ソース領域１６に流れることになる。
一方、トレンチゲート型ＭＩＳトランジスタをオフ動作させる場合、トレンチゲート電極２６の電位がＮ＋型ソース領域１６の電位以下になるように、トレンチゲート電極２６に印加する電圧を制御する。これにより、第１のトレンチ２０の側壁に接するＰ型ベース層１４内では反転層が消滅し、Ｎ＋型ソース領域１６からＮ型ドリフト層１８への電子の注入が停止する。したがって、Ｎ＋型半導体基板１０からＮ＋型ソース領域１６に電流が流れない。そして、オフ時、Ｎ型ドリフト層１８とＰ型ベース層１４との間に形成されるＰＮ接合から延びる空乏層により、Ｎ型ドリフト層１８が空乏化され、トレンチゲート型ＭＩＳトランジスタの耐圧が保持される。
（第１の実施形態の製造方法）
次に、図３〜図９は、本実施形態にかかるトレンチゲート型ＭＩＳトランジスタの各製造工程を示す断面図である。
図３に示すように、Ｎ＋型半導体基板１０上には、エピタキシャル成長法によりＮ−型エピタキシャル層（第１の半導体結晶層）１２が形成される。ここで、Ｎ＋型半導体基板１０（例えば、シリコン基板）は、トレンチゲート型ＭＩＳトランジスタのドレイン領域１３となる。次にＮ−型エピタキシャル層１２の上には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法等により第１の絶縁膜３６が形成される。ここで、第１の絶縁膜３６の厚さは、例えば０．５マイクロメートル程度である。
次に、例えばレジストマスク（図示せず）を用いた選択エッチング法により、この第１の絶縁膜３６に複数の第１の開口部３８を形成する。その後、前記第１の開口部３８内に露出したＮ−型エピタキシャル層１２をドライエッチング法により一部除去して複数の第１のトレンチ２０を形成する。ドライエッチング法としては、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法等、あるいはそれらの組み合わせて用いればよい。ここで、第１のトレンチ２０の側壁の長さＬ１と底部の幅Ｗ１は、例えば約１．０マイクロメートルと約０．５マイクロメートルである。また隣り合う第１のトレンチ２０間の距離Ｄは、例えば１．５マイクロメートルである。
次に、図４に示すように、等方性エッチング（ウェットエッチング、あるいはＣＤＥ等）法を用いて第１の絶縁膜３６を後退させることにより、第２の絶縁膜４０を形成する。その結果、第１のトレンチ２０上方のコーナー部４２が露出した状態となる。ここで、第１の絶縁膜３６の後退量ｄは、例えば約０．２マイクロメートルである。その後、熱酸化法あるいはＣＶＤ法により、第１のトレンチ２０の内壁面にゲート絶縁膜２４を形成する。次に、ＣＶＤ法によりゲート絶縁膜２４を介して第１のトレンチ２０の内部にトレンチゲート電極２６となるポリシリコン２７を充填する。
次に、図５に示すように、Ｎ−型エピタキシャル層１２の上方側から第２の絶縁膜４０をマスクとして例えばボロンとヒ素のイオン注入を実施する。その結果、トレンチ上方のコーナー部４２とポリシリコン２７とに自己整合的にボロンとヒ素が導入される。ここで、ボロンのイオン注入条件は、例えばイオンの加速エネルギー：６０ＫｅＶ、ドーズ量：３Ｅ１３ａｔｏｍｓ／ｃｍ２、注入角度（半導体基板表面の鉛直方向からなす角度）：７°であり、一方ヒ素のイオン注入条件は、例えばイオンの加速エネルギー：６５ＫｅＶ、ドーズ量：３Ｅ１５ａｔｏｍｓ／ｃｍ２、注入角度（半導体基板表面の鉛直方向からなす角度）：７°である。
次に、図６に示すように、この導入されたボロンとヒ素とを熱拡散（ボロンとヒ素の二重拡散）させることにより、ポリシリコン２７がＮ型に導体化され、また隣り合う前記第１のトレンチ２０間のほぼ中央部に挟まれたＮ−型エピタキシャル層１２内には凸部形状２２の底面を有するＰ型ベース層（第２の半導体層）１４が形成される。同様に、第１のトレンチ２０上方のコーナー部４２にはＮ＋型ソース領域１６が形成される。ここで、ヒ素と比べてボロンがより拡散する理由は、ボロンの方が同じ拡散温度で約一桁程度拡散係数が大きいためである。
結果的に、Ｐ型ベース層１４は、Ｎ−型エピタキシャル層１２の上面から深さ約１．０マイクロメートル、不純物濃度約１Ｅ１７ａｔｏｍｓ／ｃｍ３を有し、またＮ＋型ソース領域１６は、Ｎ−型エピタキシャル層１２の上面から深さ約０．４マイクロメートル、不純物濃度約１Ｅ２０ａｔｏｍｓ／ｃｍ３を有することになる。
ここで、凸部形状２２のサイズは、第１の絶縁膜３６の後退量ｄと不純物（ボロン）の熱拡散温度を適宜選択することにより制御することができる。例えば、後退量ｄを大きくし不純物の熱拡散温度を高めに設定すれば、各コーナー部４２からの不純物拡散の重ね合わせによりＰ型ベース層の底面はより平坦化することができる。
またここで、ポリシリコン２７がＮ型に導体化される理由は、ヒ素のドーズ量がボロンのドーズ量と比較して２桁程度高いことによる。
次に、図７に示すように、ＣＶＤ法等によりポリシリコン２７及び第１のトレンチ２０上方のコーナー部４２及び第２の絶縁膜４０を覆うように層間絶縁膜４４を形成する。次に、層間絶縁膜４４において隣り合う第１のトレンチ２０間の上方に対応する位置に、選択エッチングにより第２の開口部４６を形成する。
次に、図８に示すように、第２の開口部４６内に露出したＰ型ベース層１４に対して、層間絶縁膜４４の上方側からＢＦ２のイオン注入を行い、Ｐ＋型ベースコンタクト領域３０を形成する。ここで、ＢＦ２のイオン注入条件は、例えばイオンの加速エネルギー：３０ＫｅＶ、ドーズ量：３Ｅ１５ａｔｏｍｓ／ｃｍ２、注入角度（半導体基板表面の鉛直方向からなす角度）：０°である。その後、熱処理を施すことにより、Ｐ＋型ベースコンタクト領域３０の不純物を活性化する。その結果、Ｎ−型エピタキシャル層１２の上面から深さ約０．３マイクロメートル、不純物濃度約１Ｅ２０ａｔｏｍｓ／ｃｍ３のＰ＋型ベースコンタクト領域３０が得られる。また、イオン注入に対する全ての活性化熱処理を終えた時点で、凸部形状２２の頂部と底部との間の距離（＝Ｌｔ−Ｌｂ、図１参照。）は、０．２〜０．３マイクロメートル程度となった。これは、基板深さ方向に対する不純物拡散距離を例えば１００とした場合に、横方向（半導体基板１０の表面に平行な方向）の不純物の拡散距離がその約８０パーセント程度であることに由来する。
次に、図９に示すように、等方性エッチング（ウェットエッチング、あるいはＣＤＥ等）により層間絶縁膜４４を後退させてＮ＋型ソース領域１６の一部を露出させる。その後、Ｐ＋型ベースコンタクト領域３０とＮ＋型ソース領域１６の一部とが露出した状態で、スパッタ法等により層間絶縁膜２８を覆うようにソース電極３２が設けられる。ここでソース電極３２は、例えばＴｉＷ等のバリアメタルとＡｌとの積層膜からなり、Ｎ＋型ソース領域１６とＰ＋型ベースコンタクト領域３０とに電気的に接続される。その後、Ｎ＋型半導体基板１０の裏面に、例えばスパッタ法等によりドレイン電極３４が形成される。これにより、トレンチゲート型ＭＩＳトランジスタが完成する。
（第１の実施形態の主要な効果）
上述したように、本実施形態では、Ｐ型ベース層１４の底面に凸部形状２２が設けられている。この凸部形状２２は、図１に示すように、Ｎ−型エピタキシャル層１２の上面から第１のトレンチの側壁に隣接するＰ型ベース層１４の底部までの距離（Lt）が、第１のトレンチ２０間のほぼ中央部におけるＮ−型エピタキシャル層１２の上面からＰ型ベース層１４の底面までの距離（Lb）よりも長くなるように設計されている。言い換えれば、この凸部形状２２は、Ｎ−型エピタキシャル層１２の上面からＰＮ接合面２１までの距離が、第１のトレンチ２０間で最も近接となるように設計されている。また、凸部形状２２は、ＰＮ接合面２１におけるＰ＋型ベースコンタクト領域３０に対応する位置に設けられていると言い換えることもできる。また、上述のＮ−型エピタキシャル層１２の上面は、Ｐ型ベース層１４の上面といいかえることもできる。
ここで、第１のトレンチ２０の側壁に隣接するＰ型ベース層１４内では、例えば短チャネル効果等の望ましくない現象を抑制する必要がある。そのため、Ｐ型ベース層１４はその抑制に必要なチャネル長を持つように設けられている。また、Ｐ型ベース層１４の底面に凸部形状２２が設けられているので、Ｐ型ベース層１４内からＰ＋型ベースコンタクト領域３０までの距離を短くするこができる。これにより、トランジスタのターンオフ時にＰ型ベース層１４内からソース電極へキャリアを排出する際の抵抗を低減でき、キャリアの排出電流をより大きく取ることができる。その結果、トレンチゲート型ＭＩＳトランジスタをターンオフする場合に、Ｐ型ベース層１４からソース電極３２へのキャリアの排出時間を短縮できる。このターンオフ時間の短縮により、ターンオフ時に発生する電力損失（スイッチング損失）の総量を削減することができる。
また、本実施形態の製造方法において、第１のトレンチ２０を形成する際に用いた第１の絶縁膜３６を、等方性エッチングを用いて後退させることにより第２の絶縁膜４０へと加工している。そしてこの第２の絶縁膜４０をマスクとして、イオン注入法によりＰ型ベース層１４及びＮ＋型ソース領域１６及びトレンチゲート電極２６を自己整合的に形成している。これまでの通常の方法では、トレンチ、ベース層、及びソース領域の各工程は、それぞれ別々のマスクを用いてフォトリソグラフィ工程を行っている事が多かった。その場合と比較して、本実施形態では、２回分（ベース層及びソース領域）のフォトリソグラフィ工程を省略することができる。その結果、素子の製造工程を簡略化し、製造コストを削減することができる。また、素子の製造に必要なマスク数を減らして、Ｐ型ベース層及びＮ＋型ソース領域及びトレンチゲート電極の形成時に自己整合技術を採用することで、マスク間の合わせずれによる製造歩留まりの低下を抑制することができる。
（第２の実施形態）
図１０は、本発明の第２の実施形態にかかるトレンチゲート型半導体装置の断面構造を例示する模式図である。ここでは、トレンチゲート型半導体装置の一例としてトレンチゲート型ＭＩＳトランジスタを用いて説明する。
本実施形態が第１の実施形態と異なる点は、Ｐ＋型ベースコンタクト領域３０をトレンチコンタクト形成技術を用いて設けている点である。本実施形態の各図においては、第１の実施形態の半導体装置及びその製造方法の説明において使用した図１から図９で示す各部と同一の部分には同一の番号・符号が付されている。
（第２の実施形態の構造）
素子の構造において、トレンチゲート電極２６の上部とＮ＋型ソース領域１６の露出した部分とを覆うように層間絶縁膜２８を設ける記載まで第１の実施形態と同じなので説明を省略する。
図１０に示すように、隣り合う第１のトレンチ２０間においてＮ−型エピタキシャル層（第１の半導体結晶層）１２の上面側からＮ＋型ソース領域１６の側壁部１７を露出しつつＰ型ベース層（第２の半導体層）１４に達する第２のトレンチ２３が設けられる。第２のトレンチ２３の底部に、Ｐ型ベース層１４と電気的に接続されたＰ＋型ベースコンタクト領域３０が設けられる。
Ｐ＋型ベースコンタクト領域３０とＮ＋型ソース領域１６の側壁部１７とが露出した状態で、層間絶縁膜２８を覆うようにソース電極３２が設けられる。ソース電極３２は、例えばＴｉＷ等のバリアメタルとＡｌとの積層膜からなり、Ｎ＋型ソース領域１６とＰ＋型ベースコンタクト領域３０とに電気的に接続されている。ドレイン領域１３であるＮ＋型半導体基板１０の裏面には、ドレイン電極３４が形成される。
（第２の実施形態の半導体装置の動作）
半導体装置の動作については、第１の実施形態と同様なのでここでは省略する。
（第２の実施形態の製造方法）
次に、図１１〜図１３は、本実施形態にかかるトレンチゲート型ＭＩＳトランジスタの各製造工程を示す断面図である。製造方法において、層間絶縁膜４４を形成する工程までは第１の実施形態と同じなので説明を省略する。
図１１に示すように、第２の開口部４６内に露出したＰ型ベース層１４をドライエッチング法により一部除去し、第２のトレンチ２３を形成する。ここで、第２のトレンチ２３の側壁の長さＬ２と底部の幅Ｗ２は各々、例えば約０．５マイクロメートルと約０．４マイクロメートルである。
次に、図１２に示すように、層間絶縁膜４４の上方側からＢＦ２のイオン注入を行い、第２のトレンチ２３の底部と接するＰ型ベース層１４の部分にＰ＋型ベースコンタクト領域３０を形成する。ここで、ＢＦ２のイオン注入条件は、例えばイオンの加速エネルギー：３０ＫｅＶ、ドーズ量：３Ｅ１５ａｔｏｍｓ／ｃｍ２、注入角度（半導体基板表面の鉛直方向からなす角度）：０°である。その後、熱処理を施すことにより、Ｐ＋型ベースコンタクト領域３０の不純物を活性化する。その結果、第２のトレンチ２３の底面から深さ約０．３マイクロメートル、不純物濃度約１Ｅ２０ａｔｏｍｓ／ｃｍ３のＰ＋型ベースコンタクト領域３０が得られる。
次に、図１３に示すように、Ｐ＋型ベースコンタクト領域３０とＮ＋型ソース領域１６の側壁部１７とが露出した状態で、スパッタ法等により層間絶縁膜２８を覆うようにソース電極３２が設けられる。ここでソース電極３２は、例えばＴｉＷ等のバリアメタルとＡｌとの積層膜からなり、Ｎ＋型ソース領域１６とＰ＋型ベースコンタクト領域３０とに電気的に接続される。その後、Ｎ＋型半導体基板１０の裏面に、例えばスパッタ法等によりドレイン電極３４が形成される。これにより、トレンチゲート型ＭＩＳトランジスタが完成する。
（第２の実施形態の主要な効果）
上述したように、本実施形態においても、Ｐ型ベース層１４の底面に凸部形状２２が設けられている。この凸部形状２２は、図１０に示すように、Ｎ−型エピタキシャル層１２の上面から第１のトレンチの側壁に隣接するＰ型ベース層１４の底部までの距離（Lt）が、第１のトレンチ２０間のほぼ中央部におけるＮ−型エピタキシャル層１２の上面からＰ型ベース層１４の底面までの最も近接する距離（Lb）よりも長くなるように設計されている。言い換えれば、この凸部形状２２は、Ｎ−型エピタキシャル層１２の上面からＰＮ接合面２１までの距離が、第１のトレンチ２０間のほぼ中央部で最も近接となるように設計されている。また、凸部形状２２は、ＰＮ接合面２１におけるＰ＋型ベースコンタクト領域３０に対応する位置に設けられていると言い換えることもできる。また、上述のＮ−型エピタキシャル層１２の上面は、Ｐ型ベース層１４の上面といいかえることもできる。
ここで、第１のトレンチ２０の側壁に隣接するＰ型ベース層１４内では、例えば短チャネル効果等の望ましくない現象を抑制する必要がある。そのため、Ｐ型ベース層１４はその抑制に必要なチャネル長を持つように設けられる。また、Ｐ型ベース層１４の底面に凸部形状２２を設けることに加えて、隣り合う第１のトレンチ間に第２のトレンチを更に設けることで、Ｐ型ベース層１４内からＰ＋型ベースコンタクト領域３０までの距離を更に短くすることができる。これにより、ターンオフ時にＰ型ベース層１４内からソース電極へキャリアを排出する際の抵抗を更に低減でき、キャリアの排出電流をより大きく取ることができる。その結果、トレンチゲート型ＭＩＳトランジスタをターンオフする場合に、Ｐ型ベース層１４からソース電極３２へのキャリアの排出時間を短縮することができる。このターンオフ時間の短縮により、ターンオフ時に発生する電力損失（スイッチング損失）の総量を削減することができる。
また、本実施形態の製造方法においても、第１のトレンチ２０を形成する際に用いた第１の絶縁膜３６を、等方性エッチングを用いて後退させることにより第２の絶縁膜４０へと加工している。そしてこの第２の絶縁膜４０をマスクとして、イオン注入法によりＰ型ベース層１４及びＮ＋型ソース領域１６及びトレンチゲート電極２６を自己整合的に形成している。これまでの通常の方法では、トレンチ、ベース層、及びソース領域の各工程は、それぞれ別々のマスクを用いてフォトリソグラフィ工程を行っている事が多かった。その場合と比較して、本実施形態では、２回分（ベース層及びソース領域）のフォトリソグラフィ工程を省略することができる。その結果、素子の製造工程を簡略化し、製造コストを削減することができる。また、素子の製造に必要なマスク数を減らして、Ｐ型ベース層及びＮ＋型ソース領域及びトレンチゲート電極の形成時に自己整合技術を採用することで、マスク間の合わせずれによる製造歩留まりの低下を抑制することができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、本発明は、いわゆる「トレンチ型ゲート」を有する各種の半導体装置に適用して同様の作用効果が得られ、これらも本発明の範囲に含まれる。一例として、上記第１及び第２の実施形態において、Ｎ＋型半導体基板をＰ＋型半導体基板に変更することにより、トレンチゲート型ＩＧＢＴの構造とその製造方法を得ることができる。また、上述の実施形態では、第１導電型の一例としてＮ型を、第２導電型の一例としてＰ型を、想定して説明したが、Ｎ型とＰ型を入れ替えても各実施形態を実現することができる。
また、上述の実施形態では半導体としてシリコンを用いた例を専ら示したが、これ以外にＧａＡｓ、ＳｉＣ、ＧａＮ、ＳｉＧｅ、Ｃ等の半導体を用いても良い。また、上述の実施形態ではゲート絶縁膜としてシリコン酸化膜を想定して専ら示したが、これ以外にシリコン窒化膜とシリコン酸化膜との積層膜（例えば、ＯＮＯ膜）、Ｈｉｇｈ−Ｋ膜、オキシナイトライド膜、あるいは、これらの組み合わせ等の絶縁膜を用いても良い。
また、以上説明した半導体装置の各要素の材料、導電型、不純物の種類、不純物濃度、厚さ、長さ、深さ、幅、配置関係などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に含まれる。
その他、上述した半導体装置とその製造方法の構成について、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に含まれる。
本発明の第１の実施形態にかかるトレンチゲート型半導体装置の断面構造を例示する模式図であり、図２のＡ−Ａ線に沿った断面図である。 図１のトレンチゲート型半導体装置の電極構造を例示する透視平面図である。 図１のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図１のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図１のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図１のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図１のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図１のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図１のトレンチゲート型半導体装置の一製造工程を示す断面図である。 本発明の第２の実施形態にかかるトレンチゲート型半導体装置の断面構造を例示する模式図である。 図９のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図９のトレンチゲート型半導体装置の一製造工程を示す断面図である。 図９のトレンチゲート型半導体装置の一製造工程を示す断面図である。
符号の説明
１０ Ｎ＋型半導体基板
１２ Ｎ−型エピタキシャル層
１３ ドレイン領域
１４ Ｐ型ベース層
１６ Ｎ＋型ソース領域
１８ Ｎ型ドリフト層
２０ 第１のトレンチ
２１ ＰＮ接合面
２２ 凸部形状
２４ ゲート絶縁膜
２５ 導電性ポリシリコン
２６ トレンチゲート電極
２８ 層間絶縁膜
３０ Ｐ＋型ベースコンタクト領域
３２ ソース電極
３４ ドレイン電極

Claims (5)

  1. 第１導電型の第１の半導体層と、
    前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
    前記第２の半導体層を貫通して前記第１の半導体層に達する複数の第１のトレンチと、
    前記第１のトレンチの内壁面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１のトレンチ内を充填するゲート電極とを備え、
    前記第１の半導体層と前記第２の半導体層との間にＰＮ接合面を有し、前記第２の半導体層の上面から前記ＰＮ接合面までの距離が、前記第１のトレンチ間のほぼ中央部で最も近接となることを特徴とする半導体装置。
  2. 隣り合う前記第１のトレンチ間に設けられた第２のトレンチと、前記第２のトレンチの底部に設けられ、且つ前記第２の半導体層と電気的に接続された第２導電型のコンタクト領域とを、更に備えたことを特徴とする請求項１記載の半導体装置。
  3. 第１導電型の第１の半導体層と、
    前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
    前記第２の半導体層を貫通して前記第１の半導体層に達する複数の第１のトレンチと、
    前記第１のトレンチの内壁面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１のトレンチ内を充填するゲート電極と、
    前記第２の半導体層の上面部に選択的に設けられた複数の第１導電型の第１の拡散領域と、前記第２の半導体層内で前記第１の拡散領域間に設けられた第２導電型のコンタクト領域とを備え、
    前記第１の半導体層と前記第２の半導体層との間にＰＮ接合面を有し、前記ＰＮ接合面における前記コンタクト領域に対応する位置に凸部形状を有することを特徴とする半導体装置。
  4. 第１導電型の第１の半導体結晶層の上面に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に複数の第１の開口部を形成し、その後前記第１の開口部内に露出した前記第１の半導体結晶層を一部除去して複数の第１のトレンチを形成する工程と、
    前記第１の開口部を設けられた前記第１の絶縁膜を後退させることにより第２の絶縁膜を形成するとともに、前記第１のトレンチ上方のコーナー部を露出する工程と、
    前記第１のトレンチの内壁面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記第１のトレンチの内部にゲート電極用部材を充填する工程と、
    前記第１の半導体結晶層の上方側から前記第２の絶縁膜をマスクとしてイオン注入法により第２導電型の第１の不純物と第１導電型の第２の不純物を各々前記コーナー部と前記ゲート電極用部材とに導入する工程と、
    前記コーナー部と前記ゲート電極用部材とに導入した前記第１の不純物と前記第２の不純物とを熱拡散させることにより、前記ゲート電極用部材を第１導電型に導体化し、且つ前記第１の半導体結晶層内に第２導電型の第２の半導体層を形成し、且つ前記コーナー部に第１導電型の拡散領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  5. 前記第１のトレンチ及び前記コーナー部及び前記第２の絶縁膜の上方を覆うように層間絶縁膜を形成する工程と、隣り合う前記第１のトレンチ間の上方に対応する、前記層間絶縁膜の一部に第２の開口部を形成し、その後前記第２の開口部内に露出した前記第１の半導体結晶層を一部除去して第２のトレンチを形成する工程と、前記第２の開口部を設けられた前記層間絶縁膜をマスクとして第２導電型のイオン注入法を実施することにより前記第２の半導体層と電気的に接続された第２導電型のコンタクト領域を形成する工程とを、更に備えたことを特徴とする請求項４記載の半導体装置の製造方法。
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