JP2005101514A - 絶縁ゲート型トランジスタ及びインバータ回路 - Google Patents

絶縁ゲート型トランジスタ及びインバータ回路 Download PDF

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Abstract

【課題】ＦＷＤ内蔵型の絶縁ゲート型トランジスタにおいて、ダイオード動作におけるリカバリー特性を改善する。
【解決手段】ＩＧＢＴセル毎に、ウエル状のＰベース層２を形成し、その直下の裏面側部分にコレクタＰ＋層５及びカソードＮ＋層４を形成する。各ＩＧＢＴセルのＰベース層２は、１）主トレンチ６によってその底部２ＢＦが貫通され且つエミッタ領域３を有する平坦領域２ＦＲと、２）平坦領域２ＦＲを挟み込む第１及び第２サイド拡散領域２ＳＤＲ１，２ＳＤＲ２を有している。第１サイド拡散領域２ＳＤＲ１はカソードＮ＋層４の直上に位置しており、両サイド拡散領域２ＳＤＲ１，２ＳＤＲ２の底部２ＢＳ１，２ＢＳ２の縦断面形状は、緩やかに変化する放物線を成す。尚、コレクタＰ＋層５をカソードＮ＋層４で置き換えるならば、本構造の特徴部は、パワーＭＯＳＦＥＴにも適用可能である。
【選択図】図１

Description

この発明は、絶縁ゲート（ＭＯＳ構造）を有するトランジスタ（例えば、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとも称す。尚、この種のＩＧＢＴは逆導通型ＩＧＢＴとも称される。）あるいはパワーＭＯＳＦＥＴ等）に関しており、特に、フリーホイールダイオード（以下、単にＦＷＤとも称す。）として機能するダイオード部を内蔵した、トレンチゲート構造を有する絶縁ゲート型トランジスタの構造、及び、その製造技術に関している。しかも、本発明は、絶縁ゲート型トランジスタ内に内蔵されたダイオード部のダイオード動作におけるリカバリー特性の改善を図る技術である。
モータ等の負荷を駆動するパワーエレクトロニクスにおいて、定格電圧が３００Ｖ以上の領域では、その特性から、ＩＧＢＴがスイッチング素子として使用されており、しかも、当該スイッチング素子に並列に接続された環流用のダイオード（ＦＷＤ）が併用されている。
以下に、トレンチ型のＩＧＢＴの構造について簡単に記載する。即ち、トレンチ型のＩＧＢＴにおいては、Ｐ＋コレクタ層の上にＮ＋バッファ層が形成され、Ｎ＋バッファ層の上にＮ−層が形成される。Ｎ−層の表面上には、Ｐ型の不純物を拡散することにより、Ｐベース領域が選択的に形成されており、更に、このＰベース領域の表面上には、高濃度のＮ型不純物を選択的に拡散することにより、エミッタ領域が形成される。更に、エミッタ領域からＮ−層にまで達する溝が形成され、この溝の内壁に酸化膜が形成され、その中にポリシリコンのゲート電極が、当該溝を充填する様に形成されている。エミッタ領域とその直下のＮ−層部分との間に位置するＰベース領域の部分が、チャネル領域となる。又、エミッタ領域の表面の一部領域上とＰベース領域の表面の中央部領域上とに、エミッタ電極が形成されており、Ｎ＋基板の裏面上にはドレイン電極が形成されている。
次に、上記構造を有するトレンチ型ＩＧＢＴの動作について、記載する。上記の構造において、エミッタ電極とコレクタ電極間に所定のコレクタ電圧ＶＣＥを、エミッタ電極とゲート電極間に所定のゲート電圧ＶＧＥを印加する（即ち、ゲートをオンする。）と、チャネル領域がＮ型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極より電子がＮ−層に注入される。この注入された電子により、Ｐ＋コレクタ層とＮ−層（Ｎ＋バッファ）間が順バイアスされ、その結果、Ｐ＋コレクタ層からホールが注入されてＮ−層の抵抗が大幅に下がり、ＩＧＢＴの電流容量は増大する。この様に、ＩＧＢＴは、Ｐ＋コレクタ層からのホールの注入により、Ｎ−層の抵抗を下げている。次に、ＩＧＢＴのオン状態からオフ状態への移行動作について説明する。上記の構造において、エミッタ電極とゲート電極間にオン状態で印加されていたゲート電圧ＶＧＥを、０Ｖ又は逆バイアスにする（つまり、ゲートをオフにする）と、Ｎ型に反転していたチャネル領域がＰ型の領域に戻り、エミッタ電極からの電子の注入が止まる。この電子の注入ストップにより、Ｐ＋コレクタ層からのホールの注入も止まる。その後、Ｎ−層（Ｎ＋バッファ）に溜まっていた電子とホールとは、それぞれコレクタ電極とエミッタ電極とへ抜けていくか、又は、互いに再結合して消滅する。
次に、上記構造を有するＩＧＢＴと並列接続されるＦＷＤの基本構造を記載する。同ダイオードは、Ｎ−層から成るＮ−基板の表面上にアノードのＰ領域が形成され、更にその表面上にアノード電極が形成される。Ｎ−基板の裏面上には、Ｎ＋カソード層とカソード電極とがこの順序で形成される。
この構造のダイオードの動作を以下に記載する。上記構造において、アノード電極とＮ−層間に所定のアノード電圧ＶＡＫ（順バイアス）を印加すると、アノード電圧があるしきい値を超えると、アノードのＰ領域とＮ−層間が順バイアスされ、ダイオードが導電する。次に、アノード電極とＮ−層間に逆バイアスを印加すると、アノードＰ層より空乏層がＮ−層側へ伸びることで、逆方向耐圧を保持することが出来る。
ここで、上記構造のダイオードの状態をオン状態からオフ状態に変更した場合における、当該ダイオードの逆回復時の電流波形を、図３８に示す。ダイオードは、オン状態からオフ状態に移行する際に、逆方向に瞬間的に電流を流す。この逆方向に流れる電流のピーク値が「リカバリー電流Ｉｒｒ」と呼ばれ、当該電流値がリカバリー電流Ｉｒｒから０値にまで戻るときの電流変化の傾斜が比較的緩いダイオードを、「ソフトリカバリー」と呼ぶ。又、ここには図示していないが、逆回復時にダイオードに電源電圧が印加されていき、この電圧と電流との積が「リカバリーロス」となる。
一般に、整流用ダイオードとしては、オン状態の定常ロス（Ｖｆ）が低く、逆回復時のロス（リカバリーロス）が低く、逆回復時の電流の回復が緩やか（ソフトリカバリー）なダイオードが、必要とされる。
一般的なインバータ回路は、直流と交流との交換機であり、スイッチング素子であるＩＧＢＴとフリーホイールダイオード（ＦＷＤ）とで構成され、ＩＧＢＴとＦＷＤとは、共に、４素子又は６素子で以って、モータの制御に使用される。その様なインバータ回路の直流端子は直流電源に接続されており、各ＩＧＢＴをスイッチングさせることで、インバータ回路は直流電圧を交流電圧に変換して、交流電圧を負荷であるモータに給電する。
一般的なインバータ回路では、負荷であるモータが誘導性であるため、既述したフリーホイールダイオードが必要である。負荷の誘導性は電流により発生する磁界にエネルギーを蓄積し、電流の変化は蓄積されるエネルギーの変化を意味する。ここで、負荷の誘導性のエネルギー蓄積能力を「Ｌ」と表現する。負荷に流れている電流を遮断すると、Ｌに蓄積されているエネルギーが電流を遮断しようとする物に開放され、電流の変化を妨げようとする。モータのＬに蓄積されるエネルギーが瞬時に開放されると、ＩＧＢＴの動作を劣化させて余りある程の大きな電力となるため、ＩＧＢＴによりモータを流れる電流を急激に遮断しようとすると、開放されるエネルギーによりＩＧＢＴは動作不能状態となる。そこで、ＩＧＢＴのオフ中にモータに流れる電流をフリーホイールダイオードによって迂回還流させ、モータを流れる電流自体はスイッチングにより変化しないようにする。より具体的には、直流電源とモータとを繋ぎ、モータに電圧を印加していたＩＧＢＴがオフすると、モータを流れていた電流はモータのＬに蓄積されているエネルギーによりフリーホイールダイオードを通って直流電流を逆流し、モータは、逆の直流電圧が印加されているのと等価な状態となる。ＩＧＢＴのオンとオフとの時間の割合を変えると、直流電圧印加期間と逆流期間との割合が変わるため、平均的にモータに印加される電圧を制御できる。そこで、この割合を正弦波状に変化させれば、モータの電流をＩＧＢＴのスイッチングにより急激に遮断することなく、スイッチングにより直流電源から交流電圧を給電することが出来る。インバータ回路は、この様な動作を行うため、当該ＩＧＢＴとは逆直列に、即ち、あるＩＧＢＴと対になる当該ＩＧＢＴに対して逆並列に接続されたフリーホイールダイオードを必要としている。ところで、ＩＧＢＴと同じくスイッチング素子として慣用されて来たパワーＭＯＳＦＥＴは、逆並列ダイオードを内蔵する構造を有しているため、回路上、パワーＭＯＳＦＥＴの外部に、別途、フリーホイールダイオードを接続する必要性を有しない。しかしながら、ＭＯＳＦＥＴは、その通電可能な電流密度が低いため、大電流の用途には不適である。ところが、ＩＧＢＴは縦型ＭＯＳＦＥＴの基板のＮ＋層の底部をＰ＋層に変えた構造を有するため、裏面のＰ＋コレクタ層とＮ＋バッファ層との間にダイオードが形成されており、このダイオードの耐圧は２０Ｖ〜５０Ｖの範囲内の値程度となる。この様な値の耐圧は、当該ダイオードを内蔵ＦＷＤとして用いる場合には、あまりにも高過ぎる。そのため、この耐圧が、フリーホイールダイオードとしては高過ぎるバリアとなり、環流時に発生する同電圧による発熱のため、却って、ＩＧＢＴ動作が著しく劣化してしまう。このため、大電流を素子内に流す点においては、ＩＧＢＴはＭＯＳＦＥＴよりも有利であると言えるけれども、ＩＧＢＴをインバータ回路のスイッチング素子として用いる場合においては、回路上、上述した別個のフリーホイールダイオードをＩＧＢＴに接続する必要性があった。
ＩＧＢＴは縦型ＭＯＳＦＥＴの後に開発されたと言う経緯があり、しかも、両者間には上記の利点及び欠点が存在すると言う観点から、縦型パワーＭＯＳＦＥＴと同様に、ＩＧＢＴ内部にフリーホイールダイオードとして機能するダイオード部を取り込むことが、ＩＧＢＴの当面の技術的課題として認識され、その結果、これまで幾つかの提案が成されて来た。
特開２００２−３１４０８２号公報 特開２０００−３０７１１６号公報 特開平９−８２９５４号公報 特開平８−１１６０５６号公報 特開平７−１５３９４２号公報 特開平６−５３５１１号公報 特開平６−１９６７０５号公報
ＩＧＢＴ内部にフリーホイールダイオードを取り込んだ構造は、特開平７−１５３９４２号公報、及び、特開平６−５３５１１号公報に提案されている。これらの文献で提案されている構造においては、裏面側に電子の供給源を形成しておき、表面のＰベースをダイオードのアノードとして機能させる。但し、ＩＧＢＴのＰベース層はＩＧＢＴのしきい値電圧Ｖｔｈの値を決めるため、その表面濃度は１Ｅ１８程度に設定されなければならない。
他方で、最近のダイオードにおいては、そのリカバリー特性を改善するために、アノードの不純物濃度は、１Ｅ１７程度と、比較的低い値に設定されている。
そこで、本願発明者は、アノードの表面濃度のリカバリー特性への影響を調べるために、図３９に示す構造で以って、シミュレーションを実行した。即ち、シミュレーションされたダイオードのモデル構造は、１７０μｍの厚さ及び５５Ω−ｃｍの抵抗値を有するＮ−基板と、当該Ｎ−基板の裏面上に形成された厚さ１μｍ及び表面濃度６Ｅ１８のＮ＋層と、当該Ｎ−基板の表面上に形成された厚さ３μｍのアノードＰ層とを備えている。そして、シミュレーションにおいては、上記アノードＰ層の表面濃度が１Ｅ１７の場合と、上記アノードＰ層の表面濃度が１Ｅ１８とが、設定された。このときのライフタイムは１０μsecに設定した。このときの、ダイオードの順方向電圧（ＶＦ）は、上記アノードＰ層の表面濃度が１Ｅ１７の時には１．２３Ｖであり、上記アノードＰ層の表面濃度が１Ｅ１８の時には１．０７Ｖであり、１５％程度の違いがあった。特に、リカバリー特性のシミュレーション結果を、図４０に示す。シミュレーション結果より、上記アノードＰ層の表面濃度が１Ｅ１７のときと１Ｅ１８のときとでは、リカバリー電流Ｉｒｒは４０％程度も異なっており、しかも、Ｑｒｒ（逆方向に流れた電流の総和）は５０％以上異なることが、理解される。このシミュレーション結果が示す様に、アノードＰ層の表面濃度の値は、ダイオードのリカバリー特性に大きな影響を及ぼす。
このため、特開平６−１９６７０５号公報には、ＩＧＢＴ内にダイオードを取り込んだ場合における当該内蔵ダイオードのリカバリー特性改善のための構造が、提案されている。即ち、特開平６−１９６７０５号公報には、内蔵されたダイオードのリカバリー特性を改善するための技術として、表面のＰ層にＰ−層を形成する構造が開示されている。同公報の本文中において、ＩＧＢＴのチャネル幅は１７μｍ、ダイオードのチャネル幅は５μｍ、ベース層の表面濃度は５×１Ｅ１８であり、且つ、ベース層の厚さは５μｍである旨が、記載されている。同公報には、ベース層幅が記載されていないが、同公報中に開示されている図面から考慮すると、ベース層幅は全体の２０％であると考えられる。このため、表面のＰ層にＰ−層を形成する効果は少ないと、考えられる。特に、大電流時のリカバリー特性においては、高濃度のベース層からのホールの注入が支配的となるので、同公報の上記提案では、大電流時におけるリカバリー特性の改善の効果は少ないと、考える。しかし、この領域を単純に大きく設定すると、逆方向漏れ電流及び逆方向耐圧の特性の悪化が惹起されてしまう。従って、同公報の上記提案は、内蔵ＦＷＤのリカバリー特性の改善にとって有効な提案であるとは言い難い。
尚、この様な「被内蔵ダイオードのリカバリー特性の改善」と言う問題点は、ＦＷＤ内蔵型のＩＧＢＴについて特に顕著に生じるけれども、斯かる問題点はＦＷＤ内蔵型の縦型ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）においても同様に生じる技術的課題であると言える。
この発明はこの様な技術的閉塞状態を打破すべく成されたものであり、その主目的は、ＦＷＤとして機能するダイオード部を内蔵すると共に、トレンチゲート構造を有する、絶縁ゲート型トランジスタ装置（ＩＧＢＴ又は縦型ＭＯＳＦＥＴ等）における上記ダイオード部のリカバリー特性を有効に改善することにある。
この発明の主題に係る絶縁ゲート型トランジスタ装置は、第１主面及び第２主面を備える第１導電型の半導体基板と、前記半導体基板の前記第１主面より前記半導体基板内へ向けてウエル状に形成されており、第１サイド拡散領域と、前記第１サイド拡散領域に対向する第２サイド拡散領域と、前記第１サイド拡散領域と前記第２サイド拡散領域との間に位置しており且つ前記第１主面と略平行であり略平坦面を成す底面を備える平坦領域とを備える、第２導電型の第１半導体層と、前記第１主面より前記第１半導体層の底面を貫通しており、前記半導体基板の内で前記第１半導体層の直下部分に位置する底部を備える主トレンチと、前記主トレンチの前記底部及び側面上に全面的に形成された絶縁膜と、前記絶縁膜上に全面的に形成されて前記主トレンチを充填する制御電極と、前記第１主面より前記第１半導体層の前記平坦領域内へ向けて形成されており、前記第１主面に位置する上面と、前記上面に対向して底部を成す下面と、前記上面と前記下面とで挟まれ互いに対向し合う第１及び第２側面とを備えている前記第１導電型の第２半導体層と、前記第２半導体層の前記上面上及び前記第１半導体層の前記第１サイド拡散領域上に形成された第１主電極と、前記半導体基板の前記第２主面より前記半導体基板内へ向けて形成された前記第１導電型の第４半導体層と、前記半導体基板の前記第２主面上に形成され、前記第４半導体層と電気的に導通した第２主電極とを備え、前記第２半導体層の前記第１側面は前記主トレンチの前記側面と結合しており、前記第１主面に対する前記第１サイド拡散領域の底面の深さは、その最大深さ位置から、前記第１主面に位置して前記第１主電極と結合された前記第１サイド拡散領域の表面へ向けて、連続的に且つ滑らかに変化しながら徐々に浅くなっていると共に、前記第１主面に対する前記第２サイド拡散領域の底面の深さは、その最大深さ位置から、前記第１主面に位置して前記第１主電極と結合された前記第２サイド拡散領域の表面へ向けて、連続的に且つ滑らかに変化しながら徐々に浅くなっていることを特徴とする。
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
この発明の主題によれば、絶縁ゲート型トランジスタ装置のユニット（例えばＩＢＧＴユニット又は縦型ＭＯＳＦＥＴユニット）毎に第１サイド拡散領域が設けられているため、当該ユニット内に形成されたダイオード部（即ち、第１主電極―第１半導体層―半導体基板―第４半導体層―第２主電極より成る部分）におけるダイオード動作の際に、第１半導体層より注入されるキャリア（例えばホール）の量が比較的少なくなり、ＦＷＤとして機能する被内蔵ダイオードのリカバリー特性を格段に改善することが出来る。
以下では、本発明の各主題をトレンチゲート型ＩＢＧＴ装置に適用した場合について記載するが、以下に述べる各実施の形態の記載から明らかとなる各技術的思想は、後述する通り、トレンチゲート構造を有する縦型ＭＯＳＦＥＴについても基本的に適用可能である点に留意すべきである。
（実施の形態１）
本実施の形態に係るトレンチゲート型ＩＢＧＴ装置のＩＢＧＴユニット（ＩＢＧＴユニットセル＋被内蔵ダイオード部）の特徴点ないしは中核部は、後述する縦断面図１を参照すれば理解される通り、Ｉ）第１導電型（ここでは一例としてｎ型）の半導体基板１の第１主面１ＵＳより半導体基板１の内部へ向けてウエル状に形成されていると共に、その底面２ＢＦが第１主面１ＵＳと略平行であり平坦面を成す平坦領域２ＦＲと、平坦領域２ＦＲに結合された第１サイド拡散領域２ＳＤＲ１と、平坦領域２ＦＲに結合され且つ平坦領域２ＦＲを介して第１サイド拡散領域２ＳＤＲ１に対向する第２サイド拡散領域２ＳＤＲ２とを備える、第２導電型（ここでは一例としてｐ型）の第１半導体層（ここではｐベース層ないしはｐベース領域）２と、ＩＩ）第１主面１ＵＳより第１半導体層２の平坦領域２ＦＲ及びその底面２ＢＦを貫通しており、且つ、半導体基板１の内で第１半導体層２の直下部分に位置する底部６Ｂを備える主トレンチ６（その側面６Ｓ上及び底部６Ｂ上に絶縁膜７が全面的に形成されていると共に、主トレンチ６の内部が制御電極８で充填されている）と、ＩＩＩ）半導体基板１の第２主面１ＬＳより半導体基板内部へ向けて形成された第２導電型の第３半導体層（ここではｐ＋コレクタ層）５と、ＩＶ）半導体基板１の第２主面１ＬＳより半導体基板内部へ向けて形成され且つ第３半導体層５と隣接する第１導電型の第４半導体層（ここではｎ＋カソード層）４とを備えており、Ｖ）第１主面１ＵＳに対する第１サイド拡散領域２ＳＤＲ１の底面２ＢＳ１の深さＤＰ１は、第１サイド拡散領域２ＳＤＲ１の底面２ＢＳ１と平坦領域２ＦＲの底面２ＢＦとの結合部から、即ち、その最大深さ位置から、第１主面１ＵＳに位置して第１主電極（ここではエミッタ電極）１０と結合された第１サイド拡散領域２ＳＤＲ１の表面へ向けて、連続的に且つ滑らかに変化しながら徐々に浅くなっていると共に、ＶＩ）第１主面１ＵＳに対する第２サイド拡散領域２ＳＤＲ２の底面２ＢＳ２の深さＤＰ２は、第２サイド拡散領域２ＳＤＲ２の底面２ＢＳ２と平坦領域２ＦＲの底面２ＢＦとの結合部から、即ち、その最大深さ位置から、第１主面１ＵＳに位置して第１主電極１０と結合された第２サイド拡散領域２ＳＤＲ２の表面へ向けて、連続的に且つ滑らかに変化しながら徐々に浅くなっている点にある。しかも、ＶＩＩ）第１サイド拡散領域２ＳＤＲ１は、ダイオード部の第４半導体層４の直上に位置している。その他の構成部分は、次の通りである。即ち、第１導電型の第２半導体層（ここではｎ＋型のエミッタ領域）３が、第１主面１ＵＳより第１半導体層２の平坦領域２ＦＲ内へ向けて形成されており、しかも、第２半導体層３は、第１主面１ＵＳに位置する上面３ＵＳと、当該上面３ＵＳに対向して底部を成す下面３ＢＳと、当該上面３ＵＳと当該下面３ＢＳとで挟まれ互いに対向し合う第１及び第２側面３Ｓ１，３Ｓ２とを備えている。そして、第２半導体層３の第１側面３Ｓ１は、主トレンチ６の側面６Ｓと全面的に結合している。つまり、本例では、所定の間隔を隔てて第３方向Ｄ３に沿って配列した各第２半導体層３は、主トレンチ６によって貫通されることにより、図１の紙面から見て左右に分断されているのである。又、第１主電極（こではエミッタ電極）１０が、第２半導体層３の上面上（図示せず）及び第１半導体層２の第１及び第２サイド拡散領域２ＳＤＲ１，２ＳＤＲ２上に形成されており、第２主電極（こではコレクタ電極）１１が、半導体基板１の裏面たる第２主面１ＬＳ上に形成されており、その結果、第２主電極１１は、第３及び第４半導体層５，４と電気的に導通した状態にある。上記構成において、第３半導体層５と第４半導体層４とが互いに隣接すると言う場合の「隣接」は、イ）両者４，５がその間に半導体基板１の部分を一切に介さずに互いに接触している場合と、ロ）両者４，５がその間に半導体基板１の部分を介して対向配列している場合とを、含む概念である。この点の用語の意義は、後述する実施の形態及び様々な変形例の全てに妥当する。以下、その点を踏まえて、より詳細に、当該ＩＧＢＴユニットの構造を記載することとする。
図１は、本発明の実施の形態１に係るダイオード内蔵型のトレンチゲート型ＩＧＢＴの構造を示す縦断面図である。図１中、第１方向Ｄ１は、ゲート電極８で満たされた主トレンチ６、Ｐベース層２、Ｐ＋コレクタ層５及びｎ＋カソード層４の各々の配列方向に該当しており（従って、主トレンチ配列方向とも称す）、それに対して、同一面内で第１方向Ｄ１と直交する第２方向Ｄ２は、主トレンチ６及びＰベース層２の深さ方向あるいは半導体基板１の厚み方向を示す（そこで、第２方向Ｄ２を主トレンチ深さ方向とも称す）。他方、図１の紙面に直交する第３方向Ｄ３は、主トレンチ６、Ｐベース層２、Ｐ＋コレクタ層５及びｎ＋カソード層４のそれぞれの延在方向であり、従って、主トレンチ延在方向とも称す。同縦断面に於いて、Ｎ−基板１の表面１ＵＳ上には、Ｐ型の不純物を選択的に拡散することにより、ウエル状のＰベース領域２が選択的に形成されており、更に、当該Ｐベース領域２の表面上には、半導体基板１の不純物濃度と比較して高濃度のＮ型不純物を選択的に拡散することにより、エミッタ領域３が形成される。そして、エミッタ領域３の表面からエミッタ領域３及びＰベース領域２を貫通してＮ−層１内にまで至る第１溝ないしは主トレンチ６が形成されており、この溝６の中に、ゲート絶縁膜７を介して、ゲート電極８が形成されている。更に、Ｐベース層２は、第１溝６から第１方向Ｄ１に遠ざかるにつれて、その拡散深さＤＰ１、ＤＰ２が浅くなるサイド拡散領域２ＳＤＲ１，２ＳＤＲ２を有する。上記の通り、主トレンチ（第１溝）６の内部にゲート酸化膜７が形成されて、ゲート絶縁膜７の上部には、ポリシリコンのゲート電極８が形成されている。第１方向Ｄ１に関してゲート電極８の直下に位置するＰベース領域２の平坦領域２ＦＲの部分が、当該ＩＧＢＴユニットセルのチャネル領域となる。又、層間絶縁膜９も、ゲート絶縁膜７を介して、主トレンチ６内のゲート電極８の上面及びＮ＋エミッタ領域３の上面ないしは表面を被服する様に、トレンチ延在方向Ｄ３に沿って形成されている。図１では、Ｎ＋エミッタ領域３の表面上には、ゲート酸化膜７が形成されているが、実際には、図１で描いた部分以外の領域において、当該領域における層間絶縁膜９及びその直下のゲート酸化膜７が部分的に除去されることで、部分的に露出したＮ＋エミッタ領域３の表面一部（図示せず）上に、例えばＡｌより成るエミッタ電極（第１主電極）１０が形成されている。加えて、図１に明示されている様に、第１主面１ＵＳに位置するＰベース領域２の表面上に、即ち、当該表面中央部領域（平坦領域２ＦＲの上面）上及び両サイド拡散領域２ＳＤＲ１，２ＳＤＲ２の上面上にも、エミッタ電極１０が全面的に形成されている。他方、Ｎ−基板１の下面１ＬＳ上には、Ｐ＋コレクタ層５とＮ＋カソード層４とが互いに隣接し合う様に別々に形成されており、更に、コレクタ電極（第２主電極）１１がＰ＋コレクタ層５とＮ＋カソード層４とにそれぞれ電気的に且つ機械的に接続されている。
次に、本ＩＧＢＴユニットにおけるＩＧＢＴセル（単にＩＧＢＴとも称す）の動作について記載する。図１の構造において、エミッタ電極とコレクタ電極間に所定のコレクタ電圧ＶＧＥを、エミッタ電極１０とゲート電極８との間に所定のゲート電圧ＶＧＥを印加すると、つまり、ゲートをオンすると、チャネル領域がＮ型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極１０より電子がＮ−層（半導体基板）１に注入される。この注入された電子によりＰ＋コレクタ層５とＮ−層１との間が順バイアスされ、Ｐ＋コレクタ層５からホールがＮ−層１内に注入される結果、Ｎ−層１の抵抗が大幅に下がり、ＩＧＢＴの電流容量は格段に上がる。これに対して、本ＩＧＢＴのオン状態からオフ状態への移行動作は、以下の通りである。図１の構造において、エミッタ電極１０とゲート電極８との間にオン期間中印加されていたゲート電圧ＶＧＥを０Ｖ又は逆バイアス値にすると、即ち、ゲートをオフすると、Ｎ型に反転していたチャネル領域がＰ型領域に戻り、エミッタ電極１０からの電子の注入が止まる。この電子注入のストップにより、Ｐ＋コレクタ層５からのホールの注入も止まる。その後、Ｎ−層１内に溜まっていた電子とホールとは、それぞれコレクタ電極５及びエミッタ電極１０へと抜けて行くか、あるいは、互いに再結合して消滅する。尚、オフ状態で、エミッタ電極１０とコレクタ電極５間に印加できるコレクタ電圧ＶＣＥは、Ｎ−層１の不純物濃度とその厚みとによって、決定される。
又、本ＩＧＢＴユニットにおいては、Ｎ＋カソード層４が、Ｐ＋コレクタ層５に隣接する様に、Ｎ−基板下面１ＬＳ上に形成されている。このため、外部の負荷のＬ（図示せず）に蓄積されたエネルギーで、本ＩＧＢＴに電圧ＶＥＣが印加されると、Ｎ＋カソード層４とＮ−基板１とＮ−基板上面１ＵＳ側のＰベース層２とから形成されるダイオード部に、順方向電流が流れる。即ち、当該ダイオード部は、オン状態となって、対応するＩＧＢＴユニットセル保護用のＦＷＤとして機能する。つまり、このＮ＋カソード層４により形成される内蔵ダイオードが、従来の逆並列接続されていたフリーホイールダイオードの代わりとして機能する。
更に、ダイオード部がオンした状態で、その後、当該ダイオード部に直列に繋がったＩＧＢＴ（図示せず）がオン状態に移行すると、当該ダイオード部における、Ｐベース層２からのホールの注入及びカソードＮ＋層４からの電子の注入が、共に止まる。その後、Ｎ−基板１内の残留キャリヤ、即ち、Ｎ−層１内に溜まっている電子とホールとは、それぞれコレクタ電極１１及びエミッタ電極１０側へと抜けて行くか、または、互いに再結合して消滅する。このとき、当該ダイオード部には、既述した様に、リカバリー電流が流れる。
一般に、ダイオードのリカバリー電流は、ダイオードのアノード近辺のキャリヤ密度に依存することが、知られている。この現象に依拠した上で、Ｐベース層からのホールの注入を抑制することが出来るならば、アノード近辺のキャリヤ密度を下げることが出来ることになるので、ダイオードがオン状態からオフ状態に移行するときのリカバリー動作において、リカバリー電流が小さくなる。
本実施の形態に係るＩＧＢＴ構造においては、従来のＩＧＢＴ構造と比較して、主トレンチ６毎にないしはＩＧＢＴユニットセル毎に、Ｐベース層２が個別にないしは部分的に形成されており、しかも、主トレンチ６によって分断されてはいないＰベース層２の各サイド部２ＳＤＲ１，２ＳＤＲ２は、その底部断面形状が最大底部から緩やかに傾斜し続ける放物線を成すサイド拡散領域として形成されており、しかも、各サイド拡散領域上面上には、エミッタ電極１０が全面的に形成されている。このため、当該ダイオード部のオン時における、各サイド拡散領域２ＳＤＲ１，２ＳＤＲ２からのホールの注入量が、従来のＩＧＢＴ構造と比較して、格段に抑制される。この抑制されたホールの注入によって、ダイオード部のアノード近辺におけるキャリヤ密度が格段に下がり、その結果、リカバリー電流が低くなる。
＜実施の形態１の変形例１＞
本変形例及び後述する変形例２の特徴点は、第１主面１ＵＳより第１サイド拡散領域２ＳＤＲ１の底面２ＢＳ１を貫通しており、半導体基板１の内で第１サイド拡散領域２ＳＤＲ１の直下部分に位置する底部１２Ｂを備える補助トレンチ１２を、更に設ける点にある。勿論、第２サイド拡散領域２ＳＤＲ２に対しても、同様な補助トレンチ１２を更に設けても良い。
例えば、図２の縦断面図に示す様に、互いに主トレンチ配列方向Ｄ１に沿って対向し合う、それぞれ別々のＩＧＢＴユニットセルに属する両サイド拡散領域（２ＳＤＲ１，２ＳＤＲ１）、（２ＳＤＲ２，２ＳＤＲ２）の間に割り込む態様で以って、換言すれば、各サイド拡散領域２ＳＤＲ１，２ＳＤＲ２の底面２ＢＳ１，２ＢＳ２と第１主面１ＵＳとの結合部及びその近傍部から半導体基板１内部に向けて対向し合う両サイド拡散領域の一部を貫通しつつ、主トレンチ延在方向Ｄ３に沿って主トレンチ６と平行に延在した第２溝ないしは補助トレンチ１２が、形成されている。
この様な補助トレンチ１２を設ける利点ないしは着眼点は、次の通りである。即ち、各サイド拡散領域２ＳＤＲ１，２ＳＤＲ２における電界は、サイド拡散でない領域、即ち、平坦領域２ＦＲと比べて、強くなりすぎるため、その結果、逆方向漏れ電流及び耐圧の低下を招き易い。そこで、上記の通り、主トレンチ６と補助トレンチ１２との間にサイド拡散領域を形成することで、サイド拡散領域における電界強度を補助トレンチ１２の溝形状で以って緩和することが可能となり、逆方向漏れ電流及び耐圧の低下を防ぐことが出来る。
ここで、主トレンチ６の中心軸と第１サイド拡散領域２ＳＤＲ１側の補助トレンチ１２の中心軸との間隔ｄ１と、主トレンチ６の中心軸と第２サイド拡散領域２ＳＤＲ２側の補助トレンチ１２の中心軸との間隔ｄ２とは、図２の例では互いに等しいが、一般的には両間隔ｄ１、ｄ２は互いに相違していても良い。又、各補助トレンチ１２の第１方向Ｄ１に関する幅寸法１２Ｗは、主トレンチ６の幅寸法６Ｗと一致する必要性は無く、同様に、各補助トレンチ１２の第２方向Ｄ２に関する深さ寸法Ｄは、主トレンチ６の深さ寸法と一致する必要性も無い。但し、図２に示す様に、幅寸法１２Ｗと幅寸法６Ｗとを互いに一致させることは製造上のメリットをもたらし、同様に、補助トレンチ１２の底部１２Ｂの深さ寸法Ｄと主トレンチ６の底部６Ｂの深さ寸法とを互いに一致させることもまた、製造上のメリットをもたらす。又、上記の通り、ｄ１＝ｄ２と設定する事もまた、製造上のメリットをもたらす。加えて、各補助トレンチ１２の内部を充填する材料は、金属材料でも良いし、あるいは、絶縁性材料でも良い。何れの場合であっても、上記の構造上のメリットに相違は無い。但し、各補助トレンチ１２の底部１２Ｂ上及びその側面上に全面的にゲート絶縁膜を形成した上で、各補助トレンチ１２内をポリシリコンの様な導電物質で満たす構造は、主トレンチ６側の構造の製造工程とマッチするため、同じく製造上のメリットをもたらす。
＜実施の形態１の変形例２＞
各サイド拡散領域２ＳＤＲ１，２ＳＤＲ２における電界強度を更に一層緩和するために、図３の縦断面図に示す様に、それぞれ別々のＩＧＢＴユニットセルに属すると共に互いに対向し合う両サイド拡散領域（２ＳＤＲ１，２ＳＤＲ１）、（２ＳＤＲ２，２ＳＤＲ２）を挟み込む様に、２本の補助トレンチ（第２溝）１２を形成しても良い。この場合には、各補助トレンチ１２は、対応するサイド拡散領域２ＳＤＲ１，２ＳＤＲ２の底面２ＢＳ１，２ＢＳ２の内で、当該サイド拡散領域２ＳＤＲ１，２ＳＤＲ２の底面２ＢＳ１，２ＢＳ２と平坦領域２ＦＲの底面２ＢＦとの結合部寄りの部分のみを貫通しており、第１及び第２サイド拡散領域２ＳＤＲ１，２ＳＤＲ２の各底面２ＢＳ１，２ＢＳ２は第１主面１ＵＳにまで達している。
＜実施の形態１の変形例３＞
図４は、本変形例に係るＩＧＢＴユニット構造を示す斜視図であり、しかも、第１方向Ｄ１及び第２方向Ｄ２で規定される面で主トレンチ６を縦方向に切断した断面構造をも示している。尚、図４では、図示の都合上、Ｐベース層２の各部２ＦＲ，２ＳＤＲ１，２ＳＤＲ２の上面と全面的に結合した、図１の電極１０に相当するエミッタ電極は、図示されていない。
図４に示される構造の特徴点は、図１の構造とは対照的に、各ＩＧＢＴユニットセルは、主トレンチ延在方向Ｄ３に関して、平坦領域２ＦＲと、当該領域２ＦＲに結合した図１の第１サイド拡散領域に相当する第１サイド拡散領域２ＳＤＲ１と、平坦領域２ＦＲに結合され且つ平坦領域２ＦＲを介して主トレンチ延在方向Ｄ３に第１サイド拡散領域２ＳＤＲ１と対向した第２サイド拡散領域２ＳＤＲ２とを有する。従って、主トレンチ延在方向Ｄ３に関して互いに隣り合った両ＩＧＢＴユニットセルのそれぞれの第１サイド拡散領域２ＳＤＲ１は、対向した相手方のＩＧＢＴユニットセルの第１サイド拡散領域２ＳＤＲ１と、互いに第１主面１ＵＳ上で接触する態様で、向かい合っている。この主トレンチ延在方向Ｄ３に関する構造は、第２サイド拡散領域２ＳＤＲ２についても、妥当する。しかも、各第１サイド拡散領域２ＳＤＲ１は、第４半導体層４の直上に位置している。又、図４では、各エミッタ領域３は、対応するＩＧＢＴユニットセルにおける第２半導体層２の平坦領域２ＦＲ内においてのみ、主トレンチ延在方向Ｄ３に延在した態様で存在している。これに対して、各主トレンチ６は、主トレンチ延在方向Ｄ３に配列しており且つ主トレンチ配列方向Ｄ１に沿って延在している、対向し合う第１サイド拡散領域２ＳＤＲ１及び対向し合う第２サイド拡散領域２ＳＤＲ２の全てを横切るないしは交差する態様で以って、主トレンチ延在方向Ｄ３に延在している。
図４の構造においても、図１の構造と同様の作用効果が得られることは勿論である。
（実施の形態２）
図５は、本実施の形態の一例に係るＩＧＢＴユニットセル近傍の構造を示す縦断面図である。図５の構造においては、図１のＩＧＢＴユニット構造と比較して、第１半導体層２のウエル内に、２個の主トレンチ６が当該Ｐベース層２を貫通する態様で形成されており、その結果、第１半導体層２の平坦領域２ＦＲは、両主トレンチ６によって挟まれている。そして、ｎ＋カソード層４の直上ｎ位置する第１サイド拡散領域２ＳＤＲ１の底面２ＢＳ１の深さＤＰ１は、対応する主トレンチ６の側面と接合した最大深さ位置から、底面２ＢＳ１が放物線状の縦断面形状を成す様に、第１主面１ＵＳとの接合部に向けて、徐々に浅くなっており、同様に、第２サイド拡散領域２ＳＤＲ２の底面２ＢＳ２の深さＤＰ２は、対応する主トレンチ６の側面と接合した最大深さ位置から、底面２ＢＳ２が放物線状の縦断面形状を成す様に、第１主面１ＵＳとの接合部に向けて、徐々に浅くなっている。そして、２個の第１溝６で挟まれた平坦領域２ＦＲの上面上に、互いに第１方向Ｄ１に関して対向し合う２個のＮ＋エミッタ層３（図示していないが、図１の構造と同様に、同層３は直接にエミッタ電極１０と接続されている）が形成されており、２個のＮ＋エミッタ層３のそれぞれの第２側面３Ｓ２で挟まれたＮ−層１の第１主面１ＵＳ上に、直接、エミッタ電極１０が形成されており、上述した通り、第１溝６の反対側に位置するＰベース層２内に、第１及び第２サイド拡散領域２ＳＤＲ１，２ＳＤＲ２が形成されている。
本構造においても、Ｐベース層２のサイド拡散領域２ＳＤＲ１，２ＳＤＲ２上にエミッタ電極１０を形成しているので、各サイド拡散領域２ＳＤＲ１，２ＳＤＲ２からのホールの注入量が当該ダイオード部のオン動作時に抑制され、当該ダイオード部のアノード近辺のキャリヤ密度が下がり、リカバリー電流が低くなると言う作用効果が得られる。
又、図５の構造においては、ダイオード領域内に、ＩＧＢＴ素子のＰベース層２のサイド拡散領域２ＳＤＲ１，２ＳＤＲ２のみが形成されている。このため、ＩＧＢＴ素子のＰベース層を形成するときに、Ｐベース層を部分的に形成するだけで本構造を得る事が可能である。
又、サイド拡散領域２ＳＤＲ１，２ＳＤＲ２においては、通常通りに拡散されて成る、平坦な底面を有するＰベース領域と較べて、ホールの注入量が格段に少なくなるので、アノード近辺のキャリヤ密度が飛躍的に下がり、ダイオード部のリカバリー電流値が低下する。
＜実施の形態２の変形例１＞
実施の形態１の各変形例で記載した補助トレンチ１２を図５で例示した実施の形態２の構造にも適用可能であり、同様な作用効果が得られる。その様な適用例を、図６の縦断面図に示す。図６の補助トレンチ（第１及び第２補助トレンチ）１２は、図２の補助トレンチ１２（第１及び第２補助トレンチ）に相当するものである。
又、図６の構造においては、ダイオード領域内に、ＩＧＢＴ素子のＰベース層２のサイド拡散領域２ＳＤＲ１，２ＳＤＲ２のみが形成されている。このため、ＩＧＢＴ素子のＰベース層を形成するときに、Ｐベース層を部分的に形成するだけで本構造を得る事が可能である。
又、図６の構造におけるサイド拡散領域２ＳＤＲ１，２ＳＤＲ２においては、通常通りに拡散されて成る、平坦な底面を有するＰベース領域と較べて、ホールの注入量が格段に少なくなるので、アノード近辺のキャリヤ密度が飛躍的に下がり、ダイオード部のリカバリー電流値が低下する。
（実施の形態３）
本実施の形態の中核部は、後述する図７の縦断面図に例示される構造から理解される通り、（Ｉ）第１主面１ＵＳより半導体基板１内へ向けて形成されており且つ第１方向Ｄ１に関して所定の距離１３Ｗを隔てて第１サイド拡散領域２ＳＤＲ１に対向している第２導電型のウエル層ＷＬを更に備えており、（ＩＩ）第１主面１ＵＳの内で、ウエル層ＷＬの底面２ＢＳと第１主面１ＵＳとの結合部と、第１サイド拡散領域２ＳＤＲ１の底面２ＢＳ１と第１主面１ＵＳとの結合部とで挟まれたウエル間領域１ＵＳＷＲ上にも、第１主電極１０が形成されており、しかも、（ＩＩＩ）ウエル間領域１ＵＳＷＲ直上の第１主電極１０の部分と、当該ウエル間領域１ＵＳＷＲ直下に位置する半導体基板１の部分との間には、ショットキー接合を呈するシリサイド薄膜（例えば白金とシリコンとから成るシリサイド層）１３が、あるいは、第１半導体層２及びウエル層ＷＬよりも小さな不純物濃度を有し且つ第１半導体層１、ウエル層ＷＬ及びウエル間領域１ＵＳＷＲ直上の第１主電極１０の部分よりも薄い厚みを有する第２導電型の半導体薄膜（ここでは浅いＰ−層）１３が、形成されている点にある。以下、図面を基に具体的に記載する。
図７は、本実施の形態の一例に係るＩＧＢＴユニットセル近傍の構造を示す縦断面図である。図７の構造においては、図１のＩＧＢＴユニットの構造と比較して、第１方向Ｄ１に隣り合う両Ｐベース層２のそれぞれのサイド拡散領域２ＳＤＲ１，２ＳＤＲが第１方向Ｄ１に関して距離１３Ｗを隔てて対向し合っており、そして、これらの対向し合うサイド拡散領域２ＳＤＲ１，２ＳＤＲで挟まれたＮ−層１の部分の上面１ＵＳＷＲ上に、直接、エミッタ電極１０が全面的に形成されており、しかも、ウエル間領域１ＵＳＷＲ直下のＮ−層部分とウエル間領域１ＵＳＷＲ直上のエミッタ電極部分との間には、例えばシリサイド膜の様なショットキー接合を成す薄膜１３、又は、上記の定義で以って意味付けられる浅いＰ−層を成す半導体薄膜１３が全面的に形成されている。このため、薄膜１３の裏面とウエル間領域１ＵＳＷＲ直下のＮ−層部分との界面には、ショットキー接合又はそれに順ずる状態が形成されている。その他の構造は、図１の構造中の対応部分と同一である。図７の構造におけるＩＧＢＴユニットセルの動作は、図１のＩＧＢＴユニットセルの動作と基本的に同一である。
本実施の形態は、図７の構造におけるダイオード部がＦＷＤとしてダイオード動作を行う場合に、その存在意義を呈する。即ち、図７の構造においては、先ず、ショットキー接合を成すシリサイド薄膜１３、又は、浅いＰ−層を成す半導体薄膜１３から、多数キャリヤとしての電子が、ウエル間領域１ＵＳＷＲ直下のＮ−層部分に注入され、その後、Ｐベース層２から、ホールが注入され、注入されたホールの一部はシリサイド薄膜１３又は半導体薄膜１３から注入された上記の電子と結合して消滅する。その結果、図７の構造は、図１の構造と比較して、Ｐベース層直下のキャリヤ密度を、更に一層下げることが可能となる。このため、薄膜１３によるショットキー接合あるいは浅いＰ−層を用いてＰベース層２からのホールの注入量を更に抑制することとなるので、アノード近辺のキャリヤ密度がより一層下がり、ダイオード部がオン状態からオフ状態へ移行する際のリカバリー動作において、リカバリー電流がより一層小さくなる。
尚、図７の構造は、図１の構造と比較して、ゲートとして機能する第１溝６の中心軸間隔がより広くなるので、ＩＧＢＴの逆耐圧の保持の点で問題があると言えるが、薄膜１３の表面積ないしはウエル間領域１ＵＳＷＲの間隔１３Ｗを自由に設定することが出来るので、この表面積ないしは間隔１３Ｗの適宜の選択によって、上記の問題点を緩和することが出来る。
＜実施の形態３の変形例１＞
本変形例の骨子は、「第１主面１ＵＳのウエル間領域１ＵＳＷＲにおいて、薄膜１３（シリサイド薄膜１３又は半導体薄膜１３）直下の半導体基板１の部分に位置する底部１２Ｂを備える補助トレンチ１２」を更に備える点にある。
即ち、図７の構造においては、サイド拡散領域のみならず、ショットキー接合を成すシリサイド薄膜１３あるいは浅いＰ−層を成す半導体薄膜１３における電界強度も高くなり、しかも、ショットキー接合を成すシリサイド薄膜１３あるいは浅いＰ−層を成す半導体薄膜１３の仕事関数は比較的小さいので、ＰＮ接合に比べて、キャリヤの漏れ量が大きくなる。そこで、図８に示す様に、ショットキー接合又は浅いＰ−層が形成される領域に、第２の溝たる補助トレンチ１２を、主トレンチ６と平行に延在する態様で以って、形成する。この様に、図８の補助トレンチ１２は、ショットキー接合又は浅いＰ−層を形成する薄膜１３の直下であって且つ両サイド拡散領域２ＳＤＲ，２ＳＤＲ１で挟まれたＮ−層１内部にまで延びているので、当該補助トレンチ１２の存在により、ショットキー接合又は浅いＰ−層に加わる電界の強度を緩和することが可能となり、逆方向漏れ電流及び耐圧の低下を有効に防ぐことが出来る。尚、補助トレンチ１２の上面とエミッタ電極１０との界面には、合金膜（薄膜１３がシリサイド薄膜を形成するとき）又は浅いＰ−層（薄膜１３が浅いＰ−層を形成するとき）（図８中では図示せず）が存在している（この点は、後述する図９及び図１０の各トレンチ１２についても妥当する）。従って、補助トレンチ１２の縁の周囲に薄膜１３が存在している。
＜実施の形態３の変形例２＞
本変形例のポイントは、「第１主面１ＵＳのウエル間領域１ＵＳＷＲにおいて、薄膜１３（シリサイド薄膜１３又は半導体薄膜１３）直下近傍の半導体基板１の部分に位置する底部１２Ｂを備える、複数の補助トレンチ１２」を更に設けた点にある。
即ち、図８で例示した補助トレンチ１２を、図９の縦断面図に示す様に、２本以上作成することも可能である。又、その際、各補助トレンチ１２を対応するサイド拡散領域２ＳＤＲ１，２ＳＤＲの一部を削除してしまう様に形成することで、更に一層の電界強度の緩和を実現することも出来る。特に、図９の様に、ショットキー接合を成すシリサイド薄膜１３又は浅いＰ−層を成す半導体薄膜１３を第２溝１２で取り囲む構造は、半導体薄膜１３における漏れ電流の抑制に対して、効果的である。
＜実施の形態３の変形例３＞
本変形例の要点は、「複数の補助トレンチ１２の内で隣り合う補助トレンチにおける中心軸間距離ｄ２、ｄ３は、複数の補助トレンチ１２の内で第１半導体層における主トレンチ６に最も近い補助トレンチと当該主トレンチ６との間の中心軸間距離ｄ１よりも、小さく設定されている」点にある（ｄ２＜ｄ１、ｄ３＜ｄ１）。
即ち、図１０に示す様に、ショットキー接合を成すシリサイド薄膜１３又は浅いＰ−層を成す半導体薄膜１３を介して隣接し合う第２溝１２同士の間隔ｄ２、ｄ３（ここではｄ２＝ｄ３）は、第１溝６とその隣の第２溝１２の間隔ｄ１よりも、狭く設定されている。この様な構成とすることで、漏れ電流の原因となるシリサイド薄膜１３又は半導体薄膜１３における電界強度を更に一層緩和することが可能となり、ショットキー接合又は浅いＰ−層における漏れ電流を更に一層改善することが出来る。
＜実施の形態３の変形例４＞
本変形例の構造を、図１１の斜視図に示す。同構造は、図７で記載した特徴的構造（シリサイド薄膜１３又は半導体薄膜１３を設ける点）を図４の構造に応用した例であり、図７の構造と同様の作用効果がここでも得られる。
（実施の形態４）
本実施の形態は、実施の形態３で記載した特徴的構造（シリサイド薄膜１３又は半導体薄膜１３を設ける点）を、図５等で例示される実施の形態２の構造にも適用したものであり、ここでも実施の形態３と同様の作用効果が得られる。以下、図面に基づき詳述する。
図１２は、本実施の形態に係るＩＧＢＴユニットセル近傍の構造を示す縦断面図である。図１２の構造は、図７のＩＧＢＴユニットセル構造と比較して、Ｐベース層２内の２個の主トレンチ６に挟まれた平坦領域２ＦＲ内であって且つ対向し合うエミッタ層３で挟まれた第１主面１ＵＳ上に、直接、エミッタ電極１０が形成され、しかも、各主トレンチ６の反対側におけるＰベース層２のサイド部分にサイド拡散領域２ＳＤＲ１、２ＳＤＲが形成されている点で、相違しているが、その他の点は図７の構造と同一である。従って、本実施の形態でも、図７の構造と同様に、Ｐベース層直下のキャリヤ密度コントロールが可能となる。このため、ショットキー接合を成すシリサイド薄膜１３又は浅いＰ−層を成す半導体薄膜１３を用いてＰベース層からのホールの注入を抑制することで、アノード近辺のキャリヤ密度を下げることが出来、ダイオード部がオン状態からオフ状態に変わるときのリカバリー動作において、リカバリー電流がより一層小さくなる。
又、図１２の構造においては、ダイオード領域内に、ＩＧＢＴ素子のＰベース層２のサイド拡散領域２ＳＤＲ１，２ＳＤＲ２（２ＳＤＲ）のみが形成されている。このため、ＩＧＢＴ素子のＰベース層を形成するときに、Ｐベース層を部分的に形成するだけで本構造を得る事が可能である。
又、図１２の構造におけるサイド拡散領域２ＳＤＲ１，２ＳＤＲ２（２ＳＤＲ）においては、通常通りに拡散されて成る、平坦な底面を有するＰベース領域と較べて、ホールの注入量が格段に少なくなるので、アノード近辺のキャリヤ密度が飛躍的に下がり、ダイオード部のリカバリー電流値が低下する。
又、図１３に示す様に、複数の補助トレンチ１２を図１２の構造に設けても良く、この場合においても、既述した通り、耐圧の低下及び濡れ電流の抑制を行うことが出来る。
又、図１３の構造においても、ダイオード領域内に、ＩＧＢＴ素子のＰベース層２のサイド拡散領域２ＳＤＲ１，２ＳＤＲ２（２ＳＤＲ）のみが形成されている。このため、ＩＧＢＴ素子のＰベース層を形成するときに、Ｐベース層を部分的に形成するだけで本構造を得る事が可能である。しかも、図１３の構造におけるサイド拡散領域２ＳＤＲ１，２ＳＤＲ２（２ＳＤＲ）においては、通常通りに拡散されて成る、平坦な底面を有するＰベース領域と較べて、ホールの注入量が格段に少なくなるので、アノード近辺のキャリヤ密度が飛躍的に下がり、ダイオード部のリカバリー電流値が低下する。
＜実施の形態４の変形例１＞
本変形例の構造を図４１に示す。図４１の構造をその基礎となる図１２の構造と比較すると、本変形例では、領域２ＦＲと第１サイド拡散領域２ＳＤＲ１とを分離していた主トレンチ６の隣に、ｐウエル層を貫通する補助トレンチ１２を新たに設けると共に、両トレンチ６，１２に挟まれたｐ型の領域１４ＦＲを、その表面全体を絶縁膜で被覆することで、無効化している。
即ち、補助トレンチ１２は、ダイオード部の要部を成す第１主サイド拡散領域１４と、平坦な第１無効化領域１４ＦＲとを分離しており、補助トレンチ１２の底部１２Ｂ及びその側面の全面には絶縁膜が形成され、ポリシリコン等の充填材が上記絶縁膜を介して補助トレンチ１２を充填している。第１無効化領域１４ＦＲの底面１４ＦＲＢＳは両トレンチ６，１２の底部６Ｂ，１２Ｂよりも浅く、第１主面１ＵＳに位置する当該領域１４ＦＲの表面１４ＦＲＵＳは全面的に絶縁膜（層間絶縁膜）１４ＩＦで被覆されて、電気的には第１主電極１０と絶縁化されている。尚、無効化領域１４ＦＲは、第１サイド拡散領域２ＳＤＲ１側のみならず、第２サイド拡散領域側にも、同様に設けられる。換言すれば、補助トレンチ１２及び無効化領域１４ＦＲは一つのｐ型ウエル内に左右対称に設けられる（第１及び第２主サイド拡散領域、第１及び第２補助トレンチ、第１及び第２無効化領域、第１及び第２層間絶縁膜）。
以上の様に、無効化領域１４ＦＲの表面１４ＦＲＵＳ及びその両側面を絶縁膜で全体的に覆う場合には、無効化領域１４ＦＲは最早ダイオード部の一部として動作し得なくなり、無効化領域１４ＦＲからのホールの注入量が全く無くなる分だけ、ホールの半導体基板１への注入量が少なくなり、アノード近辺のキャリヤ密度を下げることが出来る結果、ダイオード部のリカバリー電流を低下させることが出来る。
又、図４１の構造においては、ダイオード領域内に、ＩＧＢＴ素子のＰベース層２の第１及び第２主サイド拡散領域１４のみが形成されている。このため、ＩＧＢＴ素子のＰベース層を形成するときに、Ｐベース層を部分的に形成するだけで本構造を得る事が可能である。
又、図４１の構造における第１及び第２主サイド拡散領域１４においては、通常通りに拡散されて成る、平坦な底面を有するＰベース領域と較べて、ホールの注入量が格段に少なくなるので、アノード近辺のキャリヤ密度が飛躍的に下がり、ダイオード部のリカバリー電流値が低下する。
尚、図４１に示した、第１及び第２主サイド拡散領域１４、第１及び第２トレンチ６、第１及び第２補助トレンチ１２、第１及び第２無効化領域１４ＦＲ、並びに第１及び第２層間絶縁膜１４ＩＦの特徴的構成要素を、図１３の構造にも適用可能であり、このときにも、図４１に関して既述した作用効果が同様に得られる。しかも、この様な変形例においても、ダイオード領域内に、ＩＧＢＴ素子のＰベース層２の第１及び第２主サイド拡散領域１４のみが形成されている。このため、ＩＧＢＴ素子のＰベース層を形成するときに、Ｐベース層を部分的に形成するだけで本構造を得る事が可能である。更に、当該変形例の構造における第１及び第２主サイド拡散領域１４においては、通常通りに拡散されて成る、平坦な底面を有するＰベース領域と較べて、ホールの注入量が格段に少なくなるので、アノード近辺のキャリヤ密度が飛躍的に下がり、ダイオード部のリカバリー電流値が低下する。
以下において、この発明の製造方法について記載する。
（実施の形態５）
図１４〜図２２は、図１の装置を製造するための各工程における装置の構造を示す縦断面図である。図１４に示す工程において、先ず、Ｎ−基板ないしはＮ−層となるＮ型シリコン基板１を用意する。次に、図１５に示す工程において、Ｎ−層１の表面上に、各ＩＧＢＴユニットセル用のＰベース層２を選択的に形成する。このとき、各Ｐベース層２は、平坦領域２ＦＲと第１及び第２サイド拡散領域２ＳＤＲ１，２ＳＤＲ２を、備える。次に、図１６に示す工程において、Ｐベース層２の中央に該当する平坦領域２ＦＲ内に、エミッタ領域３を選択的に形成する。次に、図１７に示す工程において、Ｎ＋エミッタ層３からＮ−基板１に達する溝（主トレンチ）６を形成し、溝６の内部に絶縁膜７を全面的に形成する。次に、図１８に示す工程において、導電物質であるポリシリコン層をＮ−基板１の表面上に形成し、その後、ポリシリコン層をエッチングすることで、溝６内を全体的に充填するポリシリコン８を形成する。次に、図１９に示す工程において、Ｎ＋エミッタ層３の表面から形成された溝６の上部に、層間絶縁膜９を形成する。次に、図２０に示す工程において、Ｎ＋エミッタ層３、Ｐベース層２の平坦領域２ＦＲ及び両サイド拡散領域２ＳＤＲ１，２ＳＤＲ２に接続するエミッタ電極１０を、Ｎ−基板１の表面上に形成する。次に、図２１に示す工程において、Ｎ−基板１の裏面１ＬＳ上にカソードＮ＋層４を形成する。次に、図２２に示す工程において、Ｎ−基板１の裏面１ＬＳ上にコレクタＰ＋層５を形成する。その後、裏面１ＬＳ上にコレクタ電極（図示せず）を形成することで、図１のダイオード部内蔵型のＩＧＢＴ装置を得ることが出来る。
（実施の形態６）
図２３〜図２９は、図２のＩＧＢＴ装置を製造するための各工程における装置の構造を示す縦断面図である。図２３に示す工程において、先ず、Ｎ−基板となるＮ型シリコン基板１を用意する。次に、図２４に示す工程において、Ｎ−層１の表面上にＰベース層２を選択的に形成する。次に、図２５に示す工程において、Ｐベース層２の中央部にエミッタ領域３を選択的に形成する。次に、図２６に示す工程において、Ｎ＋エミッタ層３からＮ−基板１に達する第１溝６と、Ｐベース層２のサイド拡散領域の端部におけるＰベース層２からＮ−基板１に達する第２溝（補助トレンチ）１２を形成し、両溝６，１２の内部に絶縁膜７を形成する。次に、図２７に示す工程において、導電物質であるポリシリコン膜を形成し、当該膜をエッチングすることで、両溝６，１２内にポリシリコン８を形成する。次に、図２８に示す工程において、Ｎ＋エミッタ３の表面から形成された主トレンチ６の上部に、層間絶縁膜９を形成する。次に、図２９の示す工程において、各Ｎ＋エミッタ層３、各Ｐベース層２の平坦領域及び両サイド拡散領域に接続するエミッタ電極１０を形成する。その後、実施の形態５と同様に、裏面上に、コレクタＰ＋層とカソードＮ＋層とを順次に形成した上で、更にコレクタ電極を裏面上に形成する。
（実施の形態７）
図３０〜図３６は、図７（実施の形態３）のＩＧＢＴ装置を製造するための各工程における装置の構造を示す縦断面図である。図３０に示す工程において、先ず、Ｎ−基板となるＮ型シリコン基板１を用意する。次に、図３１に示す工程において、Ｎ−層１の表面上に、隣り合うＰベース層同士が互いに所定の間隔を隔てて離れる様に、各Ｐベース層２を選択的に形成する。次に、図３２に示す工程において、各Ｐベース層２の中央部にエミッタ領域３を選択的に形成する。次に、図３３に示す工程において、Ｎ＋エミッタ層３からＮ−基板１に達する主トレンチ６を形成し、溝６の内部及びＮ−層１の表面上に絶縁膜を全面的に形成する。次に、図３４に示す工程において、導電物質であるポリシリコン膜を絶縁膜上に形成し、当該ポリシリコン膜をエッチングすることで、溝６内にのみポリシリコン８を形成する。次に、図３５に示す工程において、Ｎ−層１の表面上及びＰベース層２の表面上に位置する絶縁膜のみを除去した上で、溝６の上部に、層間絶縁膜９を形成する。その上で、隣り合うサイド拡散領域で挟まれた露出したＮ−層１の表面より、白金などのショットキー接合を形成する導電物質を当該表面直下のＮ−層１内に導入することで、当該導電物質とシリコン原子とによって生成されるシリサイド薄膜１３を形成する。このシリサイド薄膜１３とその直下のＮ−層１との界面は、ショットキー接合を成す。あるいは、隣り合うサイド拡散領域で挟まれた露出したＮ−層１の表面より、当該表面直下のＮ−層１内にボロンを低ドーズ量で注入し、その後４００℃程度の熱処理を加えることで、低濃度の極めて薄いＰ−層１３を当該表面直下のＮ−層１内に形成する。この浅いＰ−層１３とその直下のＮ−層１との界面もまた、ショットキー接合に類似するＰＮ接合面を成す。その上で、次に、図３６に示す工程において、Ｎ＋エミッタ層３、薄膜１３及びＰベース層２の各部に接続するエミッタ電極１０をアルミニウムで形成する。その後は、実施の形態５と同様に、Ｎ−層１の裏面上にコレクタＰ＋層とカソードＮ＋層とを順次に形成し、その上で、Ｎ−層１の裏面上にコレクタ電極を形成する。
上記製造方法の実施の形態５〜６においては、Ｎ−層１の裏面上にコレクタＰ＋層を最初に形成した上で、その後、カソードＮ＋層を形成しているが、両層の形成順序に関しては、どちらの層を最初に形成しても、同様の構造・作用効果が得られることは言うまでもない。
更に、上記製造方法においては、表面側のエミッタ電極１０の形成後に、コレクタ＋Ｐ層とカソードＮ＋層とを裏面上に形成しているが、逆に、エミッタ電極１０を形成する前にコレクタ＋Ｐ層とカソードＮ＋層とを裏面上に形成しても良く、この場合にも同様の構造・作用効果が得られることは勿論である。
（実施の形態８）
図４２を参照しつつ本実施の形態の特徴点を概観すると、その中核部は、（１）半導体基板１の第１主面１ＵＳより半導体基板１内へ向けて形成されており、第１主面１ＵＳと略平行であり略平坦面を成す第１底面２ＢＳを有する、第２導電型（ここではｐ型）の第１半導体層（ｐベース層）２と、（２）半導体基板１の第１主面１ＵＳより半導体基板１内へ向けて形成されており、第１主面１ＵＳと略平行であり略平坦面を成すと共に第１底面２ＢＳよりも浅い第２底面１４ＢＳを備える（低濃度のために必然的に第２底面１４ＢＳは比較的浅くなる）、しかも、第１主電極（エミッタ電極）１０と導通した、第２導電型の第５半導体層（被内蔵ダイオード部のｐ−層）１４と、（３）第１主面１ＵＳより半導体基板１内へ向けて形成されて且つ第１半導体層２と第５半導体層１４とを互いに分離すると共に、第１底面２ＢＳよりも深い底部６Ｂを備える主トレンチ６とを備える点にある。そして、その核心部は、（４）第５半導体層１４の第２底面１４ＢＳは、半導体基板１を介して、第４半導体層（ｎ＋）４と対向しており、３つの層１４，１，４は、非内蔵型のＰＩＮダイオードを成していると共に、第５半導体層１４の不純物濃度（ｐ−）は第１半導体層（ｐ）２の不純物濃度（＜第３半導体層（ｐ＋）５の不純物濃度）よりも低い点にある。図４２中、その他の点は、例えば図５で例示されるＩＧＢＴユニットの構造の各構成要素と変わりは無い。
図４２に示されている通り、ＩＧＢＴユニットの、絶縁ゲート構造部乃至はＭＯＳ構造部（主として構成要素２，３，７，８から成る領域）と、被内蔵型ダイオード部のアノードＰ−層１４とは、第１主面１ＵＳにおいて、主トレンチ６によって互いに物理的に分離されている。即ち、ＩＧＢＴのＭＯＳ構造部は、主トレンチ６によって挟まれた半導体基板１のメサ領域内に形成されており、他方、被内蔵型ダイオード部のアノードＰ−層１４は、両主トレンチ６を介在させて互いに隣り合わせたメサ領域の間に、形成されている。そして、アノードＰ−層１４の不純物濃度は、ＩＧＢＴのＭＯＳ構造部のＰベース層２のそれ（ｐ）よりも低く設定されている。
上記の通り、本実施の形態においては、ＩＧＢＴのＭＯＳ構造部と被内蔵型ダイオード部のアノードＰ−層１４とは主トレンチ６を介して互いに分離されており、且つ、被内蔵型ダイオード部のアノードＰ−層１４はＭＯＳ構造部のＰベース層２と比較して低濃度層に設定されている。このため、ダイオード部がオン状態にあるときの、被内蔵型ダイオード部のダイオード領域、即ち、アノードＰ−層１４からのホールの注入量が、ダイオード部のアノード層の濃度がＭＯＳ構造部のＰベース層２の濃度（ｐ）と同一の従来構造と比較して、抑制される。従って、この様に不純物濃度差に依拠して注入量が従来構造よりも抑制されたホールのｎ−層１への注入乃至は拡散によって、ダイオード部のアノード近辺領域におけるキャリヤ密度が従来構造よりも減少し、その結果、ダイオード部のリカバリー電流が従来構造よりも低下する（利点１）。重ねて述べれば、ダイオード部の半導体基板１へのホールの注入効率が低いので、ダイオード動作時に第５半導体層１４より注入されるホールの量が少なくなり、リカバリー特性が改善される。
又、第１主面１ＵＳにおいてＩＧＢＴのＭＯＳ構造部とダイオード部のダイオード領域とがそれぞれ占める面積比率は、主トレンチ６の形成位置に応じて、自由に設定可能である。このため、最適な面積比率を設定することが出来る（利点２）。
更に、既述の通り、主トレンチ６によってＭＯＳ構造部とダイオード領域１４とを分離しているので、ＩＧＢＴ素子の動作とそれに対応するダイオード部の動作とを第１主面１ＵＳ側の半導体基板１の部分において分離することが可能となる。この様な分離構造は、ダイオード部の動作中にゲート電極８にオン電圧が印加されると言った場合に、装置の誤動作を防止することが出来ると言うメリットをもたらす（利点３）。
（実施の形態９）
図４３を参照しつつ、図５及び図４２の両構造と相違する本実施の形態の特徴点を述べるならば、その中核部とは、（１）第１主面１ＵＳより第１半導体層２を通じて半導体基板１の内部へ向けて形成されて、第１半導体層２の第１サイド拡散領域２ＳＤＲ１と平坦領域２ＦＲとを互いに分離しており、第１底面２ＢＳよりも深い底部６Ｂを有する主トレンチ６と、（２）第１主面１ＵＳより半導体基板１内へ向けて形成されており且つ第１サイド拡散領域２ＳＤＲ１に対向している第２導電型（ここではｐ型）の別のウエル層ＷＬと、（３）第１主面１ＵＳの内で第１サイド拡散領域２ＳＤＲ１と隣のウエル層ＷＬのサイド拡散領域２ＳＤＲ２とで挟まれた領域１ＵＳＳより半導体基板１内へ向けて形成されて、第１サイド拡散領域２ＳＤＲ１の第１主面側一部及びウエル層ＷＬのサイド拡散領域２ＳＤＲ２の第１主面側一部に結合しており、第１主面１ＵＳと略平行であり略平坦面を成すと共に第１底面２ＢＳよりも浅い第２底面１４ＢＳを備えていると共に、第１主電極１０と導通した上面を更に備える、第２導電型の第５半導体層（ｐ−）１４とを備えており、しかも、（４）第５半導体層１４の第２底面１４ＢＳは半導体基板１のバルク部を介して第４半導体層（ｎ＋）４と対向しており、且つ、第５半導体層１４の不純物濃度（ｐ−）は第１半導体層２の不純物濃度（ｐ）よりも低い点にある。図４３中、その他の点は、例えば図５で例示されるＩＧＢＴユニットの構造の各構成要素と変わりは無い。
図４３に示されている通り、本実施の形態では、主トレンチ６で平坦領域２ＦＲと分離された第１サイド拡散領域２ＳＤＲ１が、ダイオード部のメサ領域にまで延びており、その結果、同領域２ＳＤＲ１の第１主面側部分は、平坦領域２ＦＲ及び第１サイド拡散領域２ＳＤＲ１よりも低濃度ｐ−に設定された第５半導体層１４と物理的に結合している（その結果、量層１４、２ＳＤＲ１は電気的に互いに導通し合っている）。この点は、隣のユニットにおけるウエル領域ＷＬのサイド拡散領域との関係でも同一である。
以上の構造により、本実施の形態は、（１）第５半導体層１４の存在に起因した実施の形態８と同様の作用効果を奏するのみならず、（２）ダイオード領域内の第１サイド拡散領域２ＳＤＲ１から半導体基板１へのホールの注入量も少なくなる分だけ、より一層にアノード領域近辺のキャリヤ密度を低減させて、更なるリカバリー電流の低減化を図り、以って、逆方向耐圧の低下をより一層起こりにくくすることが出来、しかも、（３）ダイオード領域内の第１サイド拡散領域２ＳＤＲ１及び隣り合うウエル領域ＷＬのサイド拡散領域２ＳＤＲ２の両スペース分だけ、第５半導体層１４がダイオード領域内に占める割合が図４２の構造と比較して少なくなるので、その占有面積の減少分だけ、第５半導体層１４からの半導体基板１へのホールの注入量も少なくならざるを得ず、従って、更なるリカバリー電流の低減化を図ることが可能である。加えて、本実施の形態は、（４）次の様な特有の作用効果をも奏する。即ち、本実施の形態では、図４３に示す様に、ダイオード領域における第１サイド拡散領域２ＳＤＲ１の底面２ＢＳ１と主トレンチ６の側面との結合部から主トレンチ６の底部６Ｂまでの距離、即ち、主トレンチ６の底部６Ｂの突出量ＡＰが、図４２の場合と較べて、格段に少ない。このため、図４２の場合よりも、ダイオード部の耐圧をより安定的に保持し易いと言う利点がある。（５）更に、本構造によれば、第１半導体層２を作成する製造上の余裕度が増す。
（実施の形態１０）
本実施の形態に係る絶縁ゲート型半導体装置は、図４２に例示した実施の形態８に係る絶縁ゲート型半導体装置を改良したものであり、その改良点の要点は、図４４に示す様に、図４２においては隣り合う主トレンチ６で挟まれた領域であって且つ第１半導体層２が設けられていた領域全体を、「半導体基板１の不純物濃度（ｎ−）よりも高い不純物濃度（ｎ）を有する第１導電型（ここではｎ型）の第６半導体層１５と、その直上に配設された第２導電型（ここではｐ型）の第１半導体層２とから成る２重構造」に置換した点にある。換言すれば、第１半導体層２の第１底面２ＢＳとその直下の半導体基板１の部分とでサンドイッチされた、基板不純物濃度（ｎ−）よりも高い不純物濃度（ｎ）を有する第１導電型の第６半導体層１５を配設した点に、その特徴点がある。その他の各構造は、実施の形態８における対応する構造と変わりは無い。従って、両実施の形態で共通の各部の参照符号に関しては、図４２及び図５における対応参照符号を図４４において援用する。
即ち、本装置は、（１）半導体基板１の第１主面１ＵＳより半導体基板１内へ向けて形成されており、第１主面１ＵＳと略平行であり略平坦面を成す第１底面２ＢＳを備える、第２導電型の第１半導体層２と、（２）第１主面１ＵＳより半導体基板１内へ向けて形成されており、第１半導体層２と以下の第６半導体層１５とを各々の側面で挟み込むと共に、第１底面２ＢＳ及び第６半導体層１５の第３底面１５ＢＳよりも深い底部６Ｂを有する、互いに対向し合う２個の主トレンチ６と、（３）第１半導体層２の第１底面２ＢＳと界面を成す表面と、当該界面と対向し且つ主トレンチ６の底部６Ｂよりも浅い第３底面１５ＢＳと、上記界面と第３底面１５ＢＳとで挟まれた第３側面１５ＳＳ１及び第４側面１５ＳＳ２とを有する、第１導電型（ｎ）の第６半導体層１５とを、その中核部として備えている。そして、第２半導体層３の第１側面３Ｓ１、第２半導体層３の下面３ＢＳと結合する第１半導体層２の側面、及び、第６半導体層１５の第３側面１５ＳＳ１の各々は、主トレンチ６の上記側面と結合しており、更に、第６半導体層１５の不純物濃度（ｎ）は、半導体基板１の不純物濃度（ｎ−）よりも高く、且つ、第４半導体層４の不純物濃度（ｎ＋）よりも低い。
尚、図４４の例示とは異なり、第６半導体層１５の第３底面１５ＢＳは、主トレンチ６の底部６Ｂよりも少し深くても良い（第３底面１５ＢＳの深さ＞底部６Ｂの深さ）。この様な変形例においても、後述する作用効果が同様に得られており、従って、当該変形は技術的に問題無いことが発明者によって実験的に確認されている。従って、図４４における第３底面１５ＢＳの構造はあくまでも一例であって、第３底面１５ＢＳが、主トレンチ６の底部６Ｂよりも浅い位置に設定される必然性は、無い（この点は、後述する各変形例でも成り立つ）。
本実施の形態において新たに付加された第６半導体層（ｎ層）１５は、次の２つの作用効果を奏する。その第１は、ＩＧＢＴ素子のオン電圧を低減化に寄与する点である。即ち、基板濃度（ｎ−）よりも高濃度の第６半導体層（ｎ層）１５は、ＩＧＢＴ素子がオン状態にあるときに、裏面側の第３半導体層５から注入されるホールがＩＧＢＴ素子のＰベース層２を通ってエミッタ電極１０に到達するのを防ぐバリアとして作用し、その結果、ＩＧＢＴ素子のオン状態下において、注入された上記ホールはＰベース層２の第３底面２ＢＳ直下の第６半導体層（ｎ層）１５内に蓄積する。このホールの蓄積に伴い、ＩＧＢＴ素子のオン状態下において第６半導体層（ｎ層）１５内の電子濃度も増大する。このため、ＩＧＢＴ素子のオン状態下におけるオン抵抗が減少して、ＩＧＢＴ素子のオン電圧がより低下する。その第２の作用効果（利点）は、第６半導体層（ｎ層）１５のバリアとしての存在により、被内蔵ダイオード部のオン状態下において、第５半導体層１４と共に当該ダイオード部のＰアノード層の一部として機能する、ＩＧＢＴ素子のＰベース層２からの過剰なホールの注入を抑止し得ることにある。このホールの注入量の抑止に伴い、ダイオード部のリカバリー電流の低減化がより一層促進される。尚、第２の利点は、ＩＧＢＴに代えて縦型ＭＯＳＦＥＴを用いる場合においても、成立し得る利点である。
既述した通り、図４４のユニット構造においても、図４２と同様に、「半導体基板１の第１主面１ＵＳより半導体基板１内へ向けて形成されており、主トレンチ６をその間に介して第２半導体層３の第１側面３Ｓ１及び第１半導体層２の上記側面と対向する一方の側面１４Ｓ１と、第１主面１ＵＳと略平行であり略平坦面を成すと共に第３底面１５ＢＳよりも浅い第２底面１４ＢＳとを備えていると共に、第１主面１ＵＳにおいて第１主電極１０と結合された、第１半導体層２の不純物濃度（ｐ）よりも低い不純物濃度（ｐ−）を有する、」第２導電型の第５半導体層１４が設けられている。そのため、本実施の形態においても、図４２の構造に関して既述した作用効果が、同様に得られる。従って、第５半導体層１４の低濃度（ｐ−）化に起因する既述の作用効果と、第６半導体層１５の配設による上記第２の利点との重畳により、より一層のダイオード部のリカバリー電流の低減化を達成することが可能となる。
（実施の形態１０の変形例１）
本変形例に係るＩＧＢＴユニットの縦断面図を、図４５に示す。図４５の構造より明白な通り、本変形例の特徴点は、図４３に例示した実施の形態９の構造に対して、既述した実施の形態１０の特徴的構造（第６半導体層１５の配設）を加味した点にある。
よって、本変形例によれば、実施の形態９及び実施の形態１０の各々において既述した作用効果が同時に発揮され得る。
（実施の形態１０の変形例２）
本変形例に係るＩＧＢＴユニットの縦断面図を、図４６に示す。図４６の構造より明白な通り、本変形例の特徴点は、実施の形態２における、図５に例示した構造に対して、既述した実施の形態１０の特徴的構造（第６半導体層１５の配設）を加味した点にある。
よって、本変形例によれば、実施の形態２及び実施の形態１０の各々において既述した作用効果が共に発揮され得る。
（実施の形態１０の変形例３）
本変形例に係るＩＧＢＴユニットの縦断面図を、図４７に示す。図４７の構造より明白な通り、本変形例の特徴点は、実施の形態２における、図６に例示した構造に対して、既述した実施の形態１０の特徴的構造（第６半導体層（ｎ）１５の配設）を加味した点にある。
実施の形態２の図６において既述した通り、補助トレンチ１２は、第１主面１ＵＳ内における、第１サイド拡散領域２ＳＤＲ１の底面２ＢＳ１とウエル層ＷＬのサイド拡散領域２ＳＤＲ１の底面２ＢＳ１との結合部と当該結合部の近傍領域とから、半導体基板１内へ向けて延在形成されて、第１サイド拡散領域２ＳＤＲ１とウエル層ＷＬのサイド拡散領域２ＳＤＲ１とを、互いに分離している。
よって、本変形例によれば、実施の形態２の図６及び実施の形態１０の各々において既述した作用効果が共に発揮され得る。
（実施の形態１０の変形例４）
本変形例に係るＩＧＢＴユニットの縦断面図を、図４８に示す。図４８の構造より明白な通り、本変形例の特徴点は、実施の形態３における図７に例示した構造に対して、既述した実施の形態１０の特徴的構造（第６半導体層（ｎ）１５の配設）を適用した点にある。
よって、本変形例によれば、実施の形態３の図７及び実施の形態１０の各々において既述した作用効果が共に発揮され得る。
（実施の形態１０の変形例５）
本変形例の特徴点は、図４８の構造に対して、少なくとも１個の補助トレンチ１２を更に配設した点にある。換言すれば、本変形例の特徴点は、図４９に例示する通り、実施の形態３における図８あるいは図９に例示した構造に対して、既述した実施の形態１０の特徴的構造（第６半導体層（ｎ）１５の配設）を適用した点にある。図４９における各補助トレンチ１２は、第１主面１ＵＳのウエル間領域から延びて、薄膜１３下方の半導体基板１の部分に位置する底部１２Ｂを備える。
よって、本変形例によれば、実施の形態３の図８等及び実施の形態１０の各々において既述した作用効果が共に発揮され得る。
（実施の形態１０の変形例６）：図５０
本変形例の特徴点は、図４８の構造（変形例４）に対して、図４１に関して既述した構造（主トレンチと補助トレンチとで挟まれた無効領域を配設する点）を適用した点にある。その様な適用例の一例を図５０に示す。
即ち、本ＩＧＢＴユニットは、少なくとも、その特徴的構成要素として、（１）第１主面１ＵＳより半導体基板１内へ向けて形成されており、第３底面１５ＢＳよりも深い底部１２Ｂを有すると共に、主トレンチ６と隣り合う補助トレンチ１２と、（２）補助トレンチ１２の底部１２Ｂ及びその側面上に全面的に形成された別の絶縁膜７と、（３）主トレンチ６の側面と補助トレンチ１２の側面とで挟まれており、半導体基板１の第１主面１ＵＳに位置する上面１４ＦＲＵＳと、第１底面２ＢＳよりも深く且つ第３底面１５ＢＳよりも浅い第４底面１４ＦＲＢＳとを有する第２導電型（ｐ型）の平坦領域１４ＦＲと、（４）平坦領域１４ＦＲの上面１４ＦＲＵＳ上に全面的に形成された層間絶縁膜１４ＩＦと、（５）第１主面１ＵＳより補助トレンチ１２の側面に沿って半導体基板１の内部へ向けて形成され、その間に補助トレンチ１２を介して平坦領域１４ＦＲと互いに対向しており、且つ、第１主面１ＵＳにおいて第１主電極１０と結合している上面を備えており、しかも、滑らかに徐々に深くなり且つ補助トレンチ１２の底部１２Ｂよりも浅い最大深さを備える底面１４ＢＳを備えている、第２導電型（ｐ型）の第１サイド拡散領域１４とを、具備する。
よって、本変形例によれば、実施の形態３の図４８に関して既述した作用効果が同様に発揮され得ると共に、図４１の変形例に関して既述した作用効果も得られる。後者に関して重複して記載すれば、両トレンチ６，１２によって囲まれたＰ型の不純物領域（平坦領域）１４ＦＲの上面１４ＦＲＵＳ及びその両側面は共に全面的に絶縁膜１４ＩＦ，７で被覆されて第１主電極１０とは電気的に絶縁された状態にあるので、最早ダイオード部の一部として一切動作し得なくなっている。即ち、平坦領域１４ＦＲは、ダイオード部の動作の観点から見て、無効領域化された状態にある。従って、内蔵されたダイオード部のＰ型領域から半導体基板１内部へのホール（キャリヤ）の注入量が比較的に少なくなり、アノード近辺のキャリヤ密度が下がって、ダイオード部のリカバリー電流が比較的低くなり得る。
（実施の形態１０の変形例７）：図５１
本変形例は、図５０（変形例６）の修正構造に関しており、その一例である図５１に示される通り、Ｎ型層である第６半導体層１５の一端部が、図５０における両トレンチ６，１２で挟まれた平坦領域１４ＦＲ内にまで延在形成されている。即ち、本変形例は、変形例６の構造に対して、図５０の平坦領域１４ＦＲの第４底面１４ＦＲＢＳの全面から平坦領域１４ＦＲの内部に向けて形成された第１導電型（ｎ型）の第７半導体層１５Ｅを更に備えている。このため、図５０の平坦領域１４ＦＲは、図５１に示す様に、（１）主トレンチ６の側面側から補助トレンチ１２の側面側に向けて徐々に且つ連続的に小さくなっていく厚みを有する第７半導体層（第６半導体層１５の延長領域）１５Ｅと、（２）第７半導体層１５Ｅと第１主面１ＵＳとで挟まれた第２導電型（ｐ型）の無効化領域１４ＳＲとから成る。
この様な第７半導体層１５Ｅが配設される理由は、次の通りである。即ち、ｎ型の第６半導体層１５を、互いに第１半導体層２を挟んで対向し合う両主トレンチ６間にのみ、常に形成することは、製造上、現実には難しい。そのため、主トレンチ６を越えてｐ型の領域内にまで、第６半導体層１５が形成される場合が生じる。と言うのは、ｎ層を部分的にイオン注入工程等で形成し、その後に、注入されたｎ型の不純物を拡散させることで、ｎ−の半導体基板１内に、第６半導体層１５を形成している。このため、製造時におけるｎ層の導入箇所から、サイド拡散現象により、深さ方向のみならず、横方向にも、ｎ層が形成されてしまい、この横方向にサイド拡散した部分が第７半導体層１５Ｅと成る。
この様な、第６半導体層１５が主トレンチ６を越えてｐ型領域内にまで拡散することにより形成された、第７半導体層１５Ｅは、エミッタ電極１０−コレクタ電極１１間にコレクタ電圧ＶＣＥが印加された場合には、主トレンチ６におけるダイオード部側の電界の強さを高めることとなるため、ＩＧＢＴ素子及びダイオード部の各耐圧の低下をもたらす場合がある。しかしながら、本変形例では、主トレンチ６の外側隣に補助トレンチ１２を積極的に設けることで、第７半導体層１５Ｅの存在領域を両トレンチ６，１２間にのみ限定している。このため、本変形例では、被内蔵ダイオード部の主要部を成すサイド拡散領域１４内には、第７半導体層１５Ｅは一切存在し得ず、従って、主トレンチ（第１トレンチ）６のみがｐ型ウエル領域内に形成されている図４８の場合と較べて、本変形例は、ＩＧＢＴ素子の耐圧の低下及びダイオード部の順方向耐圧の低下を惹き起こさないと言う利点を有する。
尚、仮に、第６半導体層１５のｎ層が補助トレンチ（第２トレンチ）１２を超えてサイド拡散領域１４内に形成されることがあったとしても、ダイオード部の主要なｐ型領域はｎ層が部分的に形成されている領域１５から比較的離れているので、補助トレンチ１２を超えてサイド拡散領域１４内に形成されたｎ層の部分の濃度は、両トレンチ６，１２間に位置するｎ層１５Ｅの濃度よりも低くなる。そのため、この様な場合においても、主トレンチ（第１トレンチ）６のみがｐ型ウエル領域内に形成されている図４８の場合と較べて、上記耐圧低下が惹き起こされにくいと言える。
（実施の形態１０の変形例８）：図５２
本変形例は、図４９（変形例５）の構造の修正例に該当しており、その構造の一例を図５２に示す。本変形例では、ｐ型のサイド拡散領域１４の底面１４ＢＳ中、主トレンチ６寄りの部分の真下に、底面１４ＢＳとの界面に沿って、ｎ型の第８半導体層１５Ｅが半導体基板１内に形成されており、同層１５Ｅの底面１５ＥＢＳは主トレンチ６の底部６Ｂよりも浅い。
本変形例では、ｎ層が主トレンチ６を超えて形成された第８半導体層１５Ｅはｎ層１５と比較して低濃度層であり、且つ、サイド拡散領域１４の底面１４ＢＳの一部上にのみ形成されているので、第８半導体層１５Ｅによる耐圧低下の影響は比較的小さいと言える。
（実施の形態１１）
本実施の形態は、既述した実施の形態２（例えば図５及び図６の構造）、実施の形態４（例えば図１２、図１３及び図４１の構造）、実施の形態８（例えば図４２の構造）、実施の形態９（例えば図４３の構造）、並びに実施の形態１０（例えば図４４乃至図５２の構造）の各々に適用される。
ここで、図５３及び図５４の各々は、上記各実施の形態の何れかに係るＩＧＢＴユニットセル近傍の上面図である。即ち、両図５３、５４の各々は、（１）半導体基板１の第１主面１ＵＳ上においてＭＯＳ構造が占める領域（ＭＯＳ構造領域と称す）１６Ｒと、（２）半導体基板１の第１主面１ＵＳ上において主トレンチ６が占める領域（補助トレンチ１２がｐ型ウエル領域内に配設される場合には、主トレンチ６と両トレンチ６，１２で挟まれた無効領域１４ＦＲ、１４ＳＲと補助トレンチ１２とが占める領域に該当する）（トレンチ領域と称す）６Ｒと、（３）半導体基板１の第１主面１ＵＳ上において被内臓ダイオード部が占める領域（ダイオード部領域と称す）１７Ｒとから成る、半導体基板１の第１主面１ＵＳ上のパターンを示している。
図５３及び図５４に示す通り、ＭＯＳ構造領域１６Ｒとダイオード部領域１７Ｒとは、その間にトレンチ領域６Ｒを挟みつつ、第３方向Ｄ３にストライプ状に延在し且つ第１方向Ｄ１に沿って交互に配列されている。
この様に、交互にストライプ状に両領域１６Ｒ，１７Ｒを形成することにより、本装置が絶縁ゲート型トランジスタあるいはダイオード部として機能する際に、半導体基板１内で、絶縁ゲート型トランジスタ及びダイオード部のそれぞれを、ほぼ均一に動作させることが可能となる。
又、図５３及び図５４においては、ＭＯＳ構造領域１６Ｒの面積とダイオード部領域１７Ｒの面積とは、共に任意値に設定され得る。
又、絶縁ゲート型トランジスタ（ＩＧＢＴ等）の動作特性を、特にそのオン電圧値の低下化を促進するには、半導体基板１の第１主面１ＵＳ上に形成されるダイオード部のＰ型層（アノード領域）が第１主面１ＵＳ上において占める面積を少なくすることが有効である。この場合、ダイオード部のリカバリー電流も低減化される。斯かる観点を考慮すると、ダイオード部領域１７Ｒの下方に薄膜１３を形成する構造（例えば、図１２、図１３、図４１、図４８−図５２に例示される構造）においては、ダイオード部領域１７Ｒの面積がＭＯＳ構造領域１６Ｒの面積よりも大きい、図５４に示される、パターンを採用することが出来、その結果、ｐ型のサイド拡散領域が第１主面において占める面積をより小さく設定することが可能となるので、絶縁ゲート型トランジスタの動作特性をより良好なものにし得る。この意味で、図５４のパターンを採用することは、性能向上に対して、総合的に有利に働く。
（実施の形態１２）
本実施の形態も、既述した実施の形態２（例えば図５及び図６の構造）、実施の形態４（例えば図１２、図１３及び図４１の構造）、実施の形態８（例えば図４２の構造）、実施の形態９（例えば図４３の構造）、並びに実施の形態１０（例えば図４４乃至図５２の構造）の各々に適用される。
ここで、図５５及び図５６の各々は、上記各実施の形態の何れかに係るＩＧＢＴユニットセル近傍のパターンを示す上面図である。尚、図５６のパターンでは、図５５のパターンと較べて、ＭＯＳ構造領域１６Ｒとダイオード部領域１７Ｒとの配設位置が逆に設定されている。即ち、両図５５、５６の各々においては、ＭＯＳ構造領域１６Ｒ及びダイオード部領域１７Ｒの何れか一方が方形であり、その周縁部を全体的にトレンチ領域６Ｒが囲み、更に、トレンチ領域６Ｒの周縁部をＭＯＳ構造領域１６Ｒ及びダイオード部領域１７Ｒの他方が全体的に囲んでいる。
この様なパターン構造を採用することにより、図５３及び図５４のストライプ形状のパターンと較べて、絶縁ゲート型トランジスタのチャネルを２次元的に配置することが可能となり、当該チャネルを有効的に使用することが出来る。
但し、図５５及び図５６の各構造を採用するときには、図５７に示す様に、各方形上のトレンチを繋ぐ連結用トレンチを設けると共に、図５８に示す様に、トレンチ領域でその周囲が囲まれた上記一方の領域の各表面を互いに電気的に繋ぎ合わせるための、例えばポリシリコン層１８の様な連結部材を、上記連結用トレンチを利用して配設することが必要となる。
（実施の形態１３）
図５９乃至図６６は、実施の形態８（図４２）の半導体装置を製造する際の各工程段階における装置の構造を示す縦断面図である。先ず、図５９の工程において、ｎ−基板１と成るｎ型シリコン基板を準備する。次の図６０の工程において、ｎ−基板１の表面上にｐベース層２を選択的に形成する。次の図６１の工程において、ｐベース層２の表面上にｎ＋エミッタ領域３を選択的に形成する。次の図６２の工程において、隣り合うｐベース層２間のｎ−基板１の表面上に、アノードｐ−層１４を選択的に形成する。次の図６３の工程において、ｎ＋エミッタ領域３からｎ−基板１に達する溝（主トレンチ）６を形成し、各溝６の内部に絶縁膜７を全面的に形成する。次の図６４の工程において、導電性物質であるポリシリコン膜を形成し、その後にエッチングすることで、各溝６の内部を充填するポリシリコン電極層８を形成する。次の図６５の工程において、ｎ＋エミッタ領域３の表面から形成された各溝６の上部に層間絶縁膜９を形成する。次の図６６の工程において、ｎ＋エミッタ領域３、ｐベース層２及びアノードｐ−層１４に接続するエミッタ電極１０を形成する。その後は、実施の形態５と同様に、ｎ−基板１の裏面上にコレクタｐ＋層５、カソードｎ＋層４及びコレクタ電極１１を形成することで、図４２の構造を有する半導体装置が得られる。
（実施の形態１４）
図６７乃至図７４は、実施の形態１０の変形例４（図４８）の半導体装置を製造する際の各工程段階における装置の構造を示す縦断面図である。先ず、図６７の工程において、ｎ−基板１と成るｎ型シリコン基板を準備する。次の図６８の工程において、ｎ−基板１の表面上に、ｎ層１５を選択的に形成する。次の図６９の工程において、ｎ−基板１の表面より内部に向けて形成されたｎ層１５を取り囲む様に、ｐベース層をｎ−基板１の表面上に選択的に形成する。次の図７０の工程において、ｐベース層の表面上にエミッタｎ＋層３を選択的に形成する。次の図７１の工程において、エミッタｎ＋層３の一部を除去する様に、エミッタｎ＋層３からｎ−基板１内部に達する溝（主トレンチ）６を形成し、溝６の内部に全面的に絶縁膜７を形成する。次の図７２の工程において、導電性物質であるポリシリコン膜を形成し、その後にエッチングすることで、各溝６の内部を充填するポリシリコン電極層８を形成する。次の図７３の工程において、各溝６の上部に層間絶縁膜９を形成する。次の図７４の工程において、ｎ＋エミッタ領域３、ｐベース層２及びｐベースサイド拡散領域１４に接続するエミッタ電極１０を形成する。この電極１０の形成前に白金等のショットキー接合を形成する物質を形成すると、図７４に示す様に、ショットキー接合１３が出来る。その後は、実施の形態５と同様に、ｎ−基板１の裏面上にコレクタｐ＋層５、カソードｎ＋層４及びコレクタ電極１１を形成することで、図４８の構造を有する半導体装置が得られる。
（各実施の形態に共通の変形例）
尚、各実施の形態１〜１４における一例においては、ＮチャネルのＩＧＢＴ装置について記載されているが、ＰチャネルのＩＧＢＴ装置に対しても、各実施の形態１〜７における技術的特徴を適用出来ることは言うまでもない。
又、既述した通り、各実施の形態における技術的特徴点を、Ｎチャネル又はＰチャネルの縦型ＭＯＳＦＥＴ装置（ダイオード部内蔵型のトレンチ型ＭＯＳＦＥＴ）にも適用することが出来る。この場合、第３半導体層５は不要となり、半導体基板１の第２主面１ＬＳ上に第４半導体層４が全面的に形成されることになる。本発明を縦型ＭＯＳＦＥＴ装置に適用した代表例を図７５及び図７６に示す。
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
本発明に係るパワー半導体装置、即ち、ダイオード内蔵型の絶縁ゲート型トランジスタは、電力変換装置、例えばモータ等の負荷を駆動するインバータ回路におけるＦＷＤ内蔵型スイッチング素子として、産業上利用され得る。その様な、３相交流モータ用インバータ回路への応用例を、図３７のブロック図に示す。
本発明の実施の形態１に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１に係るＩＧＢＴ装置のユニットセルの別構造を示す縦断面図である。 本発明の実施の形態１に係るＩＧＢＴ装置のユニットセルの別構造を示す縦断面図である。 本発明の実施の形態１に係るＩＧＢＴ装置のユニットセルの別構造を示す斜視図である。 本発明の実施の形態２に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態２に係るＩＧＢＴ装置のユニットセルの別構造を示す縦断面図である。 本発明の実施の形態３に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態３に係るＩＧＢＴ装置のユニットセルの別構造を示す縦断面図である。 本発明の実施の形態３に係るＩＧＢＴ装置のユニットセルの別構造を示す縦断面図である。 本発明の実施の形態３に係るＩＧＢＴ装置のユニットセルの別構造を示す縦断面図である。 本発明の実施の形態３に係るＩＧＢＴ装置のユニットセルの別構造を示す斜視図である。 本発明の実施の形態４に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態４に係るＩＧＢＴ装置のユニットセルの別構造を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態５に係る製造工程を示す縦断面図である。 本発明の実施の形態６に係る製造工程を示す縦断面図である。 本発明の実施の形態６に係る製造工程を示す縦断面図である。 本発明の実施の形態６に係る製造工程を示す縦断面図である。 本発明の実施の形態６に係る製造工程を示す縦断面図である。 本発明の実施の形態６に係る製造工程を示す縦断面図である。 本発明の実施の形態６に係る製造工程を示す縦断面図である。 本発明の実施の形態６に係る製造工程を示す縦断面図である。 本発明の実施の形態７に係る製造工程を示す縦断面図である。 本発明の実施の形態７に係る製造工程を示す縦断面図である。 本発明の実施の形態７に係る製造工程を示す縦断面図である。 本発明の実施の形態７に係る製造工程を示す縦断面図である。 本発明の実施の形態７に係る製造工程を示す縦断面図である。 本発明の実施の形態７に係る製造工程を示す縦断面図である。 本発明の実施の形態７に係る製造工程を示す縦断面図である。 インバータ回路を示すブロック図である。 ダイオードのリカバリー波形の模式図である。 従来の問題検証に用いたシミュレーション用モデルの構造を示す縦断面図である。 従来の問題検証に用いたシミュレーションの結果を示す図である。 本発明の実施の形態４の変形例１に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態８に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態９に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例１に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例２に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例３に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例４に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例５に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例６に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例７に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１０の変形例８に係るＩＧＢＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態１１に係るＩＧＢＴ装置のユニットセルにおけるパターン構造を示す上面図である。 本発明の実施の形態１１の変形例１に係るＩＧＢＴ装置のユニットセルにおけるパターン構造を示す上面図である。 本発明の実施の形態１２に係るＩＧＢＴ装置のユニットセルにおけるパターン構造を示す上面図である。 本発明の実施の形態１２に係るＩＧＢＴ装置のユニットセルにおけるパターン構造を示す上面図である。 本発明の実施の形態１２に係るＩＧＢＴ装置のユニットセルにおけるパターン構造を示す上面図である。 本発明の実施の形態１２に係るＩＧＢＴ装置のユニットセルにおけるパターン構造を示す上面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１３に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１４に係る製造工程を示す縦断面図である。 本発明の実施の形態１に係るトレンチ型パワーＭＯＳＦＥＴ装置のユニットセルの構造を示す縦断面図である。 本発明の実施の形態８に係るトレンチ型パワーＭＯＳＦＥＴ装置のユニットセルの構造を示す縦断面図である。
符号の説明
１ Ｎ−基板、２ Ｐベース領域、３ エミッタ領域、４ カソードＮ＋層、５ コレクタＰ＋層、６ 主トレンチ（第１溝）、７ ゲート絶縁膜、８ ゲート電極、９ 層間絶縁膜、１０ エミッタ電極、１１ コレクタ電極、１２ 補助トレンチ（第２溝）、１３ 薄膜。

Claims (41)

  1. 第１主面及び第２主面を備える第１導電型の半導体基板と、
    前記半導体基板の前記第１主面より前記半導体基板内へ向けてウエル状に形成されており、第１サイド拡散領域と、前記第１サイド拡散領域に対向する第２サイド拡散領域と、前記第１サイド拡散領域と前記第２サイド拡散領域との間に位置しており且つ前記第１主面と略平行であり略平坦面を成す底面を備える平坦領域とを備える、第２導電型の第１半導体層と、
    前記第１主面より前記第１半導体層の底面を貫通しており、前記半導体基板の内で前記第１半導体層の直下部分に位置する底部を備える主トレンチと、
    前記主トレンチの前記底部及び側面上に全面的に形成された絶縁膜と、
    前記絶縁膜上に全面的に形成されて前記主トレンチを充填する制御電極と、
    前記第１主面より前記第１半導体層の前記平坦領域内へ向けて形成されており、前記第１主面に位置する上面と、前記上面に対向して底部を成す下面と、前記上面と前記下面とで挟まれ互いに対向し合う第１及び第２側面とを備えている前記第１導電型の第２半導体層と、
    前記第２半導体層の前記上面上及び前記第１半導体層の前記第１サイド拡散領域上に形成された第１主電極と、
    前記半導体基板の前記第２主面より前記半導体基板内へ向けて形成された前記第１導電型の第４半導体層と、
    前記半導体基板の前記第２主面上に形成され、前記第４半導体層と電気的に導通した第２主電極とを備え、
    前記第２半導体層の前記第１側面は前記主トレンチの前記側面と結合しており、
    前記第１主面に対する前記第１サイド拡散領域の底面の深さは、その最大深さ位置から、前記第１主面に位置して前記第１主電極と結合された前記第１サイド拡散領域の表面へ向けて、連続的に且つ滑らかに変化しながら徐々に浅くなっていると共に、
    前記第１主面に対する前記第２サイド拡散領域の底面の深さは、その最大深さ位置から、前記第１主面に位置して前記第１主電極と結合された前記第２サイド拡散領域の表面へ向けて、連続的に且つ滑らかに変化しながら徐々に浅くなっていることを特徴とする、
    絶縁ゲート型トランジスタ。
  2. 請求項１に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記第１サイド拡散領域の前記底面を貫通しており、前記半導体基板の内で前記第１サイド拡散領域の下方部分に位置する底部を備える第１補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  3. 請求項２に記載の絶縁ゲート型トランジスタであって、
    前記第１補助トレンチは、前記第１サイド拡散領域の前記底面の内で、前記第１サイド拡散領域の前記表面と前記第１サイド拡散領域の前記底面とが本来交差するべき交差部及び前記交差部の近傍部分のみを貫通しており、
    前記第１補助トレンチの前記底部は、前記半導体基板の内で前記交差部の直下に位置する部分に位置することを特徴とする、
    絶縁ゲート型トランジスタ。
  4. 請求項２に記載の絶縁ゲート型トランジスタであって、
    前記第１補助トレンチは、前記第１サイド拡散領域の前記底面の内で、前記第１サイド拡散領域の前記底面と前記平坦領域の前記底面との結合部寄りの部分のみを貫通しており、
    前記第１サイド拡散領域の前記底面は前記第１主面にまで達していることを特徴とする、
    絶縁ゲート型トランジスタ。
  5. 請求項２に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記第２サイド拡散領域の前記底面を貫通しており、前記半導体基板の内で前記第２サイド拡散領域の下方部分に位置する底部を備える第２補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  6. 請求項５に記載の絶縁ゲート型トランジスタであって、
    前記第２補助トレンチは、前記第２サイド拡散領域の前記底面の内で、前記第２サイド拡散領域の前記表面と前記第２サイド拡散領域の前記底面とが本来交差するべき交差部及び前記交差部の近傍部分のみを貫通しており、
    前記第２補助トレンチは、前記半導体基板の内で前記交差部の直下に位置する部分に位置する底面を備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  7. 請求項５に記載の絶縁ゲート型トランジスタであって、
    前記第２補助トレンチは、前記第２サイド拡散領域の前記底面の内で、前記第２サイド拡散領域の前記底面と前記平坦領域の底面との結合部寄りの部分のみを貫通しており、
    前記第２サイド拡散領域の前記底面は前記第１主面にまで達していることを特徴とする、
    絶縁ゲート型トランジスタ。
  8. 請求項５に記載の絶縁ゲート型トランジスタであって、
    前記主トレンチの深さ、前記第１補助トレンチの深さ、及び前記第２補助トレンチの深さは、互いに等しいことを特徴とする、
    絶縁ゲート型トランジスタ。
  9. 請求項５に記載の絶縁ゲート型トランジスタであって、
    前記第１主面における、前記主トレンチの幅寸法、前記第１補助トレンチの幅寸法、及び前記第２補助トレンチの幅寸法は、互いに等しいことを特徴とする、
    絶縁ゲート型トランジスタ。
  10. 請求項５に記載の絶縁ゲート型トランジスタであって、
    前記主トレンチの中心軸と前記第１補助トレンチの中心軸との第１間隔、及び、前記主トレンチの前記中心軸と前記第２補助トレンチの中心軸との第２間隔は、互いに等しいことを特徴とする、
    絶縁ゲート型トランジスタ。
  11. 請求項１に記載の絶縁ゲート型トランジスタであって、
    前記主トレンチは、前記平坦領域と前記第１サイド拡散領域とで挟まれた第１主トレンチを成しており、
    前記絶縁ゲート型トランジスタは、
    前記第１主面より前記第１半導体層の前記底面を貫通しており、前記半導体基板の内で前記第１半導体層の直下部分に位置する底部と、前記平坦領域と前記第２サイド拡散領域とで挟まれた側面とを備える第２主トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  12. 請求項１に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記半導体基板内へ向けて形成されており且つ前記第１サイド拡散領域に対向している前記第２導電型のウエル層を更に備えており、
    前記第１主面の内で、前記ウエル層の底面と前記第１主面との結合部と、前記第１サイド拡散領域の前記底面と前記第１主面との結合部とで挟まれたウエル間領域上にも、前記第１主電極が形成されており、しかも、
    前記ウエル間領域直上の前記第１主電極と、当該ウエル間領域直下に位置する前記半導体基板の部分との間には、ショットキー接合を呈する薄膜が形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  13. 請求項１に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記半導体基板内へ向けて形成されており且つ前記第１サイド拡散領域に対向している前記第２導電型のウエル層を更に備えており、
    前記第１主面の内で、前記ウエル層の底面と前記第１主面との結合部と、前記第１サイド拡散領域の前記底面と前記第１主面との結合部とで挟まれたウエル間領域上にも、前記第１主電極が形成されており、しかも、
    前記ウエル間領域直上の前記第１主電極と、当該ウエル間領域直下に位置する前記半導体基板の部分との間には、前記第１半導体層及び前記ウエル層よりも小さな不純物濃度を有し且つ前記第１半導体層、前記ウエル層及び前記ウエル間領域直上の前記第１主電極よりも薄い厚みを有する前記第２導電型の薄膜が形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  14. 請求項１２又は１３に記載の絶縁ゲート型トランジスタであって、
    前記第１主面の前記ウエル間領域から延びて、前記薄膜直下の前記半導体基板の部分に位置する底部を備える補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  15. 請求項１２又は１３に記載の絶縁ゲート型トランジスタであって、
    前記第１主面の前記ウエル間領域から延びて、前記薄膜直下の前記半導体基板の部分に位置する底部を備える複数の補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  16. 請求項１５に記載の絶縁ゲート型トランジスタであって、
    前記複数の補助トレンチの内で隣り合う補助トレンチにおける中心軸間距離は、前記複数の補助トレンチの内で前記第１半導体層に最も近い補助トレンチと前記主トレンチとの間の中心軸間距離よりも小さいことを特徴とする、
    絶縁ゲート型トランジスタ。
  17. 請求項１２又は１３に記載の絶縁ゲート型トランジスタであって、
    前記第１サイド拡散領域は、
    前記第１主面から前記第１サイド拡散領域を貫通して前記半導体基板にまで達する第１補助トレンチと、
    前記主トレンチの前記側面と前記第１補助トレンチの側面とで挟まれた前記第２導電型の第１無効化領域と、
    前記第１主面に位置する前記第１無効化領域の表面上に全面的に形成された第１層間絶縁膜と、
    前記第１補助トレンチの前記側面から前記第１主面に向かって徐々に浅くなる底面を備える前記第２導電型の第１主サイド拡散領域とを備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  18. 請求項１７に記載の絶縁ゲート型トランジスタであって、
    前記主トレンチは、前記平坦領域と前記第１サイド拡散領域とで挟まれた第１主トレンチを成しており、
    前記絶縁ゲート型トランジスタは、
    前記第１主面より前記第１半導体層の前記底面を貫通しており、前記半導体基板の内で前記第１半導体層の直下部分に位置する底部と、前記平坦領域と前記第２サイド拡散領域とで挟まれた側面とを備える第２主トレンチを更に備えており、
    前記第２サイド拡散領域は、
    前記第１主面から前記第２サイド拡散領域を貫通して前記半導体基板にまで達する第２補助トレンチと、
    前記主トレンチの前記側面と前記第２補助トレンチの側面とで挟まれた前記第２導電型の第２無効化領域と、
    前記第１主面に位置する前記第２無効化領域の表面上に全面的に形成された第２層間絶縁膜と、
    前記第２補助トレンチの前記側面から前記第１主面に向かって徐々に浅くなる底面を備える前記第２導電型の第２主サイド拡散領域とを備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  19. 請求項１１に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記第１サイド拡散領域の前記底面を貫通しており、前記半導体基板の内で前記第１サイド拡散領域の下方部分に位置する底部を備える第１補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  20. 請求項１９に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記第２サイド拡散領域の前記底面を貫通しており、前記半導体基板の内で前記第２サイド拡散領域の下方部分に位置する底部を備える第２補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  21. 第１主面及び第２主面を備える第１導電型の半導体基板と、
    前記半導体基板の前記第１主面より前記半導体基板内へ向けて形成されており、前記第１主面と略平行であり略平坦面を成す第１底面を備える、第２導電型の第１半導体層と、
    前記半導体基板の前記第１主面より前記半導体基板内へ向けて形成されており、前記第１主面と略平行であり略平坦面を成すと共に前記第１底面よりも浅い第２底面を備える、前記第２導電型の第５半導体層と、
    前記第１主面より前記半導体基板内へ向けて形成されて前記第１半導体層と前記第５半導体層とを互いに分離しており、前記第１底面よりも深い底部を備える主トレンチと、
    前記主トレンチの前記底部及び側面上に全面的に形成された絶縁膜と、
    前記絶縁膜上に全面的に形成されて前記主トレンチを充填する制御電極と、
    前記第１主面より前記第１半導体層内へ向けて形成されており、前記第１主面に位置する上面と、前記上面に対向して底部を成す下面と、前記上面と前記下面とで挟まれ互いに対向し合う第１及び第２側面とを備えている前記第１導電型の第２半導体層と、
    前記第２半導体層の前記上面上及び前記第５半導体層の上面上に形成された第１主電極と、
    前記半導体基板の前記第２主面より前記半導体基板内へ向けて形成された前記第１導電型の第４半導体層と、
    前記半導体基板の前記第２主面上に形成され、前記第４半導体層と電気的に導通した第２主電極とを備え、
    前記第２半導体層の前記第１側面は前記主トレンチの前記側面と結合しており、
    前記第５半導体層の前記第２底面は前記半導体基板を介して前記第４半導体層と対向しており、
    前記第５半導体層の不純物濃度は前記第１半導体層の不純物濃度よりも低いことを特徴とする、
    絶縁ゲート型トランジスタ。
  22. 第１主面及び第２主面を備える第１導電型の半導体基板と、
    前記半導体基板の前記第１主面より前記半導体基板内へ向けてウエル状に形成されており、第１サイド拡散領域と、前記第１サイド拡散領域に対向する第２サイド拡散領域と、前記第１サイド拡散領域と前記第２サイド拡散領域との間に位置しており且つ前記第１主面と略平行であり略平坦面を成す第１底面を備える平坦領域とを備える、第２導電型の第１半導体層と、
    前記第１主面より前記第１半導体層を通じて前記半導体基板の内部へ向けて形成されて前記第１サイド拡散領域と前記平坦領域とを互いに分離しており、前記第１底面よりも深い底部を備える主トレンチと、
    前記主トレンチの前記底部及び側面上に全面的に形成された絶縁膜と、
    前記絶縁膜上に全面的に形成されて前記主トレンチを充填する制御電極と、
    前記第１主面より前記第１半導体層内へ向けて形成されており、前記第１主面に位置する上面と、前記上面に対向して底部を成す下面と、前記上面と前記下面とで挟まれ互いに対向し合う第１及び第２側面とを備えている前記第１導電型の第２半導体層と、
    前記第１主面より前記半導体基板内へ向けて形成されており且つ前記第１サイド拡散領域に対向している前記第２導電型のウエル層と、
    前記第１主面の内で前記第１サイド拡散領域と前記ウエル層のサイド拡散領域とで挟まれた領域より前記半導体基板内へ向けて形成されて前記第１サイド拡散領域の一部及び前記ウエル層の前記サイド拡散領域の一部に結合しており、前記第１主面と略平行であり略平坦面を成すと共に前記第１底面よりも浅い第２底面を備える、前記第２導電型の第５半導体層と、
    前記半導体基板の前記第２主面より前記半導体基板内へ向けて形成された前記第１導電型の第４半導体層と、
    前記第２半導体層の前記上面上及び前記第５半導体層の上面上に形成された第１主電極と、
    前記半導体基板の前記第２主面上に形成され、前記第４半導体層と電気的に導通した第２主電極とを備え、
    前記第２半導体層の前記第１側面は前記主トレンチの前記側面と結合しており、
    前記第５半導体層の前記第２底面は前記半導体基板を介して前記第４半導体層と対向しており、
    前記第５半導体層の不純物濃度は前記第１半導体層の不純物濃度よりも低いことを特徴とする、
    絶縁ゲート型トランジスタ。
  23. 第１主面及び第２主面を備える第１導電型の半導体基板と、
    前記半導体基板の前記第１主面より前記半導体基板内へ向けて形成されており、前記第１主面と略平行であり略平坦面を成す第１底面を備える、第２導電型の第１半導体層と、
    前記第１主面より前記半導体基板内へ向けて形成されており、前記第１底面よりも深い底部を備える主トレンチと、
    前記主トレンチの前記底部及び側面上に全面的に形成された絶縁膜と、
    前記絶縁膜上に全面的に形成されて前記主トレンチを充填する制御電極と、
    前記第１主面より前記第１半導体層内へ向けて形成されており、前記第１主面に位置する上面と、前記上面に対向して底部を成す下面と、前記上面と前記下面とで挟まれ互いに対向し合う第１及び第２側面とを備えている前記第１導電型の第２半導体層と、
    前記第１半導体層の前記第１底面と界面を成す表面と、前記界面と対向する第３底面と、前記界面と前記第３底面とで挟まれた第３側面及び第４側面とを備える、前記第１導電型の第６半導体層と、
    前記第１主面における前記第１半導体層の上面上及び前記第２半導体層の前記上面上に形成された第１主電極と、
    前記半導体基板の前記第２主面より前記半導体基板内へ向けて形成された前記第１導電型の第４半導体層と、
    前記半導体基板の前記第２主面上に形成され、前記第４半導体層と電気的に導通した第２主電極とを備え、
    前記第２半導体層の前記第１側面、前記第２半導体層の前記下面と結合する前記第１半導体層の側面、及び、前記第６半導体層の前記第３側面の各々は前記主トレンチの前記側面と結合しており、
    前記第６半導体層の不純物濃度は、前記半導体基板の不純物濃度よりも高く、且つ、前記第４半導体層の不純物濃度よりも低いことを特徴とする、
    絶縁ゲート型トランジスタ。
  24. 請求項２３に記載の絶縁ゲート型トランジスタであって、
    前記半導体基板の前記第１主面より前記半導体基板内へ向けて形成されており、前記主トレンチをその間に介して前記第２半導体層の前記第１側面及び前記第１半導体層の前記側面と対向する一方の側面と、前記第１主面と略平行であり略平坦面を成すと共に前記第３底面よりも浅い第２底面とを備えていると共に、前記第１主面において前記第１主電極と結合された、前記第２導電型の第５半導体層を更に備えており、
    前記第５半導体層の不純物濃度は前記第１半導体層の不純物濃度よりも低いことを特徴とする、
    絶縁ゲート型トランジスタ。
  25. 請求項２３に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記主トレンチの前記側面に沿って前記半導体基板の内部へ向けて形成されており、しかも、前記主トレンチによって前記第２半導体層の前記第１側面、前記第１半導体層の前記側面及び前記第６半導体層の前記第３側面とは分離されていると共に、滑らかに徐々に深くなり且つ前記主トレンチの前記底部よりも浅い最大深さを備える底面を備えている、前記第２導電型の第１サイド拡散領域と、
    前記第１主面より前記半導体基板内へ向けて形成されており且つ前記第１サイド拡散領域に対向している前記第２導電型のウエル層と、
    前記第１主面の内で前記第１サイド拡散領域と前記ウエル層のサイド拡散領域とで挟まれた領域より前記半導体基板内へ向けて形成されて前記第１サイド拡散領域の一部及び前記ウエル層の前記サイド拡散領域の一部に結合しており、前記第１主面において前記第１主電極と結合していると共に、前記第１主面と略平行であり略平坦面を成し且つ前記第３底面よりも浅い第２底面を備える、前記第２導電型の第５半導体層とを備えており、
    前記第５半導体層の不純物濃度は前記第１半導体層の不純物濃度及び前記第１サイド拡散領域の不純物濃度よりも低いことを特徴とする、
    絶縁ゲート型トランジスタ。
  26. 請求項２３に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記主トレンチの前記側面に沿って前記半導体基板の内部へ向けて形成され、且つ、前記第１主面において前記第１主電極と結合しており、しかも、前記主トレンチによって前記第２半導体層の前記第１側面、前記第１半導体層の前記側面及び前記第６半導体層の前記第３側面とは分離されていると共に、滑らかに徐々に深くなり且つ前記主トレンチの前記底部よりも浅い最大深さを備える底面を備えている、前記第２導電型の第１サイド拡散領域と、
    前記第１主面より前記半導体基板内へ向けて形成されており且つ前記第１サイド拡散領域に対向しているサイド拡散領域を備える前記第２導電型のウエル層とを備え、
    前記第１サイド拡散領域の前記底面と前記ウエル層の前記サイド拡散領域の底面とは、前記第１主面において互いに結合していることを特徴とする、
    絶縁ゲート型トランジスタ。
  27. 請求項２６に記載の絶縁ゲート型トランジスタであって、
    前記第１主面内における、前記第１サイド拡散領域の前記底面と前記ウエル層の前記サイド拡散領域の前記底面との結合部と当該結合部の近傍領域とから、前記半導体基板内へ向けて延在形成されて、前記第１サイド拡散領域と前記ウエル層の前記サイド拡散領域とを互いに分離する補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  28. 請求項２３に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記主トレンチの前記側面に沿って前記半導体基板の内部へ向けて形成され、且つ、前記第１主面において前記第１主電極と結合しており、しかも、前記主トレンチによって前記第２半導体層の前記第１側面、前記第１半導体層の前記側面及び前記第６半導体層の前記第３側面とは分離されていると共に、滑らかに徐々に深くなり且つ前記主トレンチの前記底部よりも浅い最大深さを備える底面を備えている、前記第２導電型の第１サイド拡散領域と、
    前記第１主面より前記半導体基板内へ向けて形成されており、且つ、その間に前記半導体基板を介在して前記第１サイド拡散領域に対向しているサイド拡散領域を備える前記第２導電型のウエル層とを更に備え、
    前記第１主面の内で、前記ウエル層の前記サイド拡散領域の底面と前記第１主面との結合部と、前記第１サイド拡散領域の前記底面と前記第１主面との結合部とで挟まれたウエル間領域上にも、前記第１主電極が形成されており、しかも、
    前記ウエル間領域直上の前記第１主電極と、当該ウエル間領域直下に位置する前記半導体基板の部分との間には、ショットキー接合を呈する薄膜が形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  29. 請求項２３に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記主トレンチの前記側面に沿って前記半導体基板の内部へ向けて形成され、且つ、前記第１主面において前記第１主電極と結合しており、しかも、前記主トレンチによって前記第２半導体層の前記第１側面、前記第１半導体層の前記側面及び前記第６半導体層の前記第３側面とは分離されていると共に、滑らかに徐々に深くなり且つ前記主トレンチの前記底部よりも浅い最大深さを備える底面を備えている、前記第２導電型の第１サイド拡散領域と、
    前記第１主面より前記半導体基板内へ向けて形成されており、且つ、その間に前記半導体基板を介在して前記第１サイド拡散領域に対向しているサイド拡散領域を備える前記第２導電型のウエル層とを更に備え、
    前記第１主面の内で、前記ウエル層の前記サイド拡散領域の底面と前記第１主面との結合部と、前記第１サイド拡散領域の前記底面と前記第１主面との結合部とで挟まれたウエル間領域上にも、前記第１主電極が形成されており、しかも、
    前記ウエル間領域直上の前記第１主電極と、当該ウエル間領域直下に位置する前記半導体基板の部分との間には、前記第１半導体層及び前記ウエル層よりも小さな不純物濃度を有し且つ前記第１半導体層、前記ウエル層及び前記ウエル間領域直上の前記第１主電極よりも薄い厚みを有する前記第２導電型の薄膜が形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  30. 請求項２８又は２９に記載の絶縁ゲート型トランジスタであって、
    前記第１主面の前記ウエル間領域から延びて、前記薄膜下方の前記半導体基板の部分に位置する底部を備える、少なくとも１個の補助トレンチを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  31. 請求項２３に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記半導体基板内へ向けて形成されており、前記第３底面よりも深い底部を備えると共に、前記主トレンチと隣り合う補助トレンチと、
    前記補助トレンチの前記底部及びその側面上に全面的に形成された別の絶縁膜と、
    前記主トレンチの前記側面と前記補助トレンチの前記側面とで挟まれており、前記半導体基板の前記第１主面に位置する上面と、前記第１底面よりも深く且つ前記第３底面よりも浅い第４底面とを備える前記第２導電型の平坦領域と、
    前記平坦領域の前記上面上に全面的に形成された層間絶縁膜と、
    前記第１主面より前記補助トレンチの前記側面に沿って前記半導体基板の内部へ向けて形成され、その間に前記補助トレンチを介して前記平坦領域と互いに対向しており、且つ、前記第１主面において前記第１主電極と結合している上面を備えており、しかも、滑らかに徐々に深くなり且つ前記補助トレンチの前記底部よりも浅い最大深さを備える底面を備えている、前記第２導電型の第１サイド拡散領域とを備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  32. 請求項３１に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記半導体基板内へ向けて形成されており、且つ、その間に前記半導体基板を介在して前記第１サイド拡散領域に対向しているサイド拡散領域を備える前記第２導電型のウエル層を更に備え、
    前記第１主面の内で、前記ウエル層の前記サイド拡散領域の底面と前記第１主面との結合部と、前記第１サイド拡散領域の前記底面と前記第１主面との結合部とで挟まれたウエル間領域上にも、前記第１主電極が形成されており、しかも、
    前記ウエル間領域直上の前記第１主電極と、当該ウエル間領域直下に位置する前記半導体基板の部分との間には、ショットキー接合を呈する薄膜が形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  33. 請求項３１に記載の絶縁ゲート型トランジスタであって、
    前記第１主面より前記半導体基板内へ向けて形成されており、且つ、その間に前記半導体基板を介在して前記第１サイド拡散領域に対向しているサイド拡散領域を備える前記第２導電型のウエル層を更に備え、
    前記第１主面の内で、前記ウエル層の前記サイド拡散領域の底面と前記第１主面との結合部と、前記第１サイド拡散領域の前記底面と前記第１主面との結合部とで挟まれたウエル間領域上にも、前記第１主電極が形成されており、しかも、
    前記ウエル間領域直上の前記第１主電極と、当該ウエル間領域直下に位置する前記半導体基板の部分との間には、前記第１半導体層及び前記ウエル層よりも小さな不純物濃度を有し且つ前記第１半導体層、前記ウエル層及び前記ウエル間領域直上の前記第１主電極よりも薄い厚みを有する前記第２導電型の薄膜が形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  34. 請求項３１乃至３３の何れかに記載の絶縁ゲート型トランジスタであって、
    前記平坦領域の前記第４底面の全面から前記平坦領域の内部に向けて形成された前記第１導電型の第７半導体層を更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  35. 請求項３０に記載の絶縁ゲート型トランジスタであって、
    前記第１サイド拡散領域の前記底面中、前記主トレンチ寄りの一部分から、前記第１サイド拡散領域の前記底面の前記一部分に沿って前記半導体基板中に向けて形成されており、前記主トレンチを挟んで前記第６半導体層と対向していると共に、前記主トレンチの前記底部よりも浅い底面を備える、前記第１導電型の第８半導体層を更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  36. 請求項１１，１２，１３及び１７〜３５の何れかに記載の絶縁ゲート型トランジスタであって、
    ＭＯＳ構造が前記第１主面上において占めるＭＯＳ構造領域と、ダイオード部が前記第１主面上において占めるダイオード部領域とは、ストライプ状に交互に形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  37. 請求項３６に記載の絶縁ゲート型トランジスタであって、
    前記ＭＯＳ構造領域は、面積的に、前記ダイオード部領域よりも小さいことを特徴とする、
    絶縁ゲート型トランジスタ。
  38. 請求項１１，１２，１３及び１７〜３５の何れかに記載の絶縁ゲート型トランジスタであって、
    ＭＯＳ構造が前記第１主面上において占めるＭＯＳ構造領域と、ダイオード部が前記第１主面上において占めるダイオード部領域との内の一方の領域が、前記ＭＯＳ構造領域及び前記ダイオード部領域の内の他方の領域の周囲を取り囲んでいることを特徴とする、
    絶縁ゲート型トランジスタ。
  39. 請求項１乃至３８の何れかに記載の絶縁ゲート型トランジスタであって、
    前記半導体基板の前記第２主面より前記半導体基板内へ向けて形成され且つ前記第４半導体層と隣接していると共に、前記第２主電極と電気的に導通した前記第２導電型の第３半導体層とを更に備えることを特徴とする、
    絶縁ゲート型トランジスタ。
  40. 請求項１乃至３８の何れかに記載の絶縁ゲート型トランジスタであって、
    前記第４半導体層は前記半導体基板の前記第２主面の全面より前記半導体基板内へ向けて形成されていることを特徴とする、
    絶縁ゲート型トランジスタ。
  41. 請求項１乃至４０の何れかに記載の前記絶縁ゲート型トランジスタを、フリーホイールダイオードを内蔵したスイッチング素子として備えることを特徴とする、
    インバータ回路。
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