JP2008300529A - 半導体装置 - Google Patents
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Abstract
【解決手段】 P層19の上方には、第1ゲート配線層17が配置されており、その第1ゲート配線層17の上方には第2ゲート配線層28が配置されている。第1ゲート配線層17はビア26を介して各ゲート電極18と電気的に接続されており、第1ゲート配線層17はビア27を介して第2ゲート配線層28と電気的に接続されている。第2ゲート配線層28はゲートパッド(図示せず)と電気的に接続されている。IGBTセル領域およびFWDセル領域の周囲の基板面上には、ゲート配線領域が存在しないため、フリー・ホイール電流に起因するホールがゲート配線領域に蓄積されることがないので、そのホールに起因するリカバリ電流によって破壊されるおそれがない。
【選択図】 図6
Description
実際には、ゲート配線4は、絶縁層を介して半導体基板6の表面に形成されている。例えば、図10(c)に示すように、中央ゲート配線4aは、絶縁層6aを介して半導体基板6の表面に形成されている。図10(b)に示すように、中央ゲート配線4aと、IGBT領域2およびFWD活性領域3との間には、IGBTおよびFWDの動作時には、積極的な役割を担わない不活性領域が形成されている。以下、中央ゲート配線4aの端部とFWD活性領域3の終端との間に形成された不活性領域をFWD側ランナ9bといい、中央ゲート配線4aの端部とIGBT領域2の終端との間に形成された不活性領域をIGBT側ランナ9aという。また、中央ゲート配線4aと、IGBT側ランナ9aと、FWD側ランナ9bとからなる領域をゲート配線領域(ゲートランナ領域)9という。
図13に示すように、半導体装置5は、IGBTのオン電圧の低下を図るため、複数の連続したIGBTセルからなるIGBTセル領域からIGBTセル10が周期的に間引かれたような構造(いわゆる間引き構造)となっている。IGBTセル10は、トレンチ型の構造である。IGBTセル10は、半導体基板6に形成されており、IGBTセル10を形成する半導体基板6は、P型の不純物が高濃度で導入されたP+層12と、そのP+層12の表面に形成されたN型の不純物拡散層よりなるFS(Field Stop)層13と、そのFS層13の表面に形成された低濃度のN−層14と、そのN−層14の表面から内部に向けてP型の不純物が導入されたP層19とから構成される。
半導体装置51のIGBT5aがターンオンすると、電源Eから供給される直流電流は図14において矢印(1)で示すように、半導体装置51を流れ、誘導負荷Lを駆動する。続いて、半導体装置51のIGBT5aがターンオフし、半導体装置50のIGBT5aがターンオンすると、半導体装置50がターンオン状態の通電時に誘導負荷Lに蓄積されていたエネルギがフリー・ホイール電流(還流電流)IDとして図14において矢印(2)で示すように、半導体装置50のFWD5bに還流される。
図17に示すように、リカバリ電流Irrは、FWDセル領域と、IGBTセル領域と、ゲート配線領域(ゲートランナ領域)とを流れることが分かった。図中、Irunnerはゲート配線領域を流れるリカバリ電流、IdiodeはFWDセル領域を流れるリカバリ電流、IbodyはIGBTセル領域を流れるリカバリ電流をそれぞれ示す。
従って、フリー・ホイール電流が流れることによって蓄積したホールに起因するリカバリ電流によって破壊され難い半導体装置を実現することができる。
しかし、請求項3に記載の発明は、第1ゲート配線層は、相対向する不活性領域の境界部分の上方に配置されており、かつ、境界部分で相対向している各不活性領域の各ゲートと電気的に接続されてなるため、上記の境界部分にゲート配線領域を形成する必要がない。
つまり、従来のように、フリー・ホイール電流に起因するホールが、上記の境界部分に形成されたゲート配線領域に蓄積することがない。
従って、リカバリ電流によって破壊され難い半導体装置を実現することができる。
従って、リカバリ電流によって破壊され難い半導体装置を実現することができる。
図1,2に示すように、半導体装置1には、IGBTセル領域2と、これに並設されたFWDセル領域3とからなる組が相対向して配置されており、その組を複数配列してなるセル領域列が相対向して配置されている。また、図2に示すように、相対向して配置されたIGBTセル領域2a,2a間に形成されたIGBT不活性領域2e間の境界1aは、僅かな間隔に形成されており、その境界1aには、従来のようなゲート配線領域は存在しない。
ビア26は、ゲート電極18の走る方向に沿って少なくとも1箇所以上形成すればよい。また、ビア26の形状は、特に限定されるものではなく、横断面の形状が円柱形状でもよいし、ゲート電極18の走る方向に沿って延びる長円形状でもよい。
エミッタ・アノード配線層16は、低抵抗(例えば、シート抵抗10Ω/□以下)の導電性材料(例えばアルミニウム)により形成する。また、ビア29,35を形成する導電性材料としては、タングステンなどを用いる。なお、エミッタ・アノード配線層16の形成と同時にビア29,35を形成する場合は、エミッタ・アノード配線層16と同じ導電性材料によりビア29,35を形成することもできる。
第2ゲート配線層28と第1ゲート配線層17との間には、絶縁膜42が形成されており、その絶縁膜42によってによって第2ゲート配線層28と第1ゲート配線層17との間が絶縁されている。
本願発明者らは、従来の半導体装置および本発明の半導体装置1について、リカバリ電流が集中するIGBTセル(図12においてCで示す領域)でのホール蓄積量をシミュレーションにより測定した。このシミュレーションでは図14に示した回路と同じ回路を使用した。また、図11に示した立体構造を解析モデルとして使用した。図11に示す解析モデルにおける幅Wは201μm、IGBTセル領域2aの幅W1は144μm、FWDセル領域3aの幅W2は57μm、奥行きDは190μm、FWD領域3aの奥行きD1は123μm、FWD側ランナ9bの奥行きD2は67μm、解析モデルの厚さHは135μmである。また、解析モデルのIGBTセル10の配置間隔は24μmである。
FWDセル30を構成するP層31およびP+層34(図6)はそれぞれ溝状に形成されている。また、P層31の配置間隔は8μmであり、P+層34の濃度は1e19cm-3である。また、P−層32の濃度は2e16cm-3であり、N−層14の濃度は7e13cm-3である。N+層33の濃度は1e18cm-3である。なお、前述の各濃度は、各層の表面付近のピーク濃度である。
上述したように、本実施形態の半導体装置1を使用すれば、蓄積されたホールにより増大したリカバリ電流によって破壊され難い半導体装置を実現することができる。
(1)図4(b)に示す例では、第2ゲート配線層28をFWDセル領域3aの上方まで延在させたが、FWDセル領域3aの上方まで延在させずにIGBT不活性領域2e,2e間の境界1aの上方のみに配置させる構造でもよい。また、第2ゲート配線層28の延在方向は、FWDセル領域3aのいずれの端部に向かう方向でもよい。さらに、第1ゲート配線層17およびエミッタ・アノード配線層16の全体または一部を覆う構造でもよい。
(2)IGBTセル10は、プレーナ型の構造でもよく、IGBTとして機能すれば構造は限定されない。
2c・・IGBT活性領域の終端、2d・・IGBTセル領域の終端、
3,3a・・FWDセル領域(FWD活性領域)、3c・・FWD活性領域の終端、
4・・ゲート配線、4a・・中央ゲート配線、4b・・外周ゲート配線、
5a・・IGBT、5b・・FWD、6・・半導体基板、7・・インバータ回路、
8・・昇降圧コンバータ、9・・ゲート配線領域、9a・・IGBT側ランナ、
9b・・FWD側ランナ、10・・IGBTセル、11・・コレクタ電極、
12・・P+層、13・・FS層、14・・N−層、15・・絶縁膜、
16・・エミッタ・アノード配線層、17・・第1ゲート配線層、
18・・ゲート電極、19・・P層、20・・Pボディ層、21・・エミッタN層、
22・・トレンチ、23・・チャネルP領域、24・・ダミートレンチ、
25・・フロートP層、26,27,35・・ビア、30・・FWDセル、
31・・P層、32・・P−層、33・・N+層、34・・P+層。
Claims (5)
- 絶縁ゲート型バイポーラトランジスタ(以下、IGBTという)として機能する複数のIGBTセルからなるIGBTセル領域と、前記IGBTに逆並列接続されたフリーホイールダイオード(以下、FWDという)として機能する複数のFWDセルからなるFWDセル領域とが半導体基板に並設されており、前記各IGBTセルを構成する各ゲートおよび各エミッタと、前記各FWDセルを構成する各アノードがそれぞれ前記半導体基板の一方の基板面側に配置された半導体装置において、
前記IBGTセル領域は、前記ゲートおよびエミッタが形成された活性領域と、前記ゲートのみが形成され前記エミッタが形成されていない不活性領域とを有し、
前記不活性領域の上方に配置されており、前記各ゲートと電気的に接続された第1ゲート配線層と、
前記活性領域およびFWDセル領域の上方に配置されており、前記活性領域の各エミッタおよびFWDセル領域の各アノードと電気的に接続されたエミッタ・アノード配線層と、
前記第1ゲート配線層の上方に配置されており、前記第1ゲート配線層と電気的に接続された第2ゲート配線層と、
を備えたことを特徴とする半導体装置。 - 前記第2ゲート配線層が前記第1ゲート配線層の上方から前記エミッタ・アノード配線層の上方にかけて配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記IGBTセル領域と、これに並設された前記FWDセル領域とからなる組が、前記不活性領域を相対向させて配置されており、
前記第1ゲート配線層は、前記相対向する前記不活性領域の境界部分の上方に配置されており、かつ、前記境界部分で相対向している各不活性領域の各ゲートと電気的に接続されてなることを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記組を複数配列してなるセル領域列が相対向して配置されてなることを特徴とする請求項3に記載の半導体装置。
- 前記相対向して配置されたFWDセル領域は一体形成されており、その一体形成された領域で1つのFWDセル領域を形成してなることを特徴とする請求項3または請求項4に記載の半導体装置。
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