JP2017135245A - 半導体装置 - Google Patents

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幸江 西川
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Abstract

【課題】ゲート電極の信頼性を向上する半導体装置を提供する。【解決手段】第１導電形の第１半導体領域と、第２導電形の第２半導体領域２と、ゲート電極１０と、第１導電形の第３半導体領域３と、第２導電形の第４半導体領域４と、第１絶縁層３０と、第１導電部４１と、第２導電部４２と、を有する。ゲート電極は、第１電極部分１１と、第２電極部分１２と、第３電極部分１３とを有する。第１電極部分は、第２方向に延びている。第２電極部分は、第３方向において第１電極部分と離間し、第２方向に延びている。第３電極部分は、第１電極部分の第２方向における端部と、第２電極部分の第２方向における端部と、の間に接続されている。第１導電部は、第１電極部分の一部及び第２電極部分の一部の少なくともいずれかの上に設けられ、第１絶縁層中を第１方向に延びている。第２導電部は、第４半導体領域の一部の上に設けられ、第１絶縁層中を第１方向に延びている。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、電力変換等の用途に広く用いられる。半導体装置について、ゲート電極の信頼性が高いことが望まれる。
特開２００４−２００５４０号公報
本発明が解決しようとする課題は、ゲート電極の信頼性を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、ゲート電極と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１絶縁層と、第１導電部と、第２導電部と、を有する。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記ゲート電極は、前記第２半導体領域の上にゲート絶縁層を介して設けられている。前記ゲート電極は、第１電極部分と、第２電極部分と、第３電極部分と、を有する。前記第１電極部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延びている。前記第２電極部分は、前記第１方向および第２方向に対して垂直な第３方向において前記第１電極部分と離間し、前記第２方向に延びている。前記第３電極部分は、前記第１電極部分の前記第２方向における端部と、前記第２電極部分の前記第２方向における端部と、の間に接続されている。
前記第３半導体領域は、前記第２半導体領域の上であって、前記第１電極部分と前記第２電極部分との間に設けられている。
前記第４半導体領域は、前記第３半導体領域の上に選択的に設けられている。
前記第１絶縁層は、前記第４半導体領域の上および前記ゲート電極の上に設けられている。
前記第１導電部は、前記第１電極部分の一部および前記第２電極部分の一部の少なくともいずれかの上に設けられ、前記第１絶縁層中を前記第１方向に延びている。
前記第２導電部は、前記第４半導体領域の一部の上に設けられ、前記第１絶縁層中を前記第１方向に延びている。
第１実施形態に係る半導体装置の平面図である。 図１の部分Ａを拡大した拡大平面図である。 図２の一部を拡大した拡大平面図である。 （ａ）は図３のＢ−Ｂ’断面図であり、（ｂ）は図３のＣ−Ｃ’断面図である。 図３のＤ−Ｄ’断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の一部を拡大した拡大平面図である。 第１実施形態の変形例に係る半導体装置の平面図である。 図９の部分Ａを拡大した拡大平面図である。 第２実施形態に係る半導体装置の平面図である。 図１１の部分Ａを拡大した拡大平面図である。 図１２の一部を拡大した拡大平面図である。 第２実施形態の変形例に係る半導体装置の平面図である。 図１４の部分Ａを拡大した拡大平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｐ＋形コレクタ領域１からｎ−形半導体領域２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）およびＹ方向（第３方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１〜図５を参照して、第１実施形態に係る半導体装置の一例を説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１の部分Ａを拡大した拡大平面図である。
図３は、図２の一部を拡大した拡大平面図である。
図４（ａ）は、図３のＢ−Ｂ’断面図であり、図４（ｂ）は、図３のＣ−Ｃ’断面図である。
図５は、図３のＤ−Ｄ’断面図である。
なお、図２では、一部の要素が省略され、エミッタパッド５２およびゲートパッド５３の延在部分５３ａが破線で表されている。また、図３では、一部の要素が省略され、プラグ４１〜４３が破線で表されている。
半導体装置１００は、例えば、ＩＧＢＴである。
図１〜図５に表すように、半導体装置１００は、ｐ＋形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ＋形（第２導電形）半導体領域７、ｎ−形半導体領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形エミッタ領域４（第４半導体領域）、ｐ＋形コンタクト領域６（第６半導体領域）、ゲート電極１０、ゲート絶縁層１８、電極２０、絶縁層２８、絶縁層３０（第１絶縁層）、プラグ４１（第１導電部）、プラグ４２（第２導電部）、プラグ４３、コレクタ電極５１、エミッタパッド５２（第２電極）、およびゲートパッド５３（第１電極）を有する。
図１に表すように、エミッタパッド５２およびゲートパッド５３は、半導体装置１００の上面に、互いに離間して設けられている。また、ゲートパッド５３は、Ｙ方向に延びる複数の延在部分５３ａを有し、エミッタパッド５２は、Ｘ方向において延在部分５３ａ同士の間に設けられている。
エミッタパッド５２およびゲートパッド５３の下には、図２に表すように、複数のゲート電極１０および複数の電極２０が設けられている。図２に表した例では、それぞれのエミッタパッド５２の下に、複数のゲート電極１０および複数の電極２０がＹ方向に並べられている。
ゲート電極１０は、Ｘ方向を長手方向として環状に設けられている。複数の電極２０の一部はゲート電極１０に囲まれており、複数の電極２０の他の一部はＹ方向においてゲート電極１０同士の間に設けられている。
エミッタパッド５２と各電極２０との間には、図２には不図示のプラグ４３が設けられており、エミッタパッド５２と電極２０とは電気的に接続されている。同様に、ゲートパッド５３とゲート電極１０との間にも、図２には不図示のプラグ４１が設けられており、ゲートパッド５３とゲート電極１０とは電気的に接続されている。
図３に表すように、ゲート電極１０は、第１電極部分１１、第２電極部分１２、第３電極部分１３、および第４電極部分１４を有する。第１電極部分１１および第２電極部分１２は、Ｘ方向に延び、Ｙ方向において離間している。第３電極部分１３は、第１電極部分１１および第２電極部分１２のＸ方向における一端同士の間に接続されている。第４電極部分１４は、第１電極部分１１および第２電極部分１２のＸ方向における他端同士の間に接続されている。第３電極部分１３および第４電極部分１４は湾曲しており、緩やかな曲率をもって第１電極部分１１の端部および第２電極部分１２の端部に接続されている。
プラグ４１は、第１電極部分１１および第２電極部分１２のＸ方向における端部に接続されている。また、第３電極部分１３および第４電極部分１４は、絶縁層３０によって覆われており、これらの電極部分の上にはプラグ４１が設けられていない。
ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６は、Ｙ方向において、第１電極部分１１と電極２０との間および第２電極部分１２と電極２０との間に設けられている。また、ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６は、Ｘ方向において交互に並んでいる。
プラグ４２はＸ方向に延び、Ｘ方向に並んだ複数のｎ＋形エミッタ領域４および複数のｐ＋形コンタクト領域６と接続されている。ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６は、プラグ４２を介してエミッタパッド５２と電気的に接続されている。
あるいは、複数のプラグ４２がＸ方向に互いに離間して並べられ、それぞれのプラグ４２が、ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６のそれぞれと接続されていてもよい。
同様に、プラグ４３についても、１つの電極２０に対して、Ｘ方向に並べられた複数のプラグ４３が接続されていてもよい。
図１〜図３に表す例では、プラグ４２および４３のＸ方向における位置は、各電極部の一端に接続されたプラグ４１のＸ方向における位置と、各電極部の他端に接続されたプラグ４１のＸ方向における位置と、の間にある。
図４および図５に表すように、コレクタ電極５１は、半導体装置１００の下面に設けられている。
ｐ＋形コレクタ領域１は、コレクタ電極５１の上に設けられ、コレクタ電極５１と電気的に接続されている。
ｎ＋形半導体領域７は、ｐ＋形コレクタ領域１の上に設けられている。
ｎ−形半導体領域２は、ｎ＋形半導体領域７の上に設けられている。
ゲート電極１０は、ｎ−形半導体領域２の上にゲート絶縁層１８を介して設けられている。
電極２０は、ｎ−形半導体領域２の上に絶縁層２８を介して設けられている。ゲート電極１０と電極２０とは、Ｙ方向において離間している。
ｐ形ベース領域３は、ｎ−形半導体領域２の上であって、第１電極部分１１と電極２０との間および第２電極部分１２と電極２０との間に設けられている。
ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６は、ｐ形ベース領域３の上に選択的に設けられている。
絶縁層３０は、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域６、ゲート電極１０、および電極２０の上に設けられている。
エミッタパッド５２およびゲートパッド５３は、絶縁層３０の上に設けられている。
プラグ４１〜４３は、絶縁層３０中をＺ方向に延び、上述した通り、各パッドと各要素とを電気的に接続している。
ここで、プラグ４１〜４３近傍の構造について、より具体的に説明する。
絶縁層３０は、図４および図５に表すように、第１絶縁部分３１、第２絶縁部分３２、第３絶縁部分３３、第４絶縁部分３４、第５絶縁部分３５、および第６絶縁部分３６を有する。
図５に表すように、それぞれの第１絶縁部分３１は、第１電極部分１１または第２電極部分１２のＹ方向における一端の上に設けられている。
それぞれの第２絶縁部分３２は、第１電極部分１１または第２電極部分１２のＹ方向における他端の上に設けられている。
各プラグ４１は、第１電極部分１１の一部の上または第２電極部分１２の一部の上に設けられており、Ｙ方向において、第１絶縁部分３１と第２絶縁部分３２との間に位置している。
図４（ａ）および図４（ｂ）に表すように、第３絶縁部分３３は、ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６のＹ方向における一端の上に設けられている。
第４絶縁部分３４は、ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６のＹ方向における他端の上に設けられている。
プラグ４２は、ｎ＋形エミッタ領域４の一部の上およびｐ＋形コンタクト領域６の一部の上に設けられており、Ｙ方向において、第３絶縁部分３３と第４絶縁部分３４との間に位置している。
第５絶縁部分３５は電極２０のＹ方向における一端の上に設けられ、第６絶縁部分３６は電極２０のＹ方向における他端の上に設けられている。
プラグ４３は、電極２０の一部の上に設けられており、Ｙ方向において、第５絶縁部分３５と第６絶縁部分３６との間に位置している。
ここで、各構成要素の材料の一例を説明する。
ｐ＋形コレクタ領域１、ｎ−形半導体領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域６、およびｎ＋形半導体領域７は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、窒化ガリウムアルミニウム、窒化ガリウムインジウム、インジウム燐、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、セレン、硫黄、シリコン、またはアンチモンなどを用いることができる。ｐ形不純物としては、ボロン、炭素、亜鉛、マグネシウムなどを用いることができる。
ゲート電極１０および電極２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１８、絶縁層２８、および絶縁層３０は、酸化シリコン、窒化シリコンなどの絶縁材料を含む。
プラグ４１〜４３は、チタンやタングステンなどの金属を含む。
コレクタ電極５１、エミッタパッド５２、およびゲートパッド５３は、アルミニウム、ニッケルなどの金属を含む。
次に、第１実施形態に係る半導体装置１００の製造方法の一例について、図６および図７を参照して説明する。
図６および図７は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
なお、図６および図７において、左側は、図３のＢ−Ｂ’線が付された位置の一部における製造工程を表し、右側は、図３のＤ−Ｄ’線が付された位置の一部における製造工程を表している。
まず、ｎ−形半導体層２ａからなる半導体基板を用意する。次に、ｎ−形半導体層２ａの表面にｐ形不純物をイオン注入し、ｐ形ベース領域３を形成する。続いて、ｐ形ベース領域３を貫通し、ｎ−形半導体層２ａに達する複数の開口ＯＰ１を形成する。各開口ＯＰ１は、Ｘ方向に延びている。一例として、複数の開口ＯＰ１は、そのピッチが２．０μｍである。より具体的には、各開口ＯＰ１のＹ方向における寸法は、約１．０μｍであり、開口ＯＰ１同士のＹ方向における間隔は、約１．０μｍである。また、開口ＯＰ１の深さ（Ｚ方向における寸法）は、５．５μｍである。
次に、熱酸化を行うことで、図６（ａ）に表すように、開口ＯＰ１の内壁およびｐ形ベース領域３の上面に、絶縁層ＩＬ１を形成する。続いて、開口ＯＰ１内部に導電層を埋め込み、導電層の表面をエッチバックする。これにより、それぞれの開口ＯＰ１内部に、ゲート電極１０および電極２０が形成される。続いて、ｐ形ベース領域３の表面にｎ形不純物およびｐ形不純物を順次イオン注入し、ｎ＋形エミッタ領域４およびｐ＋形コンタクト領域６を形成する。その後、図６（ｂ）に表すように、ゲート電極１０および電極２０を覆う絶縁層ＩＬ２を形成する。
次に、図７（ａ）に表すように、絶縁層ＩＬ１およびＩＬ２を貫通する複数の開口ＯＰ２を形成する。これらの開口ＯＰ２により、ゲート電極１０の一部、電極２０の一部、ｎ＋形エミッタ領域４の一部、およびｐ＋形コンタクト領域６の一部が露出する。
次に、複数の開口ＯＰ２を金属材料で埋め込み、金属材料をエッチバックする。これにより、プラグ４１〜４３が形成される。続いて、絶縁層ＩＬ２の上に、プラグ４１〜４３を覆う金属層を形成する。この金属層をパターニングすることで、各プラグと接続されたエミッタパッド５２およびゲートパッド５３が形成される。
次に、ｎ−形半導体層２ａが所定の厚みになるまで、ｎ−形半導体層２ａの裏面を研磨する。続いて、図７（ｂ）に表すように、ｎ−形半導体層２ａの裏面にｎ形不純物をイオン注入してｎ＋形半導体層７ａを形成する。続いて、ｎ＋形半導体層７ａにｐ形不純物をイオン注入し、ｐ＋形コレクタ領域１を形成する。続いて、ｐ＋形コレクタ領域１の下にコレクタ電極５１を形成する。その後、例えば１つの半導体チップが１０ｍｍ四方のサイズとなるように、半導体基板をダイシングすることで、図１〜図５に表す半導体装置１００が得られる。
ここで、本実施形態による作用および効果について説明する。
ＩＧＢＴでは、オン状態において半導体装置内を流れる電流が大きい。大電流を通電可能とするためには、半導体装置のサイズを大きくし、ゲート電極の数を増加させる必要がある。このとき、複数のゲート電極のいずれかにおいてゲート絶縁層の破壊などが生じると、半導体装置が正常に動作しなくなる。
従って、半導体装置内に含まれるゲート電極の数が相対的に多いＩＧＢＴに対しては、ゲート絶縁層の破壊が生じにくく、ゲート電極の信頼性が高いことが求められる。
この点について、本実施形態では、ゲート電極１０が第１電極部分１１および第２電極部分１２を有し、第１電極部分１１および第２電極部分１２のＸ方向の端部同士の間に第３電極部分１３および第４電極部分１４が接続されている。このような構造を採用することで、第１電極部分１１および第２電極部分１２がそれぞれ独立して設けられている場合に比べて、第１電極部分１１および第２電極部分１２のＸ方向の端部における電界集中が緩和され、ゲート電極１０の信頼性を向上させることが可能となる。
また、ゲート電極１０が第３電極部分１３を有し、環状に設けられる場合、第１電極部分１１および第２電極部分１２がそれぞれ独立して設けられている場合に比べて、これらの電極部分の端部において、ゲート絶縁層１８における転位の発生を抑制することができる。
上述した第３電極部分１３および第４電極部分１４を有するゲート電極１０について、ゲート電極１０をゲートパッド５３と接続する際、例えば、第３電極部分１３の一部および第４電極部分１４の一部を、ｎ−形半導体領域２の上面に引き上げ、これらの引き上げられた部分をゲートパッド５３と接続することが考えられる。
しかし、本願発明の発明者らが検証した結果、このような構造の場合、第３電極部分１３および第４電極部分１４においてゲート絶縁層１８の破壊が生じる可能性が高いことがわかった。これは、引き上げられた部分において第３電極部分１３および第４電極部分１４が屈曲しているため、ゲート電圧を印加した際に、これらの屈曲した部分で電界集中が生じるためと考えられる。
この課題に対して、本実施形態に係る半導体装置では、ゲート電極１０とゲートパッド５３との接続を、プラグ４１により行っている。プラグ４１を用いることで、第３電極部分１３および第４電極部分１４をｎ−形半導体領域２の上面に引き上げることなく、ゲート電極１０とゲートパッド５３とを接続することが可能となる。このため、第３電極部分１３および第４電極部分１４においてゲート絶縁層１８が破壊される可能性が低減され、ゲート電極１０の信頼性を高めることが可能となる。
しかしながら、本願発明の発明者らが検証した結果、上述した構造だけでは、ＩＧＢＴに求められるゲート電極の信頼性に対して十分ではないことがわかった。すなわち、第３電極部分１３および第４電極部分１４を有するゲート電極１０と、プラグ４１と、を採用した場合であっても、ゲート絶縁層１８における絶縁破壊が、許容できる頻度を超えて発生することがわかった。
特に、この課題は、ゲート電極１０がポリシリコンで構成され、第１電極部分１１と第２電極部分１２との間の間隔が狭くなるほど、顕著になることが確認された。これは、当該間隔が狭くなるほど、第３電極部分１３および第４電極部分１４における曲率が大きくなるため、ゲート電圧を印加した際に、第３電極部分１３および第４電極部分１４においてより電界集中が生じやすくなるためと考えられる。
上述した課題に対して、本願発明の発明者らはさらに検討および実験を行った。その結果、ゲート電極１０にプラグ４１を接続する際に、湾曲している第３電極部分１３および第４電極部分１４では無く、所定の方向に延在する第１電極部分１１および第２電極部分１２にプラグ４１を接続することで、ゲート電極１０の信頼性をより一層向上できることを見出した。
第３電極部分１３および第４電極部分１４を有するゲート電極１０を備え、第１電極部分１１および第２電極部分１２にプラグ４１を接続した半導体装置について検証を行ったところ、ＩＧＢＴに求められるゲート電極の信頼性を満足することが確認された。
以上の通り、本実施形態によれば、半導体装置の耐圧を向上させ、かつゲート電極の信頼性を向上させることが可能となる。
なお、第３電極部分１３および第４電極部分１４の形状は、図３に表した形状に限定されない。
図８は、第１実施形態に係る半導体装置１００の一部を拡大した拡大平面図である。
なお、図８では、一部の要素が省略され、プラグ４１〜４３が破線で表されている。
図８（ａ）に表すように、第３接続部１３は、直線状に延びた部分を含み、図３に表す例よりも湾曲した部分の曲率が大きくてもよい。
または、図８（ｂ）に表すように、第３接続部１３は、一部が屈折していてもよい。
ここでは、第３接続部１３を例に説明したが、第４接続部１４についても同様に、直線状に延びた部分と曲率が大きい部分とを含んでいても良いし、一部が屈折して設けられていてもよい。
ただし、図３および図８（ａ）に表すように、第３電極部分１３および第４電極部分１４の少なくとも一部が湾曲している場合、図８（ｂ）に表すように、これらの電極部分の一部が屈折している場合に比べて、曲がっている部分における電界集中を緩和することができる。
特に、第３電極部分１３および第４電極部分１４は、図３に表すように、緩やかな曲率（大きな曲率半径）をもって湾曲していることが、より望ましい。具体的には、第３電極部分１３および第４電極部分１４の湾曲部分の曲率半径は、第１電極部分１１のＹ方向における中心と、第２電極部分１２のＹ方向における中心と、の間のＹ方向における距離Ｄ１（図３に図示）の０．２５倍以上０．５０倍以下であることが望ましい。曲率が緩やかなほど、第３電極部分１３および第４電極部分１４における電界集中を緩和できるためである。
（変形例）
図９は、第１実施形態の変形例に係る半導体装置１１０の平面図である。
図１０は、図９の部分Ａを拡大した拡大平面図である。
なお、図１０では、一部の要素が省略され、エミッタパッド５２およびゲートパッド５３の延在部分５３ａが破線で表されている。
図９に表すように、半導体装置１１０は、エミッタパッド５２の数およびゲートパッド５３の形状が、半導体装置１００と異なっている。
また、図１０に表すように、半導体装置１１０では、各ゲート電極１０および各電極２０が、複数のエミッタパッド５２の下をＸ方向に延びている。
エミッタパッド５２の下には、不図示のプラグ４２および４３が設けられており、電極２０および各半導体領域に接続されている。また、ゲートパッド５３の下には、不図示のプラグ４１が設けられており、ゲート電極１０と接続されている。
本変形例に係る半導体装置１１０の構造においても、第１実施形態に係る半導体装置１００と同様に、半導体装置の耐圧を向上させつつ、ゲート電極の信頼性を向上させることが可能である。
また、半導体装置１００では、各ゲート電極１０が、１つのエミッタパッド５２の下をＸ方向に延びていた。これに対して、本変形例では、各ゲート電極１０が、複数のエミッタパッド５２の下をＸ方向に延びている。このため、半導体装置１００に比べて、Ｘ方向におけるゲート電極１０同士の隙間を減らすことができる。従って、本変形例によれば、半導体装置１００に比べて、半導体装置の有効面積の増大あるいは半導体装置の小型化が可能となる。
（第２実施形態）
次に、図１１〜図１３を参照して、第２実施形態に係る半導体装置の一例を説明する。
図１１は、第２実施形態に係る半導体装置２００の平面図である。
図１２は、図１１の部分Ａを拡大した拡大平面図である。
図１３は、図１２の一部を拡大した拡大平面図である。
なお、図１２では、一部の要素が省略され、エミッタパッド５２およびゲートパッド５３の延在部分５３ａが破線で表されている。また、図１３では、一部の要素が省略され、プラグ４１〜４３が破線で表されている。
第２実施形態に係る半導体装置２００は、例えば、エミッタパッド５２およびゲートパッド５３の配置および形状が、半導体装置１００と異なる。このため、エミッタパッド５２およびゲートパッド５３に対応して設けられるプラグ４１〜４３の配置および形状も、半導体装置１００と異なっている。
図１１に表すように、エミッタパッド５２は、Ｘ方向において複数設けられている。また、ゲートパッド５３は、Ｙ方向に延びる複数の延在部分５３ａを有する。これら延在部分５３ａのそれぞれは、Ｘ方向において、エミッタパッド５２同士の間に設けられている。
すなわち、ゲートパッド５３（第１電極）の少なくとも一部は、Ｘ方向において、あるエミッタパッド５２（第２電極）と、当該エミッタパッド５２と隣り合う他のエミッタパッド５２（第３電極）と、の間に位置している。
半導体装置１００では、ゲート電極１０および電極２０が、Ｘ方向において複数設けられていた。これに対して、半導体装置２００では、図１２に表すように、各ゲート電極１０および各電極２０が、複数のエミッタパッド５２の下および複数の延在部分５３ａの下をＸ方向に延びている。ゲート電極１０は、プラグ４１（図１２には不図示）によって、複数の延在部分５３ａと接続されている。また、電極２０は、プラグ４２または４３（図１２には不図示）によって、複数のエミッタパッド５２と接続されている。
上述した各パッドの構造のため、半導体装置２００では、プラグ４１のＸ方向における位置は、Ｘ方向において互いに隣り合うプラグ４２のＸ方向における位置の間にある。
具体的な一例として、図１３に表すように、プラグ４１（第１導電部）のＸ方向における位置は、ｎ＋形エミッタ領域４ａ（第４半導体領域）の上に設けられたプラグ４２ａ（第２導電部）のＸ方向における位置と、ｎ＋形エミッタ領域４ｂ（第５半導体領域）の上に設けられた他のプラグ４２ｂ（第３導電部）のＸ方向における位置と、の間にある。なお、ｎ＋形エミッタ領域４ｂは、ｎ＋形エミッタ領域４ａとＸ方向において離間している。
同様に、プラグ４１のＸ方向における位置は、プラグ４３ａのＸ方向における位置と、プラグ４３ｂのＸ方向における位置と、の間にある。プラグ４３ｂは、プラグ４３ａとＸ方向において離間している。
また、このようなエミッタパッド５２およびゲートパッド５３の形状および配置により、プラグ４１は、図１３に表すように、第１電極部分１１および第２電極部分１２のＸ方向における端部から離れた位置で、これらの電極部分に接続されている。
なお、図１３に表す例では、Ｘ方向に延びるプラグ４２およびプラグ４３が設けられているが、Ｘ方向に並べられた複数のプラグ４２および複数の４３が設けられていてもよい。
本願発明の発明者らは、上述したように、プラグ４１を第１電極部分１１および第２電極部分１２のそれぞれの端部から離れた位置に接続することで、プラグ４１をそれぞれの電極部分の端部に接続した場合に比べて、これらの電極部分の端部での破壊が生じにくく、ゲート電極１０の信頼性を向上できることを見出した。
すなわち、本実施形態によれば、第１実施形態に比べて、ゲート電極の信頼性をより一層向上させることが可能となる。
また、本実施形態に係る半導体装置では、ゲート電極１０がＸ方向に延び、ゲートパッド５３の複数の延在部分５３ａと接続されている。このような構造を採用した場合、図２に表したように、１つ延在部分５３ａに対してＸ方向に複数のゲート電極１０が接続されている場合に比べて、延在部分５３ａの幅（Ｘ方向における寸法）を狭くすることができる。このため、本実施形態によれば、第１実施形態に比べて、半導体装置の有効面積の増大あるいは半導体装置の小型化が可能となる。
なお、エミッタパッド５２の数およびゲートパッド５３が有する延在部分の数は、図１１〜図１３に表される例に限定されず、任意である。例えば、図１１に表す例よりも多くのエミッタパッド５２および延在部分がＸ方向において交互に設けられていてもよい。
（変形例）
図１４および図１５を参照して、第２実施形態の変形例に係る半導体装置の一例を説明する。
図１４は、第２実施形態の変形例に係る半導体装置２１０の平面図である。
図１５は、図１４の部分Ａを拡大した拡大平面図である。
なお、図１５では、一部の要素が省略され、エミッタパッド５２およびゲートパッド５３の延在部分５３ａが破線で表されている。
図１４に表すように、エミッタパッド５２は、Ｘ方向において複数設けられている。ゲートパッド５３は、Ｙ方向に延びる複数の延在部分５３ａを有し、それぞれの延在部分５３ａは、Ｘ方向において、エミッタパッド５２同士の間に設けられている。
半導体装置２１０では、図１５に表すように、各ゲート電極１０および各電極２０が、複数のエミッタパッド５２の下および１つの延在部分５３ａの下をＸ方向に延びている。エミッタパッド５２の下には、不図示のプラグ４２および４３が設けられ、電極１０および各半導体領域に接続されている。また、延在部分５３ａの下には、不図示のプラグ４１が設けられ、ゲート電極１０に接続されている。すなわち、各ゲート電極１０は、Ｘ方向における略中央において、ゲートパッド５３とプラグ４１によって接続されている。
本変形例に係る半導体装置２１０においても、半導体装置２００と同様に、プラグ４１が、第１電極部分１１および第２電極部分１２のそれぞれの端部から離れた位置に接続されている。このため、第１実施形態に比べて、半導体装置の耐圧を向上させつつ、ゲート電極の信頼性をより一層向上させることが可能となる。
なお、図１４および図１５では、ゲート電極１０および電極２０がＸ方向において２つ設けられている場合について説明したが、これらの電極のＸ方向における数は任意である。また、プラグ４１〜４３、エミッタパッド５２、およびゲートパッド５３の形状および配置は、ゲート電極１０および電極２０の形状および配置に応じて、適宜変更することが可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、
ｐ＋形コレクタ領域１、ｎ＋形半導体領域７、ｎ−形半導体領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域６、ゲート電極１０、ゲート絶縁層１８、電極２０、絶縁層２８、絶縁層３０、コレクタ電極５１、エミッタパッド５２、ゲートパッド５３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、２００、２１０…半導体装置、 １…ｐ＋形コレクタ領域、 ２…ｎ−形半導体領域、 ３…ｐ形ベース領域、 ４…ｎ＋形エミッタ領域、 ６…ｐ＋形コンタクト領域、 １０…ゲート電極、 ３０…絶縁層、 ４１〜４３…プラグ、 ５１…コレクタ電極、 ５２…エミッタパッド、 ５３…ゲートパッド

Claims (7)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上にゲート絶縁層を介して設けられたゲート電極であって、
    前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延びる第１電極部分と、
    前記第１方向および第２方向に対して垂直な第３方向において前記第１電極部分と離間し、前記第２方向に延びる第２電極部分と、
    前記第１電極部分の前記第２方向における端部と、前記第２電極部分の前記第２方向における端部と、の間に接続された第３電極部分と、
    を有するゲート電極と、
    前記第２半導体領域の上であって、前記第１電極部分と前記第２電極部分との間に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の上に選択的に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上および前記ゲート電極の上に設けられた第１絶縁層と、
    前記第１電極部分の一部および前記第２電極部分の一部の少なくともいずれかの上に設けられ、前記第１絶縁層中を前記第１方向に延びる第１導電部と、
    前記第４半導体領域の一部の上に設けられ、前記第１絶縁層中を前記第１方向に延びる第２導電部と、
    を備えた半導体装置。
  2. 前記第３電極部分の少なくとも一部は湾曲している請求項１記載の半導体装置。
  3. 湾曲した前記第３電極部分の前記少なくとも一部の曲率半径は、前記第１電極部分の前記第３方向における中心と、前記第２電極部分の前記第３方向における中心と、の間の前記第３方向における距離の、０．２５倍以上０．５０倍以下である請求項２記載の半導体装置。
  4. 前記第１絶縁層は、
    前記第１電極部分の前記第３方向における一端の上に設けられた第１絶縁部分と、
    前記第１電極部分の前記第３方向における他端の上に設けられた第２絶縁部分と、
    を有し、
    前記第１導電部は、前記第３方向において、前記第１絶縁部分と前記第２絶縁部分との間に設けられた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１絶縁層は、
    前記第４半導体領域の前記第３方向における一端の上に設けられた第３絶縁部分と、
    前記第４半導体領域の前記第３方向における他端の上に設けられた第４絶縁部分と、
    を有し、
    前記第２導電部は、前記第３方向において、前記第３絶縁部分と前記第４絶縁部分との間に設けられた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域の上に設けられ、前記第２方向において前記第４半導体領域と離間した第２導電形の第５半導体領域と、
    前記第５半導体領域の一部の上に設けられ、前記第１絶縁層中を前記第１方向に延びる第３導電部と、
    をさらに備え、
    前記第１導電部の前記第２方向における位置は、前記第２導電部の前記第２方向における位置と、前記第３導電部の前記第２方向における位置と、の間にある請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第３半導体領域の上に設けられ、前記第２方向において前記第４半導体領域と離間した第２導電形の第５半導体領域と、
    前記第５半導体領域の一部の上に設けられ、前記第１絶縁層中を前記第１方向に延びる第３導電部と、
    前記第１絶縁層の上に設けられ、前記第１導電部と接続された第１電極と、
    前記第１絶縁層の上に設けられ、前記第１電極層と離間し、前記第２導電部と接続され第２電極と、
    前記第１絶縁層の上に設けられ、前記第１電極層および前記第２電極層と離間し、前記第３導電部と接続され第３電極と、
    をさらに備え、
    前記第１電極の少なくとも一部は、前記第２方向において、前記第２電極と前記第３電極との間に位置する請求項１〜６のいずれか１つに記載の半導体装置。
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