JP2019054193A - 半導体装置 - Google Patents

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Abstract

【課題】より耐量が向上した半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、第６半導体領域と、を備える。前記第４半導体領域は、前記第１半導体領域の第１領域と、前記第２半導体領域との間に設けられ、その導電形は第１導電形である。前記第４半導体領域は、第２方向に第１の幅を有する。前記第６半導体領域は、前記第１半導体領域の第２領域と、前記第５半導体領域との間に設けられ、その導電形は第１導電形である。前記第６半導体領域は、前記第２方向に前記第１の幅より大きい第２の幅を有する。【選択図】図１

Description

実施形態は、半導体装置に関する。
整流機能を有する半導体装置として、ショットキーバリア接合及びｐｎ接合を含むダイオードが知られている。ダイオードには、ｎ形半導体領域と、ｎ形半導体領域内に形成されたｐ形半導体領域と、ｎ形半導体領域及びｐ形半導体領域に接続する電極と、が設けられている。このような半導体装置においては、サージ電圧やサージ電流等に対するさらなる耐量の向上を図ることが求められている。
特開２０１６−５８４９８号公報
実施形態の目的は、より耐量が向上した半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、第６半導体領域と、を備える。前記第１半導体領域は、前記第１電極と前記第２電極との間に設けられ、その導電形は第１導電形である。前記第２半導体領域は、前記第１半導体領域の第１領域と、前記第２電極との間に設けられ、前記第２電極に電気的に接続し、その導電形は第２導電形である。前記第３半導体領域は、前記第１半導体領域の第１領域と、前記第２電極との間に設けられ、その導電形は第２導電形である。前記第３半導体領域は、前記第１電極から前記第２電極に向かう第１方向に交差する第２方向で前記第２半導体領域と並んで配置され、前記第１方向及び前記第２方向に垂直な第３方向に延伸する。前記第３半導体領域は、前記第２電極に電気的に接続する。前記第４半導体領域は、前記第１半導体領域の第１領域と、前記第２半導体領域との間に設けられ、その導電形は第１導電形である。前記第４半導体領域は、前記第２方向に第１の幅を有する。前記第５半導体領域は、前記第１半導体領域の前記第１領域を前記第１方向と交差する平面内で囲む前記第１半導体領域の第２領域と、前記第２電極との間に設けられ、前記第２電極に電気的に接続し、その導電形は第２導電形である。前記第６半導体領域は、前記第１半導体領域の前記第２領域と、前記第５半導体領域との間に設けられ、その導電形は第１導電形である。前記第６半導体領域は、前記第２方向に前記第１の幅より大きい第２の幅を有する。
第１実施形態に係る半導体装置を示す平面図である。 第１実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置を示す平面図である。 第２実施形態に係る半導体装置を示す断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１及び図２は、半導体装置１を示す平面図及び断面図である。
本明細書においては、ＸＹＺ直交座標系を採用する。カソード電極８１からアノード電極８０に向かう方向をＺ方向とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向及びＹ方向とする。図１及び図２は、半導体装置１のＸ−Ｙ平面及びＸ−Ｚ断面をそれぞれ示している。なお、図示の便宜上、図１において、図２に示された要素の一部を省略している。図１は、Ｚ方向から見たときに、半導体領域２０、３１、５０、５１と、導電層６０と、絶縁層７０との位置を示している。
図１及び図２に示すように、半導体装置１には、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。例えば、素子領域Ｒ１は、Ｚ方向から見て矩形状を有するように設けられており、終端領域Ｒ２は、矩形状の素子領域Ｒ１の周囲を囲むように設けられている。
先ず、素子領域Ｒ１について説明する。
素子領域Ｒ１において、半導体装置１は、第１導電形の半導体領域１０と、第１導電形の半導体領域２０と、第２導電形の半導体領域３０と、第２導電形の半導体領域３１と、第２導電形の半導体領域４０と、第１導電形の半導体領域５０と、導電層６０と、アノード電極８０と、カソード電極８１と、を有する。
半導体領域１０は、例えば、炭化ケイ素（ＳｉＣ）を含む半導体基板である。半導体領域１０は、第１面１０ａ及び第２面１０ｂを有する。第２面１０ｂは、第１面１０ａの反対側の面である。例えば、半導体領域１０の導電形は、ｎ＋形である。
ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における実効的な不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
また、「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。なお、ｎ形不純物は、例えば、リン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。
半導体領域２０は、半導体領域１０の第１面１０ａ上に設けられている。例えば、半導体領域２０は、炭化ケイ素を含み、半導体領域１０の第１面１０ａを起点にエピタキシャル成長法により形成される。例えば、半導体領域２０の導電形は、ｎ−形である。
半導体領域３０は、半導体領域２０上に複数設けられている。複数の半導体領域３０は、半導体領域２０上に選択的に位置する。例えば、複数の半導体領域３０は、Ｚ方向から見て矩形状を有し、Ｘ方向及びＹ方向に沿って配置される。例えば、半導体領域３０は、炭化ケイ素を含み、その導電形はｐ形である。
なお、図示の便宜上、複数の半導体領域３０がＸ方向及びＹ方向に沿って配置されているが、図２において、素子領域Ｒ１内には１つの半導体領域３０が示されている。
半導体領域３１は、半導体領域２０上に複数設けられている。複数の半導体領域３１は、半導体領域２０上に選択的に位置する。例えば、複数の半導体領域３１は、Ｘ方向に互いに離間して配置され、Ｙ方向に延びている。例えば、半導体領域３１は、炭化ケイ素を含み、その導電形はｐ形である。例えば、半導体領域３１の導電形は、半導体領域３０の導電形と同じである。
図２に示すように、半導体領域３１は、半導体領域３０の周囲に位置している。つまり、図１では、Ｚ方向から見て、半導体領域３１は半導体領域３０に重ならない。
半導体領域４０は、半導体領域３０上に設けられている。半導体領域４０は、複数の半導体領域３０のそれぞれに設けられている。例えば、半導体領域４０は、炭化ケイ素を含み、その導電形はｐ＋形である。
半導体領域５０は、半導体領域３０上に設けられている。半導体領域５０は、複数の半導体領域３０のそれぞれに設けられている。半導体領域５０は、半導体領域３０上であって、半導体領域４０が設けられた面と反対側の面上に位置する。例えば、半導体領域５０は、Ｚ方向の反対方向（アノード電極８０からカソード電極８１に向かう方向）に突出するように半導体領域３０上に位置する。
図１に示すように、例えば、半導体領域５０は、Ｚ方向から見て環状を有する。環状の半導体領域５０内には、半導体領域２０が位置する。例えば、半導体領域５０は、炭化ケイ素を含み、その導電形はｎ形である。半導体領域５０は、例えば、イオン注入法等により、半導体領域２０にｎ形不純物を注入することで形成される。この場合、半導体領域５０の不純物濃度は、半導体領域２０の不純物濃度より高くなる。半導体領域５０は、幅Ｗ１を有する。図１の例では、幅Ｗ１はＸ方向の幅である。
素子領域Ｒ１では、半導体装置１の半導体領域１０、２０、３０、４０、５０が、ＰＩＮダイオードＤ１を構成する。
導電層６０は、半導体領域４０上に設けられている。例えば、導電層６０は、金属材料を含む。例えば、導電層６０は、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）等の金属の少なくともいずれかを含む。また、導電層６０は、金属をシリサイド化した層でも良い。
導電層６０は、半導体領域４０及びアノード電極８０との間に位置し、半導体領域４０及びアノード電極８０に接している。半導体領域４０は、導電層６０にオーミック接触をしている。導電層６０が半導体領域４０及びアノード電極８０との間に位置することで、半導体領域４０とアノード電極８０との電気的接触が良好になる。
アノード電極８０は、半導体領域２０、３０、３１及び導電層６０上に設けられている。例えば、アノード電極８０は、金属材料を含む。例えば、アノード電極８０は、チタン、アルミニウム、ニッケル、タングステン、モリブデン、銅、金、白金等の金属の少なくともいずれかを含む。アノード電極８０は、複数の金属を含む積層体によって構成されても良い。なお、アノード電極８０上には、例えば、ボンディングワイヤ等の配線（図示せず）が設けられている。
カソード電極８１は、半導体領域１０の第２面１０ｂ上に設けられている。例えば、カソード電極８１は、金属材料、アノード電極８０と同じ金属材料を含む。
図２に示すように、半導体領域２０は、アノード電極８０に接している。半導体領域２０は、アノード電極８０にショットキー接触をしている。素子領域Ｒ１では、アノード電極８０にショットキー接触をする半導体領域２０がショットキーバリアダイオード（ＳＢＤ）を構成する。
また、Ｘ方向で隣り合う半導体領域３１によって挟まれた半導体領域２０がアノード電極８０にショットキー接触をしている。素子領域Ｒ１では、半導体装置１の半導体領域２０、３１が、ＪＢＳ（Junction Barrier Schottky）ダイオードＤ２を構成する。
つまり、素子領域Ｒ１では、半導体装置１において、ＰＩＮダイオードＤ１とＪＢＳダイオードＤ２とが併設されている。
次に、終端領域Ｒ２について説明する。
終端領域Ｒ２において、半導体装置１は、半導体領域１０、２０、３０、４０と、第２導電形の半導体領域３５と、第１導電形の半導体領域５１と、導電層６０と、絶縁層７０と、アノード電極８０と、カソード電極８１と、を有する。
半導体領域２０は、半導体領域１０の第１面１０ａ上に設けられている。
半導体領域３０は、半導体領域２０上に設けられている。半導体領域３０は、素子領域Ｒ１を囲むように位置し、例えば、Ｚ方向から見て環状を有する。
半導体領域４０は、半導体領域３０上に設けられている。半導体領域４０は、素子領域Ｒ１を囲むように位置し、例えば、Ｚ方向から見て環状を有する。
半導体領域３５は、半導体領域２０上に設けられている。半導体領域３５は、Ｘ方向において半導体領域３０と隣り合うように位置する。半導体領域３５は、素子領域Ｒ１を囲むように位置し、例えば、Ｚ方向から見て環状を有する。また、半導体領域３５は、半導体領域３０より外側に位置し、例えば、半導体領域３０を囲むように位置する。例えば、半導体領域３５のＺ方向の深さは、半導体領域３０のＺ方向の深さと概ね同じである。例えば、半導体領域３５は、炭化ケイ素を含み、その導電形はｐ−形である。例えば、半導体領域３５は、リサーフ領域である。
半導体領域５１は、半導体領域３０上に設けられている。半導体領域５１は、半導体領域３０上であって、半導体領域４０が設けられた面と反対側の面上に位置する。例えば、半導体領域５１は、Ｚ方向の反対方向に突出するように半導体領域３０上に位置する。
半導体領域５１は、素子領域Ｒ１を囲むように位置し、例えば、Ｚ方向から見て環状を有する。例えば、半導体領域５１は、炭化ケイ素を含み、その導電形はｎ形である。例えば、半導体領域５１の導電形は、半導体領域５０の導電形と同じである。
半導体領域５１は、例えば、イオン注入法等により、半導体領域２０にｎ形不純物を注入することで形成される。この場合、半導体領域５１の不純物濃度は、半導体領域２０の不純物濃度より高くなる。半導体領域５１は、幅Ｗ２を有する。図１の例では、幅Ｗ２はＸ方向の幅であって、幅Ｗ１より厚い。
終端領域Ｒ２では、半導体装置１の半導体領域２０、３０、４０、５１が、ＰＩＮダイオードＤ１ａを構成する。
導電層６０は、半導体領域４０上に設けられている。導電層６０は、素子領域Ｒ１を囲むように位置し、例えば、Ｚ方向から見て環状を有する。
絶縁層７０は、半導体領域２０、３０、３５上に設けられている。絶縁層７０は、素子領域Ｒ１を囲むように位置し、例えば、Ｚ方向から見て環状を有する。絶縁層７０は、例えば、シリコン酸化物（ＳｉＯ）を含む。なお、図２に示すように、導電層６０と絶縁層７０との間には隙間が設けられている。
アノード電極８０は、半導体領域３０、導電層６０及び絶縁層７０上に設けられている。アノード電極８０は、半導体領域３０より内側に位置し、例えば、Ｚ方向から見て半導体領域３０に含まれる。また、アノード電極８０は、半導体領域５１より外側に位置し、例えば、Ｚ方向から見て半導体領域５１を含んでいる。
カソード電極８１は、半導体領域１０の第２面１０ｂ上に設けられている。
次に、本実施形態の効果について説明する。
本実施形態の半導体装置１において、素子領域Ｒ１のＰＩＮダイオードＤ１には半導体領域５０が設けられ、終端領域Ｒ２のＰＩＮダイオードＤ１には半導体領域５１が設けられている。また、半導体領域５０のＸ方向の幅Ｗ１は、半導体領域５１のＸ方向の幅Ｗ２より小さい。
このような半導体領域５０、５１は、半導体領域５０のｎ形不純物の注入量を半導体領域５１のｎ形不純物の注入量より少なくするように、半導体領域２０にｎ形不純物を注入することで形成される。ここで、ｎ形不純物がイオン注入法により注入される場合、例えば、注入量とはドーズ量に相当する。つまり、半導体領域５１のｎ形不純物の注入と比較して、半導体領域５０は半導体領域２０に部分的にｎ形不純物を注入することで形成される。例えば、半導体領域２０の部分的な注入によって半導体領域５０を形成することで、半導体領域５０は、例えば、Ｚ方向から見て環状を有することになる。
本実施形態では、このような半導体領域５０、５１を設けると、素子領域Ｒ１のＰＩＮダイオードＤ１の耐圧は、終端領域Ｒ２のＰＩＮダイオードＤ１ａの耐圧より低くなる。これにより、終端領域Ｒ２から素子領域Ｒ１に向かう方向のブレイクダウン（逆方向ブレイクダウン）が発生するので、終端領域Ｒ２においてＰＩＮダイオードＤ１等の素子が破壊されることを抑制する。つまり、素子領域Ｒ１から終端領域Ｒ２に向かう方向のブレイクダウン（順方向ブレイクダウン）の発生を抑制することで、終端領域Ｒ２の素子破壊を抑制する。したがって、終端領域Ｒ２においてサージ電圧に対する耐量の向上を図ることができる。
また、本実施形態では、半導体領域５０、５１を設けると、半導体領域５０の部分的な形成によって、素子領域Ｒ１のＰＩＮダイオードＤ１では伝導度変調が発生し易くなる。これにより、素子領域Ｒ１においてサージ電流に対する耐量の向上を図ることができる。
本実施形態によれば、より耐量が向上した半導体装置を提供することができる。
（第２実施形態）
図３及び図４は、半導体装置２を示す平面図及び断面図である。図３及び図４に示された領域は、図１及び図２に示された領域にそれぞれ相当する。なお、図示の便宜上、図３において、図４に示された要素の一部を省略している。つまり、図３は、Ｚ方向から見たときに、素子領域Ｒ１及び終端領域Ｒ２における半導体領域２０、３１、５０、５１と、導電層６０と、絶縁層７０との位置を示している。
なお、本実施形態では、半導体領域５１の構成において第１実施形態と異なる。よって、これ以外の構成の詳細な説明は省略する。
図３及び図４に示すように、終端領域Ｒ２において、半導体装置２は、半導体領域１０、２０、３０、３５、４０、５１と、導電層６０と、絶縁層７０と、アノード電極８０と、カソード電極８１と、を有する。
半導体領域５１は、半導体領域３０上に設けられている。半導体領域５１は、半導体領域３０上であって、半導体領域４０が設けられた面と反対側の面上に位置する。例えば、半導体領域５１は、Ｚ方向の反対方向に突出するように半導体領域３０上に位置する。
半導体領域５１は、領域５１Ａ及び領域５１Ｂを有する。図３に示すように、例えば、領域５１Ａ及び領域５１Ｂは、Ｚ方向から見て環状を有する。領域５１Ａは、領域５１Ｂと比較して素子領域Ｒ１側に位置し、領域５１Ａ及び領域５１Ｂの間には、半導体領域２０が位置する。
なお、図３においては、図４に示された導電層６０の内、半導体領域５１の領域５１Ａ及び５１Ｂの間に位置する部分が示されている。また、図４に示すように、導電層６０と絶縁層７０との間には隙間が設けられている。
終端領域Ｒ２では、半導体装置１の半導体領域２０、３０、４０と、領域５１Ａ及び領域５１Ｂを有する半導体領域５１とが、ＰＩＮダイオードＤ１ａを構成する。
本実施形態の効果は、第１実施形態の効果と同じである。
前述したように、一例として、各実施形態に係る半導体装置において、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形がｐ形、第２導電形がｎ形であっても良い。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２：半導体装置、１０、２０、３０、３１、３５、４０、５０、５１：半導体領域、１０ａ：第１面、１０ｂ：第２面、５１Ａ、５１Ｂ：領域、６０：導電層、７０：絶縁層、８０：アノード電極、８１：カソード電極、Ｄ１、Ｄ１ａ、Ｄ２：ダイオード、Ｒ１：素子領域、Ｒ２：終端領域、Ｗ１、Ｗ２：幅

Claims (4)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の第１領域と、前記第２電極との間に設けられ、前記第２電極に電気的に接続する第２導電形の第２半導体領域と、
    前記第１半導体領域の第１領域と、前記第２電極との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に交差する第２方向で前記第２半導体領域と並んで配置され、前記第１方向及び前記第２方向に垂直な第３方向に延伸し、前記第２電極に電気的に接続する第２導電形の第３半導体領域と、
    前記第１半導体領域の第１領域と、前記第２半導体領域との間に設けられ、前記第２方向に第１の幅を有する第１導電形の第４半導体領域と、
    前記第１半導体領域の前記第１領域を前記第１方向と交差する平面内で囲む前記第１半導体領域の第２領域と、前記第２電極との間に設けられ、前記第２電極に電気的に接続する第２導電形の第５半導体領域と、
    前記第１半導体領域の前記第２領域と、前記第５半導体領域との間に設けられ、前記第２方向に前記第１の幅より大きい第２の幅を有する第１導電形の第６半導体領域と、
    を備えた半導体装置。
  2. 前記第４半導体領域の形状は、前記第１方向から見て環状である請求項１記載の半導体装置。
  3. 前記第４半導体領域は、前記第２半導体領域上に位置し、前記第２半導体領域から前記第１方向に反対の第４方向に突出するように設けられている請求項１または２記載の半導体装置。
  4. 前記第６半導体領域は、それぞれの形状が前記第１方向から見て環状である第３領域及び第４領域を有し、
    前記第４領域は、前記第１半導体領域を介して前記第３領域を囲み、
    前記第２の幅は、前記第３領域及び前記第４領域の前記第２方向の幅の和である請求項１から３のいずれか１つに記載の半導体装置。
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