JP2021153096A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021153096A
JP2021153096A JP2020052531A JP2020052531A JP2021153096A JP 2021153096 A JP2021153096 A JP 2021153096A JP 2020052531 A JP2020052531 A JP 2020052531A JP 2020052531 A JP2020052531 A JP 2020052531A JP 2021153096 A JP2021153096 A JP 2021153096A
Authority
JP
Japan
Prior art keywords
region
semiconductor region
semiconductor
electrode
anode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020052531A
Other languages
English (en)
Other versions
JP7305591B2 (ja
Inventor
陽一 堀
Yoichi Hori
陽一 堀
政和 小林
Masakazu Kobayashi
政和 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020052531A priority Critical patent/JP7305591B2/ja
Priority to EP20193086.4A priority patent/EP3886180A1/en
Priority to CN202010892612.1A priority patent/CN113451298A/zh
Priority to US17/008,368 priority patent/US11502205B2/en
Publication of JP2021153096A publication Critical patent/JP2021153096A/ja
Application granted granted Critical
Publication of JP7305591B2 publication Critical patent/JP7305591B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Abstract

【課題】耐量の向上が可能な半導体装置を提供する。【解決手段】半導体装置１００において、第１の電極１２と接する第１導電形の第１の半導体領域２０と、第１の電極と接する第２導電形の第２の半導体領域２２ａと第３の半導体領域２２ｂと、第２の半導体領域と第３の半導体領域との間に挟まれ、第１の電極に電気的に接続された第２導電形の第４の半導体領域２４と、第１の半導体領域と第４の半導体領域との間に設けられ、第１導電形不純物濃度が第１の半導体領域の第１導電形不純物濃度より高く、第１の部分２８ａと第２の部分２８ｂを含む第１導電形の第５の半導体領域と、を備える。第４の半導体領域の、第１の幅ｗ１が、第２の半導体領域の第２の幅ｗ２よりも大きく、第１の距離ｄ１が、第２の距離ｄ２よりも小さく、第３の幅ｗ３が、第１の幅ｗ１よりも小さい。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
ショットキーバリアダイオード（ＳＢＤ）やＳＢＤの一種のＪｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ（ＪＢＳ）において、サージ電流耐量を向上させるため、素子領域内にＰｉＮダイオード領域を設ける場合がある。ＰｉＮダイオード領域を設けたＪＢＳはＭｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ（ＭＰＳ）と称される。
素子領域内にＰｉＮダイオード領域を設けることで、順バイアス時にＰｉＮダイオード領域の伝導度変調を利用して大きなサージ電流を流すことができる。したがって、サージ電流耐量が向上する。
また、ＭＰＳでは、逆バイアス時の素子領域の端部の電界強度を緩和し、破壊耐圧を高くするために、素子領域の周囲の終端領域に終端構造を設ける。終端構造は、例えば、リサーフやガードリングである。
逆バイアス方向に印加されるサージ電圧による素子破壊を抑制する観点から、素子領域のブレークダウン電圧を、終端構造のブレークダウン電圧よりも低くすることが好ましい。終端構造よりも面積の広い素子領域で、ブレークダウンを生じさせることにより、ブレークダウン時の電流集中が抑制され素子破壊が抑制される。よって、サージ電圧に対する耐量（以下、サージ電圧耐量と称する）が向上する。
特開２０１９−５４１９３号公報
本発明が解決しようとする課題は、耐量の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極が接する第１の面と、前記第２の電極が接する第２の面と、を有する半導体層であって、前記第１の電極と接する第１導電形の第１の半導体領域と、前記第１の面と前記第１の半導体領域との間に設けられ、前記第１の面に平行な第１の方向に延び、前記第１の電極と接する第２導電形の第２の半導体領域と、前記第１の面と前記第１の半導体領域との間に設けられ、前記第１の方向に延び、前記第１の電極と接する第２導電形の第３の半導体領域と、前記第１の面と前記第１の半導体領域との間に設けられ、前記第２の半導体領域と前記第３の半導体領域との間に挟まれ、前記第１の電極に電気的に接続された第２導電形の第４の半導体領域と、前記第１の半導体領域と前記第４の半導体領域との間に設けられ、第１導電形不純物濃度が前記第１の半導体領域の第１導電形不純物濃度より高く、第１の部分を含む第１導電形の第５の半導体領域と、を含む半導体層と、を備え、前記第４の半導体領域の、前記第１の面に平行で前記第１の方向に垂直な方向の第２の方向の第１の幅が、前記第２の半導体領域の前記第２の方向の第２の幅よりも大きく、前記第２の半導体領域と前記第１の部分との間の、前記第１の面に平行で前記第１の方向に垂直な方向の第２の方向の第１の距離が、前記第２の半導体領域と前記第４の半導体領域との間の、前記第２の方向の第２の距離よりも小さく、前記第１の部分の前記第２の方向の第３の幅が、前記第１の幅よりも小さい。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式上面図。 実施形態の半導体装置の一部の拡大断面図。 実施形態の半導体装置の一部の拡大上面図。 第１の比較例の半導体装置の模式断面図。 第２の比較例の半導体装置の模式断面図。 第３の比較例の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記がある場合、その表記は、各導電形における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ形を単にｎ形、ｐ＋型、ｐ形を単にｐ形と記載する場合もある。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、３次元アトムプローブ（３ Ｄｉｍｅｎｓｉｏｎａｌ Ａｔｏｍ Ｐｒｏｂｅ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極が接する第１の面と、第２の電極が接する第２の面と、を有する半導体層であって、第１の電極と接する第１導電形の第１の半導体領域と、第１の面と第１の半導体領域との間に設けられ、第１の面に平行な第１の方向に延び、第１の電極と接する第２導電形の第２の半導体領域と、第１の面と第１の半導体領域との間に設けられ、第１の方向に延び、第１の電極と接する第２導電形の第３の半導体領域と、第２の半導体領域と第３の半導体領域との間に設けられ、第１の電極に電気的に接続された第２導電形の第４の半導体領域と、第１の半導体領域と第４の半導体領域との間に設けられ、第１導電形不純物濃度が第１の半導体領域の第１導電形不純物濃度より高く、第１の部分を含む第１導電形の第５の半導体領域と、を含む半導体層と、を備え、第４の半導体領域の、第１の面に平行で第１の方向に垂直な方向の第２の方向の第１の幅が、第２の半導体領域の第２の方向の第２の幅よりも大きく、第２の半導体領域と第１の部分との間の、第１の面に平行で第１の方向に垂直な方向の第２の方向の第１の距離が、第２の半導体領域と第４の半導体領域との間の、第２の方向の第２の距離よりも小さく、第１の部分の第２の方向の第３の幅が、第１の幅よりも小さい。
図１は、実施形態の半導体装置の模式断面図である。図２は、実施形態の半導体装置の模式上面図である。図２は、半導体層の第１の面側の不純物領域のパターンレイアウトを示す。図１は、図２のＡＡ’断面に相当する。
図３は、実施形態の半導体装置の一部の拡大断面図である。図４は、実施形態の半導体装置の一部の拡大上面図である。図３は、図４のＢＢ’断面に相当する。
実施形態の半導体装置はＭＰＳ１００である。ＭＰＳ１００は、図２に示すように、素子領域と終端領域を備える。素子領域は、終端領域に囲まれる。
素子領域は、ＭＰＳ１００の順バイアス時に主に電流が流れる領域として機能する。終端領域は、ＭＰＳ１００の逆バイアス時に、素子領域の端部に印加される電界の強度を低減し、ＭＰＳ１００の素子耐圧を向上させる領域として機能する。
ＭＰＳ１００は、ＳｉＣ層１０（半導体層）、アノード電極１２（第１の電極）、カソード電極１４（第２の電極）、シリサイド層１５（金属半導体化合物層）、フィールド酸化膜１６を備える。ＳｉＣ層１０は、第１の面（図１中のＰ１）と第２の面（図１中のＰ２）を備える。
ＳｉＣ層１０は、ｎ＋型のカソード領域１８、ｎ−形のドリフト領域２０（第１の半導体領域）、複数のｐ形のストライプ領域２２、ｐ形のアノード領域２４（第４の半導体領域）、ｐ＋型のセルコンタクト領域２６、ｎ形のエッジ領域２８（第５の半導体領域）、ｐ形の第１の周辺領域３０（第７の半導体領域）、ｎ形の第２の周辺領域３２（第８の半導体領域）、ｐ＋型の周辺コンタクト領域３４、及び、ｐ形のリサーフ領域３６を備える。
複数のストライプ領域２２は、第１のストライプ領域２２ａ（第２の半導体領域）、第２のストライプ領域２２ｂ（第３の半導体領域）、第３のストライプ領域２２ｃ（第６の半導体領域）、第４のストライプ領域２２ｄを含む。ｎ形のエッジ領域２８は、第１の部分２８ａと第２の部分２８ｂとを含む。
カソード領域１８、ドリフト領域２０、ストライプ領域２２、アノード領域２４、セルコンタクト領域２６、エッジ領域２８、第１の周辺領域３０、第２の周辺領域３２、周辺コンタクト領域３４は、素子領域に設けられる。リサーフ領域３６は、終端領域に設けられる。
ＳｉＣ層１０の少なくとも一部は、アノード電極１２とカソード電極１４との間に設けられる。アノード電極１２は、ＳｉＣ層１０の第１の面Ｐ１上に設けられる。アノード電極１２は、第１の面Ｐ１に接する。カソード電極１４は、ＳｉＣ層１０の第２の面Ｐ２上に設けられる。カソード電極１４は、第２の面Ｐ２に接する。フィールド酸化膜１６はＳｉＣ層１０の第１の面上に設けられる。
ＳｉＣ層１０は、単結晶のＳｉＣ（炭化珪素）である。ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣである。ＳｉＣ層１０の第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のカソード領域１８は、カソード電極１４とｎ−形のドリフト領域２０との間に設けられる。
カソード領域１８は、ｎ形不純物を含有する。ｎ形不純物は、例えば、窒素（Ｎ）である。カソード領域１８のｎ形不純物濃度は、ドリフト領域２０のｎ形不純物濃度よりも高い。ｎ形不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−形のドリフト領域２０は、カソード領域１８上に設けられる。ドリフト領域２０は、カソード領域１８と第１の面Ｐ１との間に設けられる。ドリフト領域２０は、キャリアを流す領域として機能する。
ドリフト領域２０の一部は、第１の面Ｐ１でアノード電極１２に接する。
アノード電極１２とドリフト領域２０とのコンタクトはショットキーコンタクトである。アノード電極１２とドリフト領域２０とが接する領域が、順方向バイアス時にオン電流を流すショットキー領域となる。
ドリフト領域２０は、ｎ形不純物を含有する。ｎ形不純物は、例えば、窒素（Ｎ）である。ドリフト領域２０のｎ形不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域２０の厚さは、例えば、３μｍ以上３０μｍ以下である。
なお、カソード領域１８と、ｎ形のドリフト領域２０との間に、ｎ形のバッファ層（図示せず）が設けられても構わない。ｎ形のバッファ層のｎ形不純物濃度は、カソード領域１８のｎ形不純物濃度と、ドリフト領域２０のｎ形不純物濃度との間の濃度である。
複数のｐ形のストライプ領域２２は、第１の面Ｐ１とドリフト領域２０との間に設けられる。ストライプ領域２２は、アノード電極１２とドリフト領域２０との間に設けられる。ストライプ領域２２は、第１の面Ｐ１において、アノード電極１２に接する。
ストライプ領域２２は、ストライプ形状である。ストライプ領域２２は、図２に示すように、第１の面Ｐ１に平行な第１の方向に延びる。ストライプ領域２２の一部は、アノード領域２４に接する。
ストライプ領域２２は、第１の面Ｐ１に平行で、第１の方向に垂直な第２の方向に繰り返し配置される。隣り合う２つのストライプ領域２２の間に、ドリフト領域２０が挟まれる。２つのストライプ領域２２の間に挟まれたドリフト領域２０は、第１の方向に延びる。
ストライプ領域２２は、逆バイアス時のリーク電流を抑制する機能を有する。逆バイアス時に２つのストライプ領域２２の間のドリフト領域２０に空乏層が広がり、ドリフト領域２０がピンチオフする。これにより、アノード電極１２とドリフト領域２０との間の電界が緩和され、ＭＰＳ１００のリーク電流を抑制する。
ストライプ領域２２の幅ｗ２（図１、図３中のｗ２）は、例えば、０．５μｍ以上３．０μｍ以下である。ストライプ領域２２とストライプ領域２２との間隔は、例えば、１．０μｍ以上６．０μｍ以下である。
ストライプ領域２２の第１の面Ｐ１を基準とする深さは、例えば、０．２μｍ以上１．５μｍ以下である。
ストライプ領域２２は、ｐ形不純物を含有する。ｐ形不純物は、例えば、アルミニウム（Ａｌ）である。
ストライプ領域２２のｐ形不純物濃度は、例えば、アノード領域２４のｐ形不純物濃度と同一である。ストライプ領域２２のｐ形不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上１ｘ１０１9ｃｍ−３以下である。
ストライプ領域２２は、例えば、アノード領域２４と同一のプロセスステップで、同時形成される。
ｐ形のアノード領域２４は、第１の面Ｐ１とドリフト領域２０との間に設けられる。アノード領域２４は、アノード電極１２とドリフト領域２０との間に設けられる。アノード領域２４は、アノード電極１２に電気的に接続される。
アノード領域２４は、ｐ形不純物を含有する。ｐ形不純物は、例えば、アルミニウム（Ａｌ）である。アノード領域２４のｐ形不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
アノード領域２４の幅（図１、図３中のｗ１）の幅は、ストライプ領域２２の幅（図１、図３中のｗ２）よりも大きい。すなわち、ｗ１＞ｗ２である。アノード領域２４の幅ｗ１は、例えば、３．０μｍ以上６０μｍ以下である。
アノード領域２４の第１の面Ｐ１を基準とする深さは、例えば、０．２μｍ以上１．５μｍ以下である。
アノード領域２４が存在する領域が、ＰｉＮダイオード領域を形成する。ＰｉＮダイオード領域は、順方向サージ電流が生じた場合に、ホール注入による伝導度変調を利用して大量の電流を流す。これにより、ＭＰＳ１００が発熱等により破壊することを抑制する機能を有する。ＰｉＮダイオード領域が存在することによりサージ電流耐量が向上する。
ｐ＋型のセルコンタクト領域２６は、第１の面Ｐ１とアノード領域２４との間に設けられる。セルコンタクト領域２６は、アノード電極１２とアノード領域２４との間に設けられる。セルコンタクト領域２６は、シリサイド層１５とアノード領域２４との間に設けられる。
セルコンタクト領域２６は、アノード領域２４の中に設けられる。セルコンタクト領域２６は、アノード領域２４に囲まれる。
セルコンタクト領域２６は、シリサイド層１５に接する。シリサイド層１５とセルコンタクト領域２６とのコンタクトはオーミックコンタクトである。
セルコンタクト領域２６は、ｐ形不純物を含有する。ｐ形不純物は、例えば、アルミニウム（Ａｌ）である。セルコンタクト領域２６のｐ型不純物濃度は、アノード領域２４のｐ型不純物濃度よりも高い。セルコンタクト領域２６のｐ形不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
セルコンタクト領域２６の第１の面Ｐ１を基準とする深さは、例えば、０．０５μｍ以上０．５μｍ以下である。
ｎ形のエッジ領域２８は、ドリフト領域２０とアノード領域２４との間に設けられる。エッジ領域２８は、アノード領域２４の第２の方向の端部に設けられる。エッジ領域２８は、アノード領域２４に接する。
エッジ領域２８は、逆バイアス時に、アノード領域２４の端部の電界強度を大きくする機能を有する。エッジ領域２８を設けることにより、素子領域のブレークダウン電圧が低減される。
ｎ形のエッジ領域２８は、ｎ形不純物を含有する。ｎ形不純物は、例えば、窒素（Ｎ）である。エッジ領域２８のｎ形不純物濃度は、ドリフト領域２０のｎ形不純物濃度よりも高い。エッジ領域２８のｎ形不純物濃度は、例えば、第２の周辺領域３２のｎ形不純物濃度よりも低い。エッジ領域２８のｎ形不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
エッジ領域２８の第１の面Ｐ１を基準とする深さは、例えば、０．６μｍ以上２．０μｍ以下である。
図３に示すように、複数のストライプ領域２２は、第１のストライプ領域２２ａ（第２の半導体領域）、第２のストライプ領域２２ｂ（第３の半導体領域）、第３のストライプ領域２２ｃ（第６の半導体領域）、第４のストライプ領域２２ｄを含む。ｎ形のエッジ領域２８は、第１の部分２８ａと第２の部分２８ｂとを含む。
アノード領域２４（第４の半導体領域）は、第１のストライプ領域２２ａと第２のストライプ領域２２ｂとの間に挟まれる。
第３のストライプ領域２２ｃは、第１のストライプ領域２２ａと隣り合う。第３のストライプ領域２２ｃは、アノード領域２４との間に第１のストライプ領域２２ａを挟む。
第４のストライプ領域２２ｄは、第２のストライプ領域２２ｂと隣り合う。第４のストライプ領域２２ｄは、アノード領域２４との間に第２のストライプ領域２２ｂを挟む。
第１のストライプ領域２２ａと、エッジ領域２８の第１の部分２８ａとの間の第２の方向の距離（図３中のｄ１）は、第１のストライプ領域２２ａとアノード領域２４との間の第２の方向の距離（図３中のｄ２）よりも小さい。言い換えれば、エッジ領域２８は、アノード領域２４の第２の方向の端部に対して、外側に突出している。
エッジ領域２８の第１の部分２８ａの第２の方向の幅（図３中のｗ３）は、アノード領域２４の第２の方向の幅ｗ１よりも小さい。したがって、アノード領域２４の底面に、第１の部分２８ａが存在しない領域がある。
第２のストライプ領域２２ｂとエッジ領域２８の第２の部分２８ｂとの間の第２の方向の距離（図３中のｄ３）は、第２のストライプ領域２２ｂとアノード領域２４との間の、第２の方向の距離（図３中のｄ４）よりも小さい。言い換えれば、エッジ領域２８は、アノード領域２４の第２の方向の端部に対して、外側に突出している。
第２の部分２８ｂは、第１の部分２８ａとの間にドリフト領域２０を含む。第１の部分２８ａと第２の部分２８ｂとの間に、ドリフト領域２０が存在する。したがって、アノード領域２４の底面に、第１の部分２８ａ及び第２の部分２８ｂのいずれもが接しない領域がある。アノード領域２４の底面とドリフト領域２０との間に、エッジ領域２８が存在しない領域がある。
第１の部分２８ａと第２の部分２８ｂとの間の第２の方向の距離（図３中のｄ５）は、例えば、シリサイド層１５の第２の方向の幅（図３中のｗ４）よりも大きい。アノード領域２４の底面とドリフト領域２０との間の、エッジ領域２８が存在しない領域の第２の方向の幅ｄ５は、例えば、シリサイド層１５の第２の方向の幅ｗ４よりも大きい。
第１の部分２８ａは、第１の面Ｐ１と離間する。第１の部分２８ａは、アノード電極１２に接しない。
第１の部分２８ａと第１の面Ｐ１との間の距離（図３中のｄ６）は、第１の面Ｐ１を基準とするアノード領域２４の深さ（図３中のｄｘ）より小さい。したがって、第１の部分２８ａは、アノード領域２４の底面と側面の間の角部を覆うように形成されている。同様に、第２の部分２８ｂは、アノード領域２４の底面と側面の間の角部を覆うように形成されている。
第１のストライプ領域２２ａとアノード領域２４との間の第２の方向の距離ｄ２は、例えば、第３のストライプ領域２２ｃと第１のストライプ領域２２ａとの間の第２の方向の距離（図３中のｄ７）よりも小さい。アノード領域２４と隣り合うストライプ領域２２との間の距離は、例えば、ストライプ領域２２とストライプ領域２２との間の距離よりも小さい。
図４に示すように、第１の面Ｐ１に垂直な第３の方向から見たエッジ領域２８の形状は環状である。図４において、エッジ領域２８は第１の面Ｐ１に露出しない。図４に示すエッジ領域２８は第１の面Ｐ１に、投影されたパターンである。図４において、エッジ領域２８は破線で挟まれるハッチングが施された部分である。エッジ領域２８は、アノード領域２４を囲む。
ｐ形の第１の周辺領域３０は、第１の面Ｐ１とドリフト領域２０との間に設けられる。第１の周辺領域３０は、アノード電極１２とドリフト領域２０との間に設けられる。
第１の周辺領域３０は、第１のストライプ領域２２ａ、第２のストライプ領域２２ｂ、及び、アノード領域２４を囲む。第１の周辺領域３０は、複数のストライプ領域２２を囲む。
第１の周辺領域３０は、素子領域の外周部に環状に設けられる。第１の周辺領域３０は、例えば、アノード領域２４と同一のプロセスステップで、同時形成される。
第１の周辺領域３０は、ｐ形不純物を含有する。ｐ形不純物は、例えば、アルミニウム（Ａｌ）である。第１の周辺領域３０のｐ形不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
第１の周辺領域３０の第１の面Ｐ１を基準とする深さは、例えば、例えば、０．２μｍ以上１．５μｍ以下である。第１の周辺領域３０の深さは、例えば、アノード領域２４の深さに等しい。
ｎ形の第２の周辺領域３２は、ドリフト領域２０と第１の周辺領域３０との間に設けられる。第２の周辺領域３２は、第１の周辺領域３０に接する。
第２の周辺領域３２は、逆バイアス時に、第１の周辺領域３０の底面の電界強度を大きくする機能を有する。第２の周辺領域３２を設けることにより、素子領域の周辺部のブレークダウン電圧が低減される。
第２の周辺領域３２は、ｎ形不純物を含有する。ｎ形不純物は、例えば、窒素（Ｎ）である。第２の周辺領域３２のｎ形不純物濃度は、ドリフト領域２０のｎ形不純物濃度よりも高い。また、第２の周辺領域３２のｎ形不純物濃度は、例えば、エッジ領域２８のｎ形不純物濃度よりも高い。第２の周辺領域３２のｎ形不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第２の周辺領域３２の第１の面Ｐ１を基準とする深さは、例えば、０．６μｍ以上２．０μｍ以下である。
ｐ＋型の周辺コンタクト領域３４は、アノード電極１２と第１の周辺領域３０との間に設けられる。周辺コンタクト領域３４は、第１の周辺領域３０の中に設けられる。
周辺コンタクト領域３４は、アノード電極１２に接する。アノード電極１２と周辺コンタクト領域３４とのコンタクトはオーミックコンタクトである。
周辺コンタクト領域３４は、例えば、素子領域の外周部に環状に設けられる。周辺コンタクト領域３４は、例えば、セルコンタクト領域２６と同一のプロセスステップで、同時形成される。
周辺コンタクト領域３４は、ｐ形不純物を含有する。ｐ形不純物は、例えば、アルミニウム（Ａｌ）である。周辺コンタクト領域３４のｐ形不純物濃度は、第１の周辺領域３０のｐ形不純物の不純物濃度よりも高い。周辺コンタクト領域３４のｐ形不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
周辺コンタクト領域３４の第１の面Ｐ１を基準とする深さは、例えば、０．０５μｍ以上０．５μｍ以下である。
ｐ形のリサーフ領域３６は、第１の面Ｐ１とドリフト領域２０との間に設けられる。リサーフ領域３６は、フィールド酸化膜１６とドリフト領域２０との間に設けられる。
リサーフ領域３６は、第１の周辺領域３０を囲んで設けられる。リサーフ領域３６は、アノード電極１２と電気的に接続される。リサーフ領域３６は、終端領域に設けられる。
リサーフ領域３６は、ＭＰＳ１００の耐圧を向上させるためのＪｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ（ＪＴＥ）構造である。
リサーフ領域３６は、ｐ形不純物を含有する。ｐ形不純物は、例えば、アルミニウム（Ａｌ）である。リサーフ領域３６のｐ形不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
フィールド酸化膜１６は、リサーフ領域３６上に設けられる。フィールド酸化膜１６は、例えば、シリコン酸化膜である。フィールド酸化膜１６は、開口部を備える。フィールド酸化膜１６の膜厚は、例えば、０．２μｍ以上１．０μｍ以下である。
アノード電極１２は、フィールド酸化膜１６の開口部で、ｎ形のドリフト領域２０、ｐ型のストライプ領域２２、シリサイド層１５に接する。
アノード電極１２は金属である。アノード電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
シリサイド層１５は、アノード電極１２とｐ＋型のセルコンタクト領域２６、ｐ＋型の周辺コンタクト領域３４との間に設けられる。シリサイド層１５を設けることによりコンタクト抵抗が低減し、オーミックコンタクトが実現される。
シリサイド層１５は、は、例えば、ニッケルシリサイド、又は、チタンシリサイドである。シリサイド層１５は、の厚さは、例えば、０．０５μｍ以上０．３μｍ以下である。
カソード電極１４は、ｎ＋型のカソード領域１８に接して設けられる。カソード電極１４とカソード領域１８とのコンタクトは、オーミックコンタクトである。
カソード電極１４は金属である。カソード電極１４は、例えば、ニッケル（Ｎｉ）とチタン（Ｔｉ）の積層膜である。
次に、実施形態の作用及び効果について説明する。
ＭＰＳは、素子領域内にＰｉＮダイオード領域を設ける。ＭＰＳは、順バイアス時にＰｉＮダイオード領域の伝導度変調を利用して大きなサージ電流を流すことができる。したがって、サージ電流耐量が向上する。
また、ＭＰＳでは、逆バイアス時の素子領域の端部の電界強度を緩和し、破壊耐圧を高くするために、素子領域の周囲の終端領域に終端構造を設ける。終端構造は、例えば、リサーフやガードリングである。
逆バイアス方向に印加されるサージ電圧による素子破壊を抑制する観点から、素子領域のブレークダウン電圧を終端構造のブレークダウン電圧よりも低くすることが好ましい。終端構造よりも面積の広い素子領域で、ブレークダウンを生じさせることにより、ブレークダウン時の電流集中が抑制され素子破壊が抑制される。よって、サージ電圧耐量が向上する。
図５は、第１の比較例の半導体装置の模式断面図である。図５は、実施形態の図１に対応する図である。
第１の比較例の半導体装置はＭＰＳ７００である。ＭＰＳ７００は、ｎ形のエッジ領域２８を備えない点で、実施形態のＭＰＳ１００と異なる。
ＭＰＳ７００では、アノード領域２４のブレークダウン電圧が終端構造のブレークダウン電圧よりも高くなり、サージ電圧耐量が低下するおそれがある。
図６は、第２の比較例の半導体装置の模式断面図である。図６は、実施形態の図１に対応する図である。
第２の比較例の半導体装置はＭＰＳ８００である。ＭＰＳ８００は、ｎ形の底部領域４０を備える点で、第１の比較例のＭＰＳ７００と異なる。
ｎ形の底部領域４０は、ドリフト領域２０とアノード領域２４との間、及び、ドリフト領域２０とｐ形の第１の周辺領域３０との間に設けられる。底部領域４０を設けることで、逆バイアス時に、アノード領域２４及び第１の周辺領域３０と、ドリフト領域２０との間のｐｎ接合に加わる電界強度が大きくなる。このため、アノード領域２４及び第１の周辺領域３０の底部の電界強度が大きくなる。したがって、底部領域４０を設けることにより、アノード領域２４及び第１の周辺領域３０のブレークダウン電圧が低減される。よって、第１の比較例のＭＰＳ７００と比較して、サージ電圧耐量が向上する。
一方、アノード領域２４の底部に、ｎ形の底部領域４０が設けられることにより、ＭＰＳの順バイアス時に、アノード領域２４とドリフト領域２０との間のホールに対する障壁が高くなる。このため、アノード領域２４からドリフト領域２０へのホール注入が阻害される。したがって、ＰｉＮダイオード領域の伝導度変調が起こりにくくなり、流せるサージ電流量が低下する。よって、サージ電流耐量が低下するおそれがある。
図７は、第３の比較例の半導体装置の模式断面図である。図７は、実施形態の図１に対応する図である。
第３の比較例の半導体装置はＭＰＳ９００である。ＭＰＳ９００は、ｎ形の底部領域４０が、分断される点で、第２の比較例のＭＰＳ８００と異なる。
ＭＰＳ９００では、ｎ形の底部領域４０が分断されることにより、アノード領域２４の底面の中で、ドリフト領域２０と接する領域の面積が、ＭＰＳ８００よりも広くなる。したがって、ＭＰＳ８００より大きなサージ電流を流すことが可能となる。よって、ＭＰＳ８００よりも、サージ電流耐量は向上する。
一方、ｎ形の底部領域４０とアノード領域２４の底面との接触面積が減少することにより、アノード領域２４のブレークダウン電圧が高くなる。したがって、サージ電圧耐量が低下するおそれがある。
実施形態のＭＰＳ１００は、アノード領域２４の第２の方向の端部にｎ形のエッジ領域２８を設ける。ｎ形のエッジ領域２８は、アノード領域２４の底面と側面の間の角部に形成されている。
逆バイアス時に、アノード領域２４とドリフト領域２０との間のｐｎ接合に加わる電界強度は、特に、形状効果によりアノード領域２４の底面と側面の間の角部で大きくなる。
したがって、ｎ形のエッジ領域２８をアノード領域２４の底面と側面の間の角部に形成することで、ＭＰＳ８００又はＭＰＳ９００のように、アノード領域２４の底面のみにｎ型の領域を設ける場合と比較して、アノード領域２４のブレークダウン電圧を効果的に低減することが可能である。よって、実施形態のＭＰＳ１００によれば、順バイアス時のサージ電流耐量の向上と、逆バイアス時のサージ電圧耐量の向上の両立が可能となる。
アノード領域２４のブレークダウン電圧を低減する観点から、エッジ領域２８は、アノード領域２４の底面と側面の間の角部を覆うように形成されることが好ましい。したがって、第１の部分２８ａと第１の面Ｐ１との間の距離（図３中のｄ６）は、第１の面Ｐ１を基準とするアノード領域２４の深さ（図３中のｄｘ）より小さいことが好ましい。
大きな順方向サージ電流を流す観点から、アノード領域２４の底面の中で、ドリフト領域２０と接する領域の面積が広いことが好ましい。したがって、ｎ形のエッジ領域２８の第１の部分２８ａと、ｎ形のエッジ領域２８の第２の部分２８ｂとの間の第２の方向の距離（図３中のｄ５）は、シリサイド層１５の第２の方向の幅（図３中のｗ４）よりも大きいことが好ましい。
大きな順方向サージ電流を流す観点から、ｎ形のエッジ領域２８のｎ型不純物濃度は低いことが好ましい。したがって、エッジ領域２８のｎ形不純物濃度は、第２の周辺領域３２のｎ形不純物濃度よりも低いことが好ましい。
ｎ形のエッジ領域２８の第１の部分２８ａがアノード電極１２と接すると、ＭＰＳ１００の逆バイアス時のリーク電流が増加するおそれがある。したがって、第１の部分２８ａは、アノード電極１２と接しないことが好ましい。よって、第１の部分２８ａは、第１の面Ｐ１と離間することが好ましい。
第１のストライプ領域２２ａとアノード領域２４との間に、ｎ形のエッジ領域２８の第１の部分２８ａが存在することにより、ＭＰＳ１００の逆バイアス時に、第１のストライプ領域２２ａとアノード領域２４との間の空乏層によるピンチオフが生じにくくなるおそれがある。第１のストライプ領域２２ａとアノード領域２４との間の空乏層によるピンチオフを促進する観点から、第１のストライプ領域２２ａとアノード領域２４との間の距離は小さいことが好ましい。したがって、第１のストライプ領域２２ａとアノード領域２４との間の第２の方向の距離ｄ２は、第３のストライプ領域２２ｃと第１のストライプ領域２２ａとの間の第２の方向の距離（図３中のｄ７）よりも小さいことが好ましい。
以上、実施形態によれば、耐量の向上が可能な半導体装置を提供することができる。
実施形態では、半導体層としてＳｉＣ層を例に説明したが、ＳｉＣ層にかえて、例えば、Ｓｉ（シリコン）層を用いたダイオードにも、本発明を適用することが可能である。
また、実施形態では、ＳｉＣとして４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形のＳｉＣを用いることも可能である。
また、実施形態では、半導体層がＳｉＣ層の場合に、第１の面として（０００１）面に対し０度以上８度以下傾斜した面、第２の面として（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明したが、その他の面方位の面を用いることも可能である。
また、実施形態では、ｎ型不純物として窒素（Ｎ）を例示したが、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。また、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。
また、実施形態では、第１導電型としてｎ型、第２導電型としてｐ型を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ層（半導体層）
１２ アノード電極（第１の電極）
１４ カソード電極（第２の電極）
１５ シリサイド層（金属半導体化合物層）
２０ ドリフト領域（第１の半導体領域）
２２ａ 第１のストライプ領域（第２の半導体領域）
２２ｂ 第２のストライプ領域（第３の半導体領域）
２２ｃ 第３のストライプ領域（第６の半導体領域）
２４ アノード領域（第４の半導体領域）
２８ エッジ領域（第５の半導体領域）
２８ａ 第１の部分
２８ｂ 第２の部分
３０ 第１の周辺領域（第７の半導体領域）
３２ 第２の周辺領域（第８の半導体領域）
１００ ＭＰＳ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ３ 第３の距離
ｄ４ 第４の距離
ｄ５ 第５の距離
ｄ６ 第６の距離
ｄ７ 第７の距離
ｄｘ 深さ
ｗ１ 第１の幅
ｗ２ 第２の幅
ｗ３ 第３の幅

Claims (9)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極が接する第１の面と、前記第２の電極が接する第２の面と、を有する半導体層であって、
    前記第１の電極と接する第１導電形の第１の半導体領域と、
    前記第１の面と前記第１の半導体領域との間に設けられ、前記第１の面に平行な第１の方向に延び、前記第１の電極と接する第２導電形の第２の半導体領域と、
    前記第１の面と前記第１の半導体領域との間に設けられ、前記第１の方向に延び、前記第１の電極と接する第２導電形の第３の半導体領域と、
    前記第１の面と前記第１の半導体領域との間に設けられ、前記第２の半導体領域と前記第３の半導体領域との間に挟まれ、前記第１の電極に電気的に接続された第２導電形の第４の半導体領域と、
    前記第１の半導体領域と前記第４の半導体領域との間に設けられ、第１導電形不純物濃度が前記第１の半導体領域の第１導電形不純物濃度より高く、第１の部分を含む第１導電形の第５の半導体領域と、
    を含む半導体層と、
    を備え、
    前記第４の半導体領域の、前記第１の面に平行で前記第１の方向に垂直な方向の第２の方向の第１の幅が、前記第２の半導体領域の前記第２の方向の第２の幅よりも大きく、
    前記第２の半導体領域と前記第１の部分との間の、前記第２の方向の第１の距離が、前記第２の半導体領域と前記第４の半導体領域との間の、前記第２の方向の第２の距離よりも小さく、
    前記第１の部分の前記第２の方向の第３の幅が、前記第１の幅よりも小さい、半導体装置。
  2. 前記第５の半導体領域が、前記第１の部分との間に前記第１の半導体領域を挟む第２の部分を更に含み、
    前記第３の半導体領域と前記第２の部分との間の、前記第２の方向の第３の距離が、前記第３の半導体領域と前記第４の半導体領域との間の、前記第２の方向の第４の距離よりも小さい、請求項１記載の半導体装置。
  3. 前記第１の面に垂直な第３の方向から見た前記第５の半導体領域の形状は環状である請求項２記載の半導体装置。
  4. 前記第４の半導体領域と前記第１の電極との間に設けられた金属半導体化合物層を、更に備え、
    前記第１の部分と前記第２の部分との間の前記第２の方向の第５の距離は、前記金属半導体化合物層の前記第２の方向の第４の幅よりも大きい請求項２又は請求項３記載の半導体装置。
  5. 前記第１の部分は、前記第１の電極と離間する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の部分と前記第１の面との間の第６の距離は、前記第１の面を基準とする前記第４の半導体領域の深さより小さい請求項５記載の半導体装置。
  7. 前記半導体層は、前記第１の面と前記第１の半導体領域との間に設けられ、前記第１の方向に延び、前記第１の電極と接し、前記第４の半導体領域との間に前記第２の半導体領域を挟む第２導電型の第６の半導体領域を、更に含む請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第２の距離は、前記第６の半導体領域と前記第２の半導体領域との間の第７の距離よりも小さい請求項７記載の半導体装置。
  9. 前記半導体層は、前記第１の面と前記第１の半導体領域との間に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び、前記第４の半導体領域を囲む第７の半導体領域と、
    前記第１の半導体領域と前記第７の半導体領域との間に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び、前記第４の半導体領域を囲み、第１導電形不純物濃度が前記第１の半導体領域の第１導電形不純物濃度より高い第８の半導体領域を、
    更に含み、
    前記第５の半導体領域の第１導電型不純物濃度は、前記第８の半導体領域の第１導電型不純物濃度よりも低い請求項１ないし請求項８いずれか一項記載の半導体装置。
JP2020052531A 2020-03-24 2020-03-24 半導体装置 Active JP7305591B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020052531A JP7305591B2 (ja) 2020-03-24 2020-03-24 半導体装置
EP20193086.4A EP3886180A1 (en) 2020-03-24 2020-08-27 Mps semiconductor device
CN202010892612.1A CN113451298A (zh) 2020-03-24 2020-08-31 半导体装置
US17/008,368 US11502205B2 (en) 2020-03-24 2020-08-31 Semiconductor device having Schottky barrier diode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020052531A JP7305591B2 (ja) 2020-03-24 2020-03-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2021153096A true JP2021153096A (ja) 2021-09-30
JP7305591B2 JP7305591B2 (ja) 2023-07-10

Family

ID=72266211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020052531A Active JP7305591B2 (ja) 2020-03-24 2020-03-24 半導体装置

Country Status (4)

Country Link
US (1) US11502205B2 (ja)
EP (1) EP3886180A1 (ja)
JP (1) JP7305591B2 (ja)
CN (1) CN113451298A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置
EP4243087A1 (en) * 2022-03-09 2023-09-13 Nexperia B.V. Semiconductor product and method for producing a semiconductor product
JP2023136028A (ja) * 2022-03-16 2023-09-29 株式会社東芝 半導体装置
CN116344592B (zh) * 2023-05-29 2023-08-08 通威微电子有限公司 一种二极管器件及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042198A (ja) * 2006-08-01 2008-02-21 Cree Inc 半導体デバイス及びその製造方法
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
US20090302327A1 (en) * 2008-06-10 2009-12-10 Rexer Christopher L Rugged semiconductor device architecture
JP2012174878A (ja) * 2011-02-22 2012-09-10 Hitachi Ltd 半導体装置、及びそれを用いた装置
JP2015029046A (ja) * 2013-07-01 2015-02-12 株式会社東芝 半導体装置
JP2017055009A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP2017168663A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP2019054193A (ja) * 2017-09-19 2019-04-04 株式会社東芝 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5550589B2 (ja) 2011-03-23 2014-07-16 株式会社東芝 半導体装置
US9991399B2 (en) * 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
WO2016002057A1 (ja) * 2014-07-03 2016-01-07 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
US9673315B2 (en) * 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2017055015A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP7057555B2 (ja) * 2017-11-29 2022-04-20 国立研究開発法人産業技術総合研究所 半導体装置
JP7113230B2 (ja) * 2019-02-19 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子
US11309438B2 (en) * 2019-12-10 2022-04-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042198A (ja) * 2006-08-01 2008-02-21 Cree Inc 半導体デバイス及びその製造方法
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
US20090302327A1 (en) * 2008-06-10 2009-12-10 Rexer Christopher L Rugged semiconductor device architecture
JP2012174878A (ja) * 2011-02-22 2012-09-10 Hitachi Ltd 半導体装置、及びそれを用いた装置
JP2015029046A (ja) * 2013-07-01 2015-02-12 株式会社東芝 半導体装置
JP2017055009A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP2017168663A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP2019054193A (ja) * 2017-09-19 2019-04-04 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20210305435A1 (en) 2021-09-30
JP7305591B2 (ja) 2023-07-10
US11502205B2 (en) 2022-11-15
EP3886180A1 (en) 2021-09-29
CN113451298A (zh) 2021-09-28

Similar Documents

Publication Publication Date Title
JP6400544B2 (ja) 半導体装置
JP2021153096A (ja) 半導体装置
JP6666224B2 (ja) 半導体装置
US7851882B2 (en) Silicon carbide semiconductor device having junction barrier schottky diode
US10566464B2 (en) Semiconductor device
US9142687B2 (en) Semiconductor diode device
JP6995725B2 (ja) 半導体装置
JP7030665B2 (ja) 半導体装置
JP2024019673A (ja) 半導体装置
JP2013182905A (ja) 半導体装置
JP6730237B2 (ja) 半導体装置
JP6523886B2 (ja) 半導体装置
JP6799515B2 (ja) 半導体装置
JP2021150483A (ja) 半導体装置
US20160276441A1 (en) Semiconductor device
JP7472059B2 (ja) 半導体装置
EP4250371A1 (en) Semiconductor device
EP4156301A1 (en) Semiconductor device
EP4156280A1 (en) Semiconductor device
EP4343848A1 (en) Semiconductor device
US20230088612A1 (en) Semiconductor device
JP6280629B2 (ja) 半導体装置
JP2023142243A (ja) 半導体装置
JP2023136028A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230628

R150 Certificate of patent or registration of utility model

Ref document number: 7305591

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150