JP7030665B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードを寄生内蔵ダイオードとして有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、ｐｎ接合ダイオードを用いることで還流電流を流すことが可能となる。
しかし、ｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
また、炭化珪素を用いたＭＯＳＦＥＴのオン抵抗を低減する構造として、トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴがある。トレンチゲート型のＭＯＳＦＥＴは、単位面積当たりのチャネル密度が大きくなることでオン抵抗が低減される。
しかし、トレンチゲート型のＭＯＳＦＥＴでは、特にトレンチ底部のゲート絶縁層に構造上高い電界が印加される。このため、ゲート絶縁層の絶縁破壊耐性が低下するおそれがある。ゲート絶縁破壊耐性の低下は、ＭＯＳＦＥＴの信頼性の低下を招く。
特開２０１７－１１２１６１号公報
本発明が解決しようとする課題は、信頼性の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、前記炭化珪素層の中に設けられ、前記第１の方向に延びる第１のトレンチと、前記炭化珪素層の中に設けられ、前記第１の方向に延びる第２のトレンチと、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第１のゲート電極と前記炭化珪素層との間に設けられた第１のゲート絶縁層と、前記第２のゲート電極と前記炭化珪素層との間に設けられた第２のゲート絶縁層と、前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第３の炭化珪素領域と、前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、前記炭化珪素層の前記第１の面の側に設けられ、前記第３の炭化珪素領域に接し、２つの前記第２の炭化珪素領域の間の前記第１の炭化珪素領域に接する第１の電極と、前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、を備えるＭＯＳＦＥＴを含む。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の変形例の半導体装置の模式平面図。 第１の実施形態の変形例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの形状、絶縁層の厚さ等は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、炭化珪素層の中に設けられ、第１の方向に延びる第１のトレンチと、炭化珪素層の中に設けられ、第１の方向に延びる第２のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチの中に設けられた第２のゲート電極と、第１のゲート電極と炭化珪素層との間に設けられた第１のゲート絶縁層と、第２のゲート電極と炭化珪素層との間に設けられた第２のゲート絶縁層と、炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、炭化珪素層の中に設けられ、第１の炭化珪素領域と第１の面との間に位置し、第１のトレンチと第２のトレンチとの間に位置し、第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、炭化珪素層の中に設けられ、第２の炭化珪素領域と第１の面との間に位置する第１導電型の第３の炭化珪素領域と、炭化珪素層の中に設けられ、２つの第２の炭化珪素領域の間に位置し、第１のトレンチと第１の炭化珪素領域との間に位置し、第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、炭化珪素層の中に設けられ、２つの第２の炭化珪素領域の間に位置し、第２のトレンチと第１の炭化珪素領域との間に位置し、第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、炭化珪素層の第１の面の側に設けられ、第３の炭化珪素領域に接し、２つの第２の炭化珪素領域の間の第１の炭化珪素領域に接する第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、を備える。
以下、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明する。
図１は、第１の実施形態の半導体装置の模式断面図である。図１は、図２のＡＡ’断面である。図１は、後述するトランジスタ領域の断面図である。
図２は、第１の実施形態の半導体装置の模式平面図である。図２は、図１の第１の面（図１中のＰ１）における平面図である。
図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図２のＢＢ’断面である。図３は、後述するダイオード領域の断面図である。
図４は、第１の実施形態の半導体装置の模式断面図である。図４は、図２のＣＣ’断面である。
図５は、第１の実施形態の半導体装置の模式断面図である。図５は、図２のＤＤ’断面である。
図６は、第１の実施形態の半導体装置の模式断面図である。図６は、図２のＥＥ’断面である。図６は、後述する第１のトレンチ２２ａに沿った断面図である。
第１の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。第１の実施形態の半導体装置のＭＯＳＦＥＴ１００は、内蔵ダイオードとしてＳＢＤ（Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を備える。
ＭＯＳＦＥＴ１００は、図２に示すように、第１の方向に、トランジスタ領域とダイオード領域とが交互に配置される。トランジスタ領域にはＭＯＳＦＥＴ構造が形成される。ダイオード領域にはＳＢＤ構造が配置される。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート電極１６ａ、第２のゲート電極１６ｂ、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、層間絶縁層２０、第１のトレンチ２２ａ、第２のトレンチ２２ｂを備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２４、ｎ型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ型の第１の接続領域３２ａ（第４の炭化珪素領域）、ｐ型の第２の接続領域３２ｂ（第５の炭化珪素領域）、ｐ型の第１の電界緩和領域３４ａ（第６の炭化珪素領域）、ｐ型の第２の電界緩和領域３４ｂ（第７の炭化珪素領域）、ｐ＋型のコンタクト領域３８（第１０の炭化珪素領域）が設けられる。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と、第１の面に対向する第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。なお、以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
図１、図２、図３、図４、図５、図６中、第１の方向及び第２の方向は、第１の面Ｐ１及び第２の面Ｐ２に平行である。第３の方向は、第１の面Ｐ１及び第２の面Ｐ２に垂直である。第２の方向は第１の方向に垂直である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図１では、例えば、図中に示す第２の方向がａ軸方向である。
第１のトレンチ２２ａ及び第２のトレンチ２２ｂは、炭化珪素層１０の中に設けられる。第１のトレンチ２２ａ及び第２のトレンチ２２ｂは、図２に示すように第１の方向に延びる。第１のトレンチ２２ａ及び第２のトレンチ２２ｂを含む複数のトレンチが、第２の方向に繰り返し配置される。トレンチの第２の方向の繰り替えしピッチは、例えば、２μｍ以上６μｍ以下である。第１のトレンチ２２ａ及び第２のトレンチ２２ｂの深さは、例えば、１μｍ以上２μｍ以下である。
第１のゲート電極１６ａは、第１のトレンチ２２ａの中に位置する。第１のゲート電極１６ａは、ソース電極１２とドレイン電極１４との間に設けられる。第１のゲート電極１６ａは、第１の方向に延びる。
第２のゲート電極１６ｂは、第２のトレンチ２２ｂの中に位置する。第２のゲート電極１６ｂは、ソース電極１２とドレイン電極１４との間に設けられる。第２のゲート電極１６ｂは、第１の方向に延びる。
第１のゲート電極１６ａ及び第２のゲート電極１６ｂは、導電層である。第１のゲート電極１６ａ及び第２のゲート電極１６ｂは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁層１８ａは、第１のゲート電極１６ａと炭化珪素層１０との間に設けられる。第１のゲート絶縁層１８ａは、少なくとも、ソース領域３０、ボディ領域２８、及び、ドリフト領域２６の各領域と、第１のゲート電極１６ａとの間に設けられる。
第２のゲート絶縁層１８ｂは、第２のゲート電極１６ｂと炭化珪素層１０との間に設けられる。第２のゲート絶縁層１８ｂは、少なくとも、ソース領域３０、ボディ領域２８、及び、ドリフト領域２６の各領域と、第２のゲート電極１６ｂとの間に設けられる。
第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂは、例えば、酸化シリコン、窒化シリコン、又は、酸化アルミニウムを含む。第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂは、例えば、上記材料のいずれかを含む膜の積層膜である。第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂは、窒素を含む酸化シリコンを含むことが好ましい。
層間絶縁層２０は、第１のゲート電極１６ａ及び第２のゲート電極１６ｂの上に設けられる。層間絶縁層２０は、例えば、酸化シリコンを含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、ドレイン領域２４と炭化珪素層１０の表面との間に設けられる。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。ボディ領域２８は、第１のトレンチ２２ａと第２のトレンチ２２ｂとの間に設けられる。図２に示すように、複数のボディ領域２８が第１の方向に離間して配置される。
ボディ領域２８はＭＯＳＦＥＴ１００のチャネル領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２８の第１のゲート絶縁層１８ａと接する領域、及び、ボディ領域２８の第２のゲート絶縁層１８ｂと接する領域に電子が流れるチャネルが形成される。ボディ領域２８の第１のゲート絶縁層１８ａと接する領域、及び、ボディ領域２８の第２のゲート絶縁層１８ｂと接する領域が、チャネル形成領域となる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下である。
ボディ領域２８の深さは、例えば、０．２μｍ以上１．０μｍ以下である。
ｎ＋型のソース領域３０は、ボディ領域２８と炭化珪素層１０の表面との間に設けられる。ソース領域３０は、ソース電極１２と接する。ソース領域３０は、第１のゲート絶縁層１８ａ又は第２のゲート絶縁層１８ｂに接する。
２つのソース領域３０の間に、第１のトレンチ２２ａが挟まれる。２つのソース領域３０の間に、第２のトレンチ２２ｂが挟まれる。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。ドリフト領域２６とソース領域３０との間の深さ方向（第３の方向）の距離は、例えば、０．１μｍ以上０．９μｍ以下である。
ｐ＋型のコンタクト領域３８は、ボディ領域２８と炭化珪素層１０の表面との間に設けられる。コンタクト領域３８は、ソース電極１２と接する。コンタクト領域３８は、例えば、２つのソース領域３０の間に挟まれる。
コンタクト領域３８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３８のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。
コンタクト領域３８のｐ型不純物濃度は、例えば、５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐ型の第１の電界緩和領域３４ａは、第１のトレンチ２２ａと炭化珪素層１０の裏面との間に設けられる。第１の電界緩和領域３４ａは、第１のトレンチ２２ａとドリフト領域２６との間に位置する。第１の電界緩和領域３４ａは、第１のトレンチ２２ａの底部に接する。
図６に示すように、第１の電界緩和領域３４ａは、第１のトレンチ２２ａの底部に沿って第１の方向に延びる。第１の電界緩和領域３４ａは、第１の接続領域３２ａに接する。
ｐ型の第２の電界緩和領域３４ｂは、第２のトレンチ２２ｂと炭化珪素層１０の裏面との間に設けられる。第２の電界緩和領域３４ｂは、第２のトレンチ２２ｂとドリフト領域２６との間に位置する。第２の電界緩和領域３４ｂは、第２のトレンチ２２ｂの底部に接する。
図６に示すように、第２の電界緩和領域３４ｂは、第２のトレンチ２２ｂの底部に沿って第１の方向に延びる。第２の電界緩和領域３４ｂは、第２の接続領域３２ｂに接する。
第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂのｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度よりも高い。第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂのｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。
第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂの表面から裏面に向かう方向（第３の方向）の厚さは、例えば、０．１μｍ以上０．３μｍ以下である。
第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂは、第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂに印加される電界を緩和させる機能を有する。特に、第１のトレンチ２２ａの底部の第１のゲート絶縁層１８ａ、及び、第２のトレンチ２２ｂの底部の第２のゲート絶縁層１８ｂに印加される電界を緩和させる機能を有する。第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂは、第１の接続領域３２ａ及び第２の接続領域３２ｂを介してソース電位に固定される。
ｐ型の第１の接続領域３２ａは、２つのボディ領域２８の間に位置する。第１の接続領域３２ａは、第１のトレンチ２２ａとドリフト領域２６との間に位置する。第１の接続領域３２ａは、第１のトレンチ２２ａの側面に接する。第１の接続領域３２ａは、第１の電界緩和領域３４ａに接する。
第１の接続領域３２ａの深さは、ボディ領域２８の深さよりも深い。第１の接続領域３２ａと炭化珪素層１０の裏面との間の距離は、ボディ領域２８と炭化珪素層１０の裏面との間の距離よりも小さい。
ｐ型の第２の接続領域３２ｂは、２つのボディ領域２８の間に位置する。第２の接続領域３２ｂは、第２のトレンチ２２ｂとドリフト領域２６との間に位置する。第２の接続領域３２ｂは、第２のトレンチ２２ｂの側面に接する。第２の接続領域３２ｂは、第２の電界緩和領域３４ｂに接する。
第２の接続領域３２ｂの深さは、ボディ領域２８の深さよりも深い。第２の接続領域３２ｂと炭化珪素層１０の裏面との間の距離は、ボディ領域２８と炭化珪素層１０の裏面との間の距離よりも小さい。
第１の接続領域３２ａと第２の接続領域３２ｂとの間には、ドリフト領域２６が挟まれる。
第１の接続領域３２ａ及び第２の接続領域３２ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の接続領域３２ａ及び第２の接続領域３２ｂのｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度よりも高い。第１の接続領域３２ａ及び第２の接続領域３２ｂのｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。
第１の接続領域３２ａ及び第２の接続領域３２ｂは、第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂを、ソース電極１２に電気的に接続する機能を有する。第１の接続領域３２ａ及び第２の接続領域３２ｂにより、第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂは、ソース電位に固定される。
第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂがソース電位に固定されることにより、第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂからの電荷のソース電極１２への引き抜きが促進され、第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂの絶縁破壊が抑制される。
ソース電極１２は、炭化珪素層１０の表面側に設けられる。ソース電極１２は、炭化珪素層１０の表面上に設けられる。ソース電極１２は、例えば、ソース領域３０、ドリフト領域２６、コンタクト領域３８に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、例えば、ソース領域３０やコンタクト領域３８に接する部分に、コンタクト抵抗の低抵抗化のための金属シリサイドを含んでも構わない。金属シリサイドは、例えば、ニッケルシリサイドである。
ソース電極１２と、ソース領域３０及びコンタクト領域３８との接続は、例えば、オーミック接続である。ソース電極１２と、２つのボディ領域２８との間のドリフト領域２６との接続は、ショットキー接続である。
ドレイン電極１４は、炭化珪素層１０の裏面側に設けられる。ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
トランジスタ領域の第１の方向の幅は、例えば、ダイオード領域の第１の方向の幅の１倍以上３倍以下である。トランジスタ領域の第１の方向の幅は、例えば、ダイオード領域の第１の方向の幅の１．５倍以上２．５倍以下である。トランジスタ領域の第１の方向の幅は、ボディ領域２８の第１の方向の幅（図４中のｗ１）である。ダイオード領域の第１の方向の幅は、２つのボディ領域２８の間の距離、すなわち、２つのボディ領域２８に挟まれるドリフト領域２６の第１の方向の幅（図４中のｗ２）である。
次に、第１の実施形態の半導体装置の製造方法の一例について、図１ないし図６を参照して説明する。
最初に、ｎ＋型のドレイン領域２４、ｎ型のドリフト領域２６を有する炭化珪素層１０を準備する。ドリフト領域２６は、例えば、ドレイン領域２４の上に形成されたエピタキシャル層である。
次に、炭化珪素層１０に、イオン注入法により、ｐ型のボディ領域２８、ｎ＋型のソース領域３０、ｐ＋型のコンタクト領域３８を形成する。
次に、炭化珪素層１０に、公知のプロセス技術を用いて、第１のトレンチ２２ａ及び第２のトレンチ２２ｂを形成する。
次に、イオン注入法により、ｐ型の第１の電界緩和領域３４ａ、ｐ型の第２の電界緩和領域３４ｂ、ｐ型の第１の接続領域３２ａ、及び、ｐ型の第２の接続領域３２ｂを形成する。ｐ型の第１の接続領域３２ａ、及び、ｐ型の第２の接続領域３２ｂは、例えば、斜めイオン注入を用いることにより形成する。
その後、炭化珪素層１０に、イオン注入法により導入した不純物を活性化するための熱処理を行う。
次に、公知の方法で第１のトレンチ２２ａ及び第２のトレンチ２２ｂの中に、第１のゲート絶縁層１８ａ、第２のゲート絶縁層１８ｂ、第１のゲート電極１６ａ、及び、第２のゲート電極１６ｂを形成する。
次に、第１のゲート電極１６ａ、及び、第２のゲート電極１６ｂの上に、公知のプロセス技術を用いて、層間絶縁層２０を形成する。
次に、炭化珪素層１０の表面に公知のプロセス技術を用いて、ソース電極１２を形成する。ソース電極１２を形成する際に、ソース領域３０及びコンタクト領域３８の上に選択的に金属シリサイド領域を形成しても構わない。
次に、炭化珪素層１０の裏面に公知のプロセス技術を用いて、ドレイン電極１４を形成する。以上の製造方法により、図１ないし図６に示すＭＯＳＦＥＴ１００が製造される。
以下、第１の実施形態の半導体装置の作用及び効果について説明する。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードを寄生内蔵ダイオードとして有する。ＭＯＳＦＥＴ１００では、ボディ領域２８とドリフト領域２６の間のｐｎ接合が寄生内蔵ダイオードである。
例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、ｐｎ接合ダイオードを用いることで還流電流を流すことが可能となる。
しかし、ｐｎ接合ダイオードを用いて還流電流を流すと、バイポーラ動作により生ずるキャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
第１の実施形態のＭＯＳＦＥＴ１００は、ダイオード領域に、ソース電極１２がドリフト領域２６にショットキー接続するＳＢＤを内蔵ダイオードとして備える。ソース電極１２がＳＢＤのアノードであり、ドリフト領域２６がＳＢＤのカソードとなる。
ＳＢＤはユニポーラ動作をする。このため、還流電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。したがって、ＭＯＳＦＥＴ１００の信頼性が向上する。
ＳＢＤは、ｐｎ接合ダイオードに比べ逆バイアス時のリーク電流が高く、耐圧も低い。このため、ＳＢＤを内蔵するＭＯＳＦＥＴでは、消費電力の増大や、サージ電流耐量の低下が生ずるおそれがある。
第１の実施形態のＭＯＳＦＥＴ１００は、ダイオード領域のＳＢＤの逆バイアス時に、第１の接続領域３２ａ及び第２の接続領域３２ｂからドリフト領域２６に空乏層が延びる。そして、ソース電極１２とドリフト領域２６との界面が空乏層で覆われる。したがって、リーク電流が抑制され、耐圧も向上する。よって、消費電力の増大や、サージ電流耐量の低下による信頼性の低下が抑制される。
第１の実施形態のＭＯＳＦＥＴ１００は、第１の接続領域３２ａ及び第２の接続領域３２ｂを設けることにより、ＳＢＤとｐｎ接合が組み合わされた、いわゆるＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）構造が形成されている。
トレンチゲート型のＭＯＳＦＥＴは、単位面積当たりのチャネル密度が大きくなることでオン抵抗が低減される。しかし、トレンチゲート型のＭＯＳＦＥＴでは、特にトレンチ底部のゲート絶縁層に構造上高い電界が印加される。このため、ゲート絶縁層の絶縁破壊耐性が低下するおそれがある。ゲート絶縁層の絶縁破壊耐性の低下は、ＭＯＳＦＥＴの信頼性の低下を招く。
第１の実施形態のＭＯＳＦＥＴ１００は、第１のトレンチ２２ａ及び第２のトレンチ２２ｂの底部に、第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂが設けられる。第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂを設けることで、第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂに印加される電界強度が緩和され、ゲート絶縁層の絶縁破壊耐性が向上する。
しかし、仮に、第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂが電気的にフローティング状態の場合には、ＭＯＳＦＥＴ１００のスイッチング時の周波数応答性が悪くなり、ＭＯＳＦＥＴのオフ時に正孔が第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂから抜けないことによる、ゲート絶縁層の絶縁破壊が生ずるおそれがある。
第１の実施形態のＭＯＳＦＥＴ１００には、第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂに接続される第１の接続領域３２ａ及び第２の接続領域３２ｂが設けられている。このため、第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂは、第１の接続領域３２ａ及び第２の接続領域３２ｂを介してソース電極１２に電気的に接続されている。
したがって、ＭＯＳＦＥＴ１００のスイッチング時に、正孔を第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂから、第１の接続領域３２ａ及び第２の接続領域３２ｂを通って、ソース電極１２に引き抜くことが可能となる。よって、ゲート絶縁層の絶縁破壊が抑制され、ＭＯＳＦＥＴ１００の信頼性が向上する。
図７は、第１の実施形態の変形例の半導体装置の模式平面図である。図８は、第１の実施形態の変形例の半導体装置の模式断面図である。図８は、図７のＦＦ’断面である。
変形例のＭＯＳＦＥＴ１０１は、ｐ型の第１の接続領域３２ａ（第４の炭化珪素領域）の第１の方向の幅（図７、図８中のｗ３）、及び、ｐ型の第２の接続領域３２ｂ（第５の炭化珪素領域）の第１の方向の幅（図７、図８中のｗ３）が、２つのｐ型のボディ領域２８（第２の炭化珪素領域）に挟まれるｎ型のドリフト領域２６（第１の炭化珪素領域）の第１の方向の幅（図７中のｗ２）よりも広い点で、第１の実施形態のＭＯＳＦＥＴ１００と異なっている。
変形例のＭＯＳＦＥＴ１０１によれば、第１の接続領域３２ａの第１の方向の幅ｗ３、及び、第２の接続領域３２ｂの第１の方向の幅ｗ３が広いことで、正孔を第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂから、ソース電極１２に引き抜く効率が向上する。したがって、第１の実施形態のＭＯＳＦＥＴ１００と比較して、更に、ゲート絶縁破壊耐圧の低下が抑制される。
なお、トランジスタ領域の第１の方向の幅は、ダイオード領域の第１の方向の幅の１倍以上３倍以下であることが好ましく、１．５倍以上２．５倍以下であることが好ましい。上記範囲を充足することで、オン電流と、還流電流とのバランスがより適正に保たれる。
以上、第１の実施形態及び変形例によれば、オン抵抗の増大、アバランシェ耐量の低下、ゲート絶縁破壊耐圧の低下が抑制され、信頼性の向上したＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、炭化珪素層の中に設けられ、第４の炭化珪素領域と第１の面との間に位置し、第４の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第８の炭化珪素領域と、炭化珪素層の中に設けられ、第５の炭化珪素領域と第１の面との間に位置し、第５の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第９の炭化珪素領域と、を更に備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図９は、第２の実施形態の半導体装置の模式断面図である。図１０は、第２の実施形態の半導体装置の模式平面図である。図９は、図１０のＧＧ’断面である。図９は、ダイオード領域の断面図である。
第２の実施形態のＭＯＳＦＥＴ２００は、炭化珪素層１０の中に、ｐ＋型の第１の高濃度領域３６ａ（第８の炭化珪素領域）、ｐ＋型の第２の高濃度領域３６ｂ（第９の炭化珪素領域）を備える。
ｐ＋型の第１の高濃度領域３６ａは、第１の接続領域３２ａと炭化珪素層１０の表面との間に位置する。第１の高濃度領域３６ａは、ソース電極１２に接する。第１の高濃度領域３６ａのｐ型不純物濃度は、第１の接続領域３２ａのｐ型不純物濃度よりも高い。
ｐ＋型の第２の高濃度領域３６ｂは、第２の接続領域３２ｂと炭化珪素層１０の表面との間に位置する。第２の高濃度領域３６ｂは、ソース電極１２に接する。第２の高濃度領域３６ｂのｐ型不純物濃度は、第２の接続領域３２ｂのｐ型不純物濃度よりも高い。
第１の高濃度領域３６ａ及び第２の高濃度領域３６ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の高濃度領域３６ａ及び第２の高濃度領域３６ｂのｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第１の高濃度領域３６ａは、ソース電極１２と第１の接続領域３２ａとの間の抵抗を低減する機能を有する。ソース電極１２と第１の接続領域３２ａとの間の抵抗が低減することで、ソース電極１２と第１の電界緩和領域３４ａとの間の抵抗も低減する。
同様に、第２の高濃度領域３６ｂは、ソース電極１２と第２の接続領域３２ｂとの間の抵抗を低減する機能を有する。ソース電極１２と第２の接続領域３２ｂとの間の抵抗が低減することで、ソース電極１２と第２の電界緩和領域３４ｂとの間の抵抗も低減する。
ソース電極１２と、第１の高濃度領域３６ａ及び第２の高濃度領域３６ｂとの間の抵抗が低減することで、正孔を第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂから、ソース電極１２に引き抜く効率が向上する。したがって、第１の実施形態のＭＯＳＦＥＴ１００と比較して、更に、ゲート絶縁破壊耐圧の低下が抑制される。
以上、第２の実施形態によれば、第１の実施形態と同様、オン抵抗の増大、アバランシェ耐量の低下が抑制され、信頼性の向上したＭＯＳＦＥＴが実現できる。また、第１の実施形態より、更にゲート絶縁破壊耐圧の低下が抑制され、更に信頼性の向上したＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、トランジスタ領域が第６の炭化珪素領域及び第７の炭化珪素領域を、備えない点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図１１は、第３の実施形態の半導体装置の模式断面図である。図１２は、第３の実施形態の半導体装置の模式断面図である。図１３は、第３の実施形態の半導体装置の模式断面図である。
図１１は、第１の実施形態の図１に対応する図である。図１１は、トランジスタ領域の断面図である。
図１２は、第１の実施形態の図３に対応する図である。図１２は、ダイオード領域の断面図である。
図１３は、第１の実施形態の図６に対応する図である。図１３は、第１のトレンチ２２ａに沿った断面図である。
第３の実施形態のＭＯＳＦＥＴ３００は、図１１、図１３に示すように、トランジスタ領域の炭化珪素層１０の中に、ｐ型の第１の電界緩和領域３４ａ、及び、ｐ型の第２の電界緩和領域３４ｂを備えない。
トランジスタ領域において、第１のトレンチ２２ａの底部は、ドリフト領域２６に接する。トランジスタ領域において、第２のトレンチ２２ｂの底部は、ドリフト領域２６に接する。
図１２、図１３に示すように、ダイオード領域の炭化珪素層１０の中の、第１のトレンチ２２ａとドリフト領域２６との間には、第１の電界緩和領域３４ａが設けられる。同様に、ダイオード領域の炭化珪素層１０の中の、第２のトレンチ２２ｂとドリフト領域２６との間には、第２の電界緩和領域３４ｂが設けられる。
第３の実施形態のＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ３００のオフ動作時に、ダイオード領域の第１の電界緩和領域３４ａ及び第２の電界緩和領域３４ｂからドリフト領域２６に空乏層が延びる。この空乏層により、第１のトレンチ２２ａとドリフト領域２６との界面、及び、第２のトレンチ２２ｂとドリフト領域２６との界面が被覆される。したがって、第１のゲート絶縁層１８ａ及び第２のゲート絶縁層１８ｂに印加される電界が緩和される。よって、ゲート絶縁層の絶縁破壊が抑制され、ＭＯＳＦＥＴ１００の信頼性が向上する。
なお、第１のトレンチ２２ａとドリフト領域２６との界面、及び、第２のトレンチ２２ｂとドリフト領域２６との界面を十分に空乏層で被覆する観点から、第１の電界緩和領域３４ａの第１の方向の幅、及び、第２の電界緩和領域３４ｂの第１の方向の幅は、２つのｐ型のボディ領域２８に挟まれるｎ型のドリフト領域２６の第１の方向の幅よりも広いことが好ましい。
以上、第３の実施形態によれば、第１の実施形態と同様、オン抵抗の増大、アバランシェ耐量の低下、ゲート絶縁破壊耐圧の低下が抑制され、信頼性の向上したＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、ダイオード領域も第６の炭化珪素領域及び第７の炭化珪素領域を、備えない点で、第３の実施形態と異なっている。以下、第３の実施形態と重複する内容については記述を省略する。
図１４は、第４の実施形態の半導体装置の模式断面図である。図１５は、第４の実施形態の半導体装置の模式断面図である。
図１４は、第１の実施形態の図１に対応する図である。図１４は、トランジスタ領域の断面図である。
図１５は、第１の実施形態の図３に対応する図である。図１５は、ダイオード領域の断面図である。
第４の実施形態のＭＯＳＦＥＴ４００は、図１４に示すように、トランジスタ領域の炭化珪素層１０の中に、ｐ型の第１の電界緩和領域３４ａ、及び、ｐ型の第２の電界緩和領域３４ｂを備えない。また、図１５に示すように、ダイオード領域の炭化珪素層１０の中に、ｐ型の第１の電界緩和領域３４ａ、及び、ｐ型の第２の電界緩和領域３４ｂを備えない。
第４の実施形態のＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ４００のオフ動作からオン動作へのスイッチング動作時に、第１の接続領域３２ａ及び第２の接続領域３２ｂを備えることで、第１のトレンチ２２ａの底部、及び、第２のトレンチ２２ｂの底部からのキャリアの引き抜き効率が向上する。したがって、オフ動作からオン動作に移行する際のドリフト領域２６の抵抗の低減が速やかに実行され、オン抵抗の低減したＭＯＳＦＥＴ４００が実現できる。
以上、第４の実施形態によれば、第１の実施形態と同様、オン抵抗の増大、アバランシェ耐量の低下が抑制され、信頼性の向上したＭＯＳＦＥＴが実現できる。また、オン抵抗の低減したＭＯＳＦＥＴが実現できる。
以上、第１ないし第４の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１ないし第４の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１ないし第４の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ａ 第１のゲート電極
１６ｂ 第２のゲート電極
１８ａ 第１のゲート絶縁層
１８ｂ 第２のゲート絶縁層
２２ａ 第１のトレンチ
２２ｂ 第２のトレンチ
２６ ドリフト領域（第１の炭化珪素領域）
２８ ボディ領域（第２の炭化珪素領域）
３０ ソース領域（第３の炭化珪素領域）
３２ａ 第１の接続領域（第４の炭化珪素領域）
３２ｂ 第２の接続領域（第５の炭化珪素領域）
３４ａ 第１の電界緩和領域（第６の炭化珪素領域）
３４ｂ 第２の電界緩和領域（第７の炭化珪素領域）
３６ａ 第１の高濃度領域（第８の炭化珪素領域）
３６ｂ 第２の高濃度領域（第９の炭化珪素領域）
３８ コンタクト領域（第１０の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１０１ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (9)

  1. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の中に設けられ、第１の方向に延びる第１のトレンチと、
    前記炭化珪素層の中に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に設けられた第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に設けられた第２のゲート絶縁層と、
    前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第３の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第３の炭化珪素領域に接し、２つの前記第２の炭化珪素領域の間の前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備えるＭＯＳＦＥＴを含む半導体装置。
  2. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の中に設けられ、第１の方向に延びる第１のトレンチと、
    前記炭化珪素層の中に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に設けられた第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に設けられた第２のゲート絶縁層と、
    前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第３の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第３の炭化珪素領域に接し、２つの前記第２の炭化珪素領域の間の前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備え、
    前記第４の炭化珪素領域と前記第２の面との間の距離、及び、前記第５の炭化珪素領域と前記第２の面との間の距離は、前記第２の炭化珪素領域と前記第２の面との距離よりも小さい、半導体装置。
  3. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の中に設けられ、第１の方向に延びる第１のトレンチと、
    前記炭化珪素層の中に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に設けられた第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に設けられた第２のゲート絶縁層と、
    前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第３の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第３の炭化珪素領域に接し、２つの前記第２の炭化珪素領域の間の前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備え、
    前記炭化珪素層の中に設けられ、前記第１のトレンチと前記第２の面との間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第４の炭化珪素領域に接し、前記第１の方向に延びる第２導電型の第６の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第２のトレンチと前記第２の面との間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第５の炭化珪素領域に接し、前記第１の方向に延びる第２導電型の第７の炭化珪素領域と、
    を更に備える半導体装置。
  4. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の中に設けられ、第１の方向に延びる第１のトレンチと、
    前記炭化珪素層の中に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に設けられた第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に設けられた第２のゲート絶縁層と、
    前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第３の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第３の炭化珪素領域に接し、２つの前記第２の炭化珪素領域の間の前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備え、
    前記炭化珪素層の中に設けられ、前記第４の炭化珪素領域と前記第１の面との間に位置し、前記第４の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第８の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第５の炭化珪素領域と前記第１の面との間に位置し、前記第５の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第９の炭化珪素領域と、
    を更に備える半導体装置。
  5. 前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域よりも第２導電型不純物濃度が高い第２導電型の第１０の炭化珪素領域を、更に備える請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の中に設けられ、第１の方向に延びる第１のトレンチと、
    前記炭化珪素層の中に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に設けられた第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に設けられた第２のゲート絶縁層と、
    前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第３の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第３の炭化珪素領域に接し、２つの前記第２の炭化珪素領域の間の前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備え、
    前記第４の炭化珪素領域の第２導電型不純物濃度、及び、前記第５の炭化珪素領域の第２導電型不純物濃度は、前記第２の炭化珪素領域の第２導電型不純物濃度よりも高い、半導体装置。
  7. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の中に設けられ、第１の方向に延びる第１のトレンチと、
    前記炭化珪素層の中に設けられ、前記第１の方向に延びる第２のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に設けられた第１のゲート絶縁層と、
    前記第２のゲート電極と前記炭化珪素層との間に設けられた第２のゲート絶縁層と、
    前記炭化珪素層の中に設けられた第１導電型の第１の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置し、前記第１の方向に離間して配置された複数の第２導電型の第２の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第３の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第１のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第４の炭化珪素領域と、
    前記炭化珪素層の中に設けられ、２つの前記第２の炭化珪素領域の間に位置し、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域に接する第２導電型の第５の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第３の炭化珪素領域に接し、２つの前記第２の炭化珪素領域の間の前記第１の炭化珪素領域に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備え、
    前記第４の炭化珪素領域の前記第１の方向の幅、及び、前記第５の炭化珪素領域の前記第１の方向の幅が、２つの前記第２の炭化珪素領域に挟まれる前記第１の炭化珪素領域の前記第１の方向の幅よりも広い、半導体装置。
  8. 前記第１の電極と前記第１の炭化珪素領域との間の接続はショットキー接続である請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第１のゲート絶縁層及び前記第２のゲート絶縁層は、窒素を含む酸化シリコンを含む請求項１ないし請求項８いずれか一項記載の半導体装置。
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