JP5098300B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関するものである。
交流モータを高効率で駆動するためのインバータ回路として、図２９に示すインバータ１相分の等価回路において、スイッチング素子（ＩＧＢＴ等）と還流ダイオード（ＦＷＤ）が並列になった回路が用いられている（例えば、特許文献１）。詳しくは、図２９において、電源とグランド間においてスイッチング素子Ｑ１，Ｑ２が直列に接続され、各スイッチング素子（Ｑ１，Ｑ２）には外付けの還流ダイオード（Ｄｆ１，Ｄｆ２）がそれぞれ並列に接続されている。そして、一方のスイッチング素子Ｑ１をオンすることにより負荷電流が流れ（図３０参照）、この状態からスイッチング素子Ｑ１をオフすると還流ダイオードＤｆ２を通してフリーホイール電流が流れ（図３０参照）、さらに、この状態からスイッチング素子Ｑ１をオンすると還流ダイオードＤｆ２のリカバリ電流が流れる。
インバータ回路の損失を低減するために、スイッチング素子Ｑ１，Ｑ２と還流ダイオードＤｆ１，Ｄｆ２は低損失なデバイスが要求される。
スイッチング素子Ｑ１，Ｑ２として、１００ボルト以上の中高耐圧ではＩＧＢＴが用いられてきたが、この低損失化の要求からスーパージャンクション型ＭＯＳの開発が進められている。
一方、還流ダイオードＤｆ１，Ｄｆ２としては、図３０に示す還流電流の損失と、リカバリ電流低減が要求される。１００ボルト以上の中高耐圧ではシリコン（Ｓｉ）のＰＮ接合が用いられているが、順方向電圧を小さく、しかもリカバリも小さく（キャリア蓄積が少ない）するには、ショットキーバリアダイオード（ＳＢＤ）が理想であり、高耐圧化が期待される。
特許文献１にはパワーＭＯＳとショットキーバリアダイオード（ＳＢＤ）を隣接させて１チップ上に集積化し電気的に並列接続された構造が提案されている。
また、特許文献２には、スーパージャンクション基板にショットキーバリアダイオード（ＳＢＤ）を形成してシリコン（Ｓｉ）でダイオードを高耐圧化する構造が提案されている。
特開平９−５５５０７号公報 特開２００２−７６３７０号公報
特許文献１においては、シリコン（Ｓｉ）のＮ−層にショットキーバリアダイオードを形成した場合は順方向電圧を低くすることと高耐圧化の両立を実現することができないため高耐圧パワーＭＯＳトランジスタと一体化することができないという問題がある。また、パワーＭＯＳトランジスタの面積を増やさずにショットキーバリアダイオードを一体化することができない。
また、特許文献２においては、インバータシステムを形成するときのフリーホイールダイオードとして、ＭＯＳトランジスタとこのショットキーバリアダイオード（ＳＢＤ）は別部品であり、大型化を招くとともに実装に困難さがある。
本発明は上記問題点に着目してなされたものであり、第１の目的は、ダイオードを高耐圧化且つ低順方向電圧化（低損失化）できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを一体化することができるようにする。第２の目的は、ダイオードを高耐圧化且つ低順方向電圧化（低損失化）できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを小面積にて一体化することができるようにする。
請求項１に記載の発明は、低濃度半導体層の上面での第１導電型の低濃度領域が露出する部位にショットキーバリアダイオードを構成するアノード電極を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項２に記載の発明は、トランジスタセル形成領域内における低濃度半導体層の上面での隣り合うチャネル形成領域の間の第１導電型の低濃度領域が露出する部位にショットキーバリアダイオードを構成するアノード電極を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項３に記載の発明は、低濃度半導体層の上面での第１導電型の低濃度領域が露出する部位にショットキーバリアダイオードを構成するアノード電極を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項４に記載の発明は、トランジスタセル形成領域内における低濃度半導体層の上面での隣り合うチャネル形成領域の間の第１導電型の低濃度領域が露出する部位にショットキーバリアダイオードを構成するアノード電極を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項５に記載の発明は、第２の半導体層の上面での第１導電型のウェル層が露出する部位にショットキーバリアダイオードを構成するアノード電極を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項６に記載の発明は、トランジスタセル形成領域内における第２の半導体層の上面での隣り合う高濃度チャネル形成領域および低濃度チャネル形成領域の間の第１導電型のウェル層が露出する部位にショットキーバリアダイオードを構成するアノード電極を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項７に記載の発明は、半導体層の上面でのドリフト領域となる第１導電型の不純物拡散領域が露出する部位にショットキーバリアダイオードを構成するアノード電極を設けるとともに、該第１導電型の不純物拡散領域が露出する部位におけるアノード電極が接触する部分に、当該ドリフト領域となる第１導電型の不純物拡散領域よりもさらに低濃度な第１導電型のコンタクト領域を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項８に記載の発明は、トランジスタセル形成領域内における半導体層の上面での隣り合うチャネル形成領域間のドリフト領域となる第１導電型の不純物拡散領域が露出する部位にショットキーバリアダイオードを構成するアノード電極を設けるとともに、該第１導電型の不純物拡散領域が露出する部位におけるアノード電極が接触する部分に、当該ドリフト領域となる第１導電型の不純物拡散領域よりもさらに低濃度な第１導電型のコンタクト領域を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した半導体装置を要旨としている。
請求項１，２，３，４，５，６，７，８に記載の発明によれば、スーパージャンクションＭＯＳトランジスタにスーパージャンクション構造のショットキーバリアダイオードを一体化することにより、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを一体化することができる。
特に、請求項２，４，６，８に記載の発明によれば、ショットキーバリアダイオードを、高耐圧・低損失なスーパージャンクションＭＯＳトランジスタに面積の増大を招くことなく一体化することができる。その結果、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを小面積にて一体化することができることとなる。
請求項９に記載のように、請求項２，６，８のいずれか１項に記載の半導体装置において、トランジスタセル形成領域内における各セル内の共通のゲート電極に開口部に形成し、当該開口部に前記アノード電極を形成すると、面積の増大を招かないという観点から好ましいものとなる。
請求項１０に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において、ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるように低濃度半導体層の不純物濃度を設定するとよい。
請求項１１に記載のように、請求項５または６に記載の半導体装置において、ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるようにウェル層の不純物濃度を設定するとよい。
請求項１２に記載のように、請求項７または８に記載の半導体装置において、ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるようにドリフト領域となる第１導電型の不純物拡散領域の不純物濃度を設定するとよい。
請求項１３に記載のように、請求項１〜１２のいずれか１項に記載の半導体装置において、アノード電極とソース電極とをチップ内で短絡するとよい。
請求項１４に記載のように、請求項１〜４，７，８のいずれか１項に記載の半導体装置において、半導体層におけるドリフト領域となる第１導電型の不純物拡散領域と第２導電型の不純物拡散領域の延設方向に対してゲート電極およびアノード電極の延設方向が直交していると、第１導電型のドリフト領域と第２導電型の半導体領域の幅と、ＭＯＳトランジスタおよびショットキーバリアダイオードのピッチを独立して設定することができる。
請求項１５に記載のように、請求項５または６に記載の半導体装置において、第１の半導体層におけるドリフト領域となる第１導電型の不純物拡散領域と第２導電型の不純物拡散領域の延設方向に対してゲート電極およびアノード電極の延設方向が直交していると、第１導電型のドリフト領域と第２導電型の半導体領域の幅と、ＭＯＳトランジスタおよびショットキーバリアダイオードのピッチを独立して設定することができる。
請求項１６に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において、低濃度半導体層の上面での第１導電型の低濃度領域が露出する部位におけるアノード電極が接触する部分に、当該低濃度領域よりもさらに低濃度な第１導電型のコンタクト領域を設けると、ショットキーバリアダイオードのリーク電流を抑制することができる。
請求項１７に記載のように、請求項５または６に記載の半導体装置において、第２の半導体層の上面での第１導電型のウェル層が露出する部位におけるアノード電極が接触する部分に、当該ウェル層よりもさらに低濃度な第１導電型のコンタクト領域を設けると、ショットキーバリアダイオードのリーク電流を抑制することができる。
請求項１８に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において、低濃度半導体層の上面での第１導電型の低濃度領域が露出する部位におけるアノード電極が接触する部分を囲むように第２導電型のガードリング領域を形成すると、耐圧の向上を図ることができる。
請求項１９に記載のように、請求項５または６に記載の半導体装置において、第２の半導体層の上面での第１導電型のウェル層が露出する部位におけるアノード電極が接触する部分を囲むように第２導電型のガードリング領域を形成すると、耐圧の向上を図ることができる。
請求項２０に記載のように、請求項７または８に記載の半導体装置において、半導体層の上面でのドリフト領域となる第１導電型の不純物拡散領域が露出する部位におけるアノード電極が接触する部分を囲むように第２導電型のガードリング領域を形成すると、耐圧の向上を図ることができる。
請求項２１に記載のように、請求項１８〜２０のいずれか１項に記載の半導体装置において、ガードリング領域をソース領域よりも深くすると、アノード電極下の空乏層をより広げることができ、耐圧向上およびリーク電流の抑制を図る上で好ましいものとなる。ここで、請求項２２に記載のように、請求項１８または２０に記載の半導体装置において、ガードリング領域をチャネル形成領域と同じ深さにすると、ガードリング領域をチャネル形成領域と同時に形成することができる。また、請求項２３に記載のように、請求項１９に記載の半導体装置において、ガードリング領域を高濃度チャネル形成領域と同じ深さにすると、ガードリング領域を高濃度チャネル形成領域と同時に形成することができる。
請求項２４に記載のように、請求項１〜４，７，８のいずれか１項に記載の半導体装置において、半導体層におけるドリフト領域となる第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とによるＰＮ接合についての平面形状が六角形または円形をなしているようにしてもよい。
請求項２５に記載のように、請求項５または６に記載の半導体装置において、第１の半導体層におけるドリフト領域となる第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とによるＰＮ接合についての平面形状が六角形または円形をなしているようにしてもよい。
請求項２６に記載の半導体装置の製造方法は、請求項２に記載の半導体装置を得る上で好ましいものとなる。
請求項２７に記載の半導体装置の製造方法は、請求項４に記載の半導体装置を得る上で好ましいものとなる。
請求項２８に記載の半導体装置の製造方法は、請求項６に記載の半導体装置を得る上で好ましいものとなる。
請求項２９に記載の半導体装置の製造方法は、請求項８に記載の半導体装置を得る上で好ましいものとなる。
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１には本実施形態における半導体装置の斜視図を示す。図２には本実施形態における半導体装置の縦断面図を示す。図３には等価回路を示す。
本半導体装置は、スーパージャンクションＭＯＳ構造を有する半導体装置であり、かつ、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードが一体化されている。ＭＯＳトランジスタはＮチャネルトランジスタである。
第１導電型の高濃度半導体基板としてのＮ＋シリコン基板１上に、半導体層としてのシリコン層２が積層されている。このシリコン層２において、ドリフト領域となるＮ型（第１導電型）の不純物拡散領域２ａと、Ｐ型（第２導電型）の不純物拡散領域２ｂが隣接して交互に配置されている。このようにして、Ｎ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂとが隣接して交互に配置されることによりスーパージャンクション構造が構築されている。
シリコン層２の上には、第１導電型の低濃度半導体層としてのＮ−シリコン層３が積層されている。Ｎ−シリコン層３の表層部には、Ｐ型（第２導電型）のチャネル形成領域（Ｐウェル層）４が形成されている。チャネル形成領域（Ｐウェル層）４の下端はＰ型の不純物拡散領域２ｂに達している。また、チャネル形成領域４内におけるＮ−シリコン層３の表層部には、Ｎ＋ソース領域５が形成されている。さらに、チャネル形成領域４内におけるＮ−シリコン層３の表層部には、Ｐ＋ソースコンタクト領域６がＮ＋ソース領域５と隣接して形成されている。
Ｎ−シリコン層３の上面でのチャネル形成領域４が露出する部位の上にはゲート絶縁膜としてのゲート酸化膜７を介してゲート電極８が配置されている。Ｎ−シリコン層３の上面でのソース領域５およびソースコンタクト領域６が露出する部位にはソース電極９が配置され、ソース電極９はＮ＋ソース領域５およびコンタクト用Ｐ＋領域６と電気的に接続されている。また、Ｎ＋シリコン基板１の裏面にはドレイン電極１０が配置され、ドレイン電極１０はＮ＋シリコン基板１と電気的に接続されている。このような構造にてスーパージャンクションＭＯＳトランジスタが構築されている。
さらに、Ｎ−シリコン層３の上面でのＮ型の低濃度領域３ａが露出する部位にはショットキーバリアダイオードを構成するアノード電極２０が配置されている。これによって、スーパージャンクションＭＯＳ（ＳＪ−ＭＯＳ）トランジスタとショットキーバリアダイオード（ＳＢＤ）が一体化している。
このとき、耐圧支持は、ＭＯＳトランジスタもショットキーバリアダイオードもスーパージャンクション構造を共用している。
特に、トランジスタセル形成領域内におけるＮ−シリコン層３の上面での隣り合うチャネル形成領域４の間のＮ型の低濃度領域３ａが露出する部位にアノード電極２０を設けている。つまり、ＭＯＳトランジスタを構成するチャネル形成領域４と同じく、隣接する別のＭＯＳトランジスタを構成するチャネル形成領域４に挟まれたＮ−シリコン層３の表面に、アノード電極２０を形成してＳＢＤを構成している。より詳しくは、トランジスタセル形成領域内における各セル内の共通のゲート電極８に開口部８ａを形成し、開口部８ａにアノード電極２０を形成している。また、アノード電極２０とソース電極９とはチップ内で短絡している。
図２に示すように、チャネル形成領域（Ｐウェル層）４とＮ−領域３ａとのＰＮ接合にて第１の内蔵ダイオードＤ１が形成されている。また、Ｎ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂとのＰＮ接合にて第２の内蔵ダイオードＤ２が形成されている。そして、図３に示す等価回路において、ＭＯＳトランジスタに対しショットキーバリアダイオードが並列に接続されるとともにＭＯＳトランジスタに対し内蔵ダイオード（Ｄ１，Ｄ２）が並列に接続されている。
次に、本実施形態の半導体装置の作用について、図４，５，６を用いて説明する。
図４に示すように、ソース端子（ソース電極９）を接地するとともにドレイン端子（ドレイン電極１０）に正の電圧を印加する。即ち、ドレイン・ソース間電圧Ｖｄｓとして正のバイアス電圧を印加する。また、ゲート端子（ゲート電極８）に１０ボルトを印加する。即ち、ゲート・ソース間電圧Ｖｇｓとして１０ボルトを印加する。
この場合、スーパージャンクションＭＯＳ（ＳＪ−ＭＯＳ）トランジスタのみがオン状態となり、ドレイン電極１０から、Ｎ＋シリコン基板１、Ｎ型不純物拡散領域２ａ、Ｎ型の低濃度領域３ａ（Ｎ−シリコン層３）、チャネル形成領域４におけるゲート電極８と対向する部位に形成された反転層、Ｎ＋ソース領域５を通してソース電極９に電流が流れる。
また、図５に示すように、ソース端子（ソース電極９）を接地するとともにドレイン端子（ドレイン電極１０）に正の電圧を印加する。即ち、ドレイン・ソース間電圧Ｖｄｓとして正のバイアス電圧を印加する。また、ゲート端子（ゲート電極８）を０ボルトにする。即ち、ゲート・ソース間電圧Ｖｇｓを０ボルトとする。
この場合、スーパージャンクションＭＯＳ（ＳＪ−ＭＯＳ）トランジスタおよびショットキーバリアダイオードが共にオフ状態となり、シリコン層２（Ｎ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂとが隣接して交互に配置された箇所）には空乏層が形成される。これにより、スーパージャンクション構造により耐圧が支持される。
さらに、図６に示すように、ソース端子（ソース電極９）を接地するとともにドレイン端子（ドレイン電極１０）に負の電圧を印加する。即ち、ドレイン・ソース間電圧Ｖｄｓとして負のバイアス電圧を印加する。また、ゲート端子（ゲート電極８）を０ボルトにする。即ち、ゲート・ソース間電圧Ｖｇｓを０ボルトとする。
この場合、ショットキーバリアダイオードのみオン状態となり、アノード電極２０から、Ｎ型の低濃度領域３ａ（Ｎ−シリコン層３）、Ｎ型不純物拡散領域２ａ、Ｎ＋シリコン基板１を通してドレイン電極１０に電流が流れる。このとき、内蔵ダイオードＤ１，Ｄ２は順方向電圧が高く、ほとんどオンしない。換言すると、ショットキーバリアダイオードの順方向電圧が内蔵のダイオード（ＰＮダイオード）Ｄ１，Ｄ２の順方向電圧より低くなるようにＮ−シリコン層３の不純物濃度を設定している（Ｎ−シリコン層３の不純物濃度を低くしている）。
このようにして、ＭＯＳトランジスタとショットキーバリアダイオードを並列にし、耐圧を支える部分をスーパージャンクションで共用する構造とすることにより、トランジスタとダイオードについて高耐圧化且つ低損失化を図ることができ、詳しくはダイオードについては順方向電圧を低くできる（低損失化できる）。より詳しくは、パワーＭＯＳトランジスタの面積を増やさずにショットキーバリアダイオード（ＳＢＤ）を一体化できるとともに、耐圧はスーパージャンクション（ＳＪ）で支え、ＭＯＳトランジスタもショットキーバリアダイオード（ＳＢＤ）も、高耐圧且つ低抵抗化でき、さらに、キャリア蓄積も小さくでき（短絡破壊抑制、ノイズ低減）、さらには、ゲート電極８に開口部８ａを形成した分だけゲート容量も低減できる。
次に、製造方法について説明する。
まず、図７（ａ）に示すように、Ｎ＋シリコン基板１を用意し、裏面にドレイン電極１０を形成する。そして、エピタキシャル成長法によりＮ＋シリコン基板１上にＮ型シリコン層２を積層する。さらに、Ｎ型シリコン層２に、フォトリソ・エッチング工程によりトレンチを形成し、このトレンチをＰ型エピ層で埋め込む。さらに、表面を研磨して平坦化する。これにより、シリコン層２において、Ｎ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂが隣接して交互に配置されたスーパージャンクション基板１１を得る。
引き続き、図７（ｂ）に示すように、このように用意したスーパージャンクション基板１１の上面に、エピタキシャル成長法によりＮ−シリコン層３を全面に形成する。さらに、図７（ｃ）に示すように、Ｎ−シリコン層３の上面にゲート酸化膜７を介してプレーナゲート電極８を部分的に形成する。そして、Ｎ−シリコン層３に、プレーナゲート電極８に対して自己整合的にＰ型チャネル形成領域（Ｐウェル層）４とＮ＋ソース領域５を形成する。また、Ｐ＋ソースコンタクト領域６を形成する。
その後、図８（ａ）に示すように、プレーナゲート電極８における、ショットキーバリアダイオード（ＳＢＤ）を構成するアノード電極２０の形成領域、即ち、プレーナゲート電極８の一部をフォトリソ・エッチングにて除去して開口部８ａを形成する。
そして、図８（ｂ）に示すように、絶縁膜としてのシリコン酸化膜１２を全面に形成し、シリコン酸化膜１２におけるソース電極９の形成領域およびアノード電極２０の形成領域をフォトリソ・エッチングにより除去する。ソース電極９の形成領域およびアノード電極２０の形成領域におけるシリコン層３の上面を露出させた後に、電極１３を形成する。電極１３は、図２でのソース電極９およびアノード電極２０となる。このようにして、図２の半導体装置が得られる。
この構造の半導体装置（ＳＪ−ＭＯＳとＳＢＤを一体化した装置）を、図９に示すように、インバータ回路に用いた場合には次の効果を奏する。なお、図９はインバータ１相分の等価回路を示している。また、図１０はタイムチャートであって、負荷電流、フリーホィール電流（還流電流）、リカバリ電流の各波形を示す。
図９において、電源とグランド間においてスイッチング素子（ＭＯＳトランジスタ）Ｑ１，Ｑ２が直列に接続され、各スイッチング素子（Ｑ１，Ｑ２）には一体化した還流ダイオード（Ｄｆ１，Ｄｆ２）がそれぞれ並列に接続されている。そして、一方のスイッチング素子Ｑ１をオンすることにより負荷電流が流れ（図１０参照）、この状態からスイッチング素子Ｑ１をオフすると還流ダイオードＤｆ２を通してフリーホイール電流が流れ（図１０参照）、さらに、この状態からスイッチング素子Ｑ１をオンすると、還流ダイオードＤｆ２のリカバリ電流が流れる。
ここで、還流ダイオード（Ｄｆ１，Ｄｆ２）についてはショットキーバリアダイオード（ＳＢＤ）化ができることにより、逆回復時のキャリア蓄積を抑制でき、リカバリ電流が低減される。これにより貫通電流による短絡破壊も抑制される。
このようにして、パワーＭＯＳトランジスタとショットキーバリアダイオード（ＳＢＤ）の両方を高耐圧、且つ、低損失にすることができる。その結果、高耐圧インバータにおいてパワーＭＯＳトランジスタとフリーホイールダイオードを一体化した低損失デバイスとして用いることができ、システムの小型・低損失化することができる。換言すれば、パワーＭＯＳトランジスタの面積を増やさずにショットキーバリアダイオード（ＳＢＤ）を内蔵化でき、部品点数が削減できる。
上記実施形態によれば、以下のような効果を得ることができる。
（イ）シリコン層（低濃度半導体層）３の上面でのＮ型の低濃度領域３ａが露出する部位にショットキーバリアダイオードを構成するアノード電極２０を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した。これにより、スーパージャンクションＭＯＳトランジスタにスーパージャンクション構造のショットキーバリアダイオードを一体化することにより、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを一体化することができる。
（ロ）特に、トランジスタセル形成領域内におけるＮ−シリコン層３の上面での隣り合うチャネル形成領域４の間のＮ型の低濃度領域３ａが露出する部位にショットキーバリアダイオードを構成するアノード電極２０を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化した。これにより、ショットキーバリアダイオードを、高耐圧・低損失なスーパージャンクションＭＯＳトランジスタに面積の増大を招くことなく一体化することができる。その結果、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを小面積にて一体化することができることとなる。
そのために、トランジスタセル形成領域内における各セル内の共通のゲート電極８に開口部８ａに形成し、開口部８ａにアノード電極２０を形成したので、容易にアノード電極２０をトランジスタセル形成領域に配置することができ、面積の増大を招かないという観点から好ましいものとなる。
次に、変形例を説明する。
図２では、セル内に面積を増やさずにスーパージャンクションＭＯＳ（ＳＪ−ＭＯＳ）とショットキーバリアダイオード（ＳＢＤ）を一体化すべく、チャネル形成領域４に挟まれたＮ型低濃度領域３ａ（Ｎ−シリコン層３）における表面にＳＢＤのアノード電極２０を形成した。これに限ることなく、図１１に示すように、トランジスタセル形成領域の端部のチャネル形成領域４に対し、その近傍でのＮ−シリコン層３における表面にＳＢＤのアノード電極２０を形成してもよい。
また、図１に代わる図１２に示すように、シリコン層２においてＮ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂとが隣接して交互に配置されているが、この領域２ａ，２ｂ（コラム）の延設方向に対してゲート電極８およびアノード電極２０の延設方向を直交させてもよい。つまり、図１においては不純物拡散領域２ａ，２ｂ（コラム）とゲート電極８およびアノード電極２０を同じＹ方向に延設したが、図１２では、不純物拡散領域２ａ，２ｂ（コラム）はＸ方向に延設し、ゲート電極８およびアノード電極２０はＹ方向に延設している。
このようにすることにより、領域２ａ，２ｂ（コラム）の幅Ｗ１，Ｗ２と、ＭＯＳトランジスタおよびショットキーバリアダイオードのピッチＰ１，Ｐ２を独立に設定（設計）することが可能となる。
また、図１２に代わる図１３に示すように、Ｎ−シリコン層３の上面でのＮ型の低濃度領域３ａが露出する部位におけるアノード電極２０が接触する部分に、低濃度領域３ａよりもさらに低濃度なＮ型のコンタクト領域２１を設けてもよい。これにより、ショットキーバリアダイオードのリーク電流を抑制することができ、ＭＯＳトランジスタの抵抗とＳＢＤのリーク低減の両立を図ることができる。
また、図１２に代わる図１４に示すように、Ｎ−シリコン層３の上面での低濃度領域３ａが露出する部位におけるアノード電極２０が接触する部分を囲むようにＰ型のガードリング領域２２を形成してもよい。これにより耐圧の向上を図ることができる。
さらに、図１４に代わり、図１５に示すようにガードリング領域２３をソース領域５よりも深くし、特に、図１６に示すようにガードリング領域２４をチャネル形成領域４と同じ深さにするとよい。図１５，１６の場合、その作用として、同じ逆バイアスを印加した際において、図１７（ａ）に示すようにソース領域よりも浅いガードリング領域２５を形成した場合に比べ図１７（ｂ）に示すようにソース領域よりも深いガードリング領域２６を形成した場合の方がショットキー電極（アノード電極２０）下の空乏層を広げることができ（Ｗ６＞Ｗ５）、電界を抑制することができる。そして、深いガードリング領域２６によりショットキーバリアダイオードにかかる電界を抑制できるため、ショットキーバリアダイオード側がブレークする前にスーパージャンクションＭＯＳトランジスタ側が空乏化して耐圧を支えることが容易となる。また、ショットキーバリアダイオードに逆バイアスを印加したときのリーク電流について、深いガードリング領域２６によりショットキーバリアダイオードにかかる電界を抑制できるため、このリーク電流を抑制することができる。また、図１６のように、ガードリング領域２４の深さ・濃度をチャネル形成領域４に合わせることができると、ガードリング領域２４をチャネル形成領域の形成工程において同時に形成することにより、専用のガードリング領域形成工程を省くことができウエハコストの低減を図ることができる。
このようにして、ガードリング領域２３をソース領域５よりも深くすることにより、アノード電極２０下の空乏層をより広げることができ、耐圧向上およびリーク電流の抑制を図る上で好ましいものとなる。特に、ガードリング領域２４をチャネル形成領域４と同じ深さにすることにより、ガードリング領域２４をチャネル形成領域４と同時に形成することができる。
（第２の実施の形態）
次に、第２の実施形態を、第１の実施形態との相違点を中心に図面に従って説明する。
図１８には、図１２に代わる本実施形態における半導体装置の斜視図を示す。本実施形態の説明において第１の実施形態と同一の部材について同一の符号を付すことによりその説明は省略する。
図１２ではゲート電極としてプレーナゲート電極８を用いたが、図１８の本実施形態では、ゲート電極としてトレンチゲート電極５２を用いている（トレンチゲート型としている）。詳しくは、Ｎ−シリコン層３の上面からトレンチ５０が掘られている。このトレンチ５０はＮ＋ソース領域５およびチャネル形成領域４を貫通してＮ型シリコン層２に達している。トレンチ５０の内面にはゲート絶縁膜としてのゲート酸化膜５１を介してゲート電極５２が配置されている。よって、チャネル形成領域４におけるゲート電極５２と対向する部位に反転層が形成される。
また、Ｎ−シリコン層（低濃度半導体層）３の上面でのＮ型の低濃度領域３ａが露出する部位にショットキーバリアダイオードを構成するアノード電極２０が設けられ、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードが一体化されている。よって、スーパージャンクションＭＯＳトランジスタにスーパージャンクション構造のショットキーバリアダイオードを一体化することにより、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを一体化することができる。特に、トランジスタセル形成領域内におけるＮ−シリコン層３の上面での隣り合うチャネル形成領域４の間のＮ型の低濃度領域３ａが露出する部位にショットキーバリアダイオードを構成するアノード電極２０を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化している。これにより、ショットキーバリアダイオードを、高耐圧・低損失なスーパージャンクションＭＯＳトランジスタに面積の増大を招くことなく一体化することができる。その結果、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを小面積にて一体化することができる。
また、ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるようにＮ−シリコン層３の不純物濃度を設定している。さらに、アノード電極２０とソース電極９とをチップ内で短絡している。また、シリコン層２におけるドリフト領域となるＮ型の不純物拡散領域２ａとＰ型の不純物拡散領域２ｂの延設方向に対してゲート電極５２およびアノード電極２０の延設方向が直交している。
次に、製造方法について説明する。
まず、図１９（ａ）に示すように、Ｎ＋シリコン基板１を用意し、裏面にドレイン電極１０を形成する。そして、エピタキシャル成長法によりＮ＋シリコン基板１上にＮ型シリコン層２を積層する。さらに、Ｎ型シリコン層２に、フォトリソ・エッチング工程によりトレンチを形成し、このトレンチをＰ型エピ層で埋め込む。さらに、表面を研磨して平坦化する。これにより、シリコン層２において、Ｎ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂが隣接して交互に配置されたスーパージャンクション基板１１を得る。
引き続き、図１９（ｂ）に示すように、このように用意したスーパージャンクション基板１１の上面に、エピタキシャル成長法によりＮ−シリコン層３を形成する。さらに、シリコン層３の一部にトレンチ５０を形成する。引き続き、図１９（ｃ）に示すように、ゲート酸化膜５１を介してトレンチゲート電極５２を埋め込む。その後、シリコン層３に、トレンチゲート電極５２に対して自己整合的にＰ型チャネル形成領域４とＮ型ソース領域５を形成するとともに、Ｐ型ソースコンタクト領域６を形成する。チャネル形成領域４を形成する際に、領域４間にＮ−領域３ａが残るようにする。
そして、図２０（ａ）に示すように、絶縁膜としてのシリコン酸化膜５３を全面に形成し、シリコン酸化膜５３におけるソース電極９の形成領域およびショットキーバリアダイオードを構成するアノード電極２０の形成領域をフォトリソ・エッチングにより除去する。このようにしてソース電極９の形成領域およびアノード電極２０の形成領域におけるシリコン層３の上面を露出させた後に、図２０（ｂ）に示すように、電極１３を形成する。電極１３は、図１８でのソース電極９およびアノード電極２０となる。このようにして、図１８の半導体装置が得られる。
本実施形態においても図１３を用いて説明したように、シリコン層３の上面でのＮ型の低濃度領域３ａが露出する部位におけるアノード電極２０が接触する部分に、低濃度領域３ａよりもさらに低濃度なＮ型のコンタクト領域２１を設けるようにしてもよい。また、本実施形態においても図１４を用いて説明したように、シリコン層３の上面でのＮ型の低濃度領域３ａが露出する部位におけるアノード電極２０が接触する部分を囲むようにＰ型のガードリング領域２２を形成するようにしてもよい。また、本実施形態においても図１５を用いて説明したように、ガードリング領域２３をソース領域５よりも深くすることとし、特に、図１６を用いて説明したように、ガードリング領域２４をチャネル形成領域４と同じ深さにするようにしてもよい。
（第３の実施の形態）
次に、第３の実施形態を、第１の実施形態との相違点を中心に図面に従って説明する。
図２１には、図１に代わる本実施形態における半導体装置の斜視図を示す。
Ｎ＋シリコン基板１上に積層されたシリコン層（第１の半導体層）２においてドリフト領域となるＮ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂが隣接して交互に配置され、シリコン層２の上に低濃度チャネル形成領域となるＰ型シリコン層（第２の半導体層）６０が積層されている。シリコン層６０にはＮ型不純物拡散領域２ａに達するＮウェル層６１が形成されている。また、シリコン層６０の表層部にＰ型高濃度チャネル形成領域６２が、また、高濃度チャネル形成領域６２内にＮ＋ソース領域５およびＰ＋ソースコンタクト領域６が形成されている。シリコン層６０の上面での高濃度チャネル形成領域６２および低濃度チャネル形成領域６０ａが露出する部位の上にゲート酸化膜７を介してゲート電極８が配置されている。シリコン層６０の上面でのソース領域５およびソースコンタクト領域６が露出する部位にソース電極９が、また、Ｎ＋シリコン基板１の裏面にドレイン電極１０が配置されている。シリコン層６０の上面でのウェル層６１が露出する部位にショットキーバリアダイオードを構成するアノード電極２０が設けられ、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードが一体化されている。よって、スーパージャンクションＭＯＳトランジスタにスーパージャンクション構造のショットキーバリアダイオードを一体化することにより、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを一体化することができる。特に、トランジスタセル形成領域内におけるシリコン層６０の上面での隣り合う高濃度チャネル形成領域６２および低濃度チャネル形成領域６０ａの間のＮ型のウェル層６１が露出する部位にショットキーバリアダイオードを構成するアノード電極２０を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化している。これにより、ショットキーバリアダイオードを、高耐圧・低損失なスーパージャンクションＭＯＳトランジスタに面積の増大を招くことなく一体化することができる。その結果、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを小面積にて一体化することができる。
また、トランジスタセル形成領域内における各セル内の共通のゲート電極８に開口部８ａを形成し、開口部８ａにアノード電極２０を形成している。さらに、ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるようにウェル層６１の不純物濃度を設定している。また、アノード電極２０とソース電極９とをチップ内で短絡している。
作用としては、ドレイン・ソース間電圧として正のバイアス電圧を印加した状態でゲート電位を調整することにより、スーパージャンクションＭＯＳトランジスタのみがオン状態となり、ドレイン電極１０から、基板１、ドリフト領域（２ａ）、ウェル層６１、高濃度および低濃度チャネル形成領域６２，６０ａにおけるゲート電極８と対向する部位に形成された反転層、ソース領域５を通してソース電極９に電流が流れる。また、ドレイン・ソース間電圧として正のバイアス電圧を印加した状態でゲート・ソース間電圧を０ボルトとすると、スーパージャンクションＭＯＳトランジスタおよびショットキーバリアダイオードが共にオフ状態となり、シリコン層２（Ｎ型の不純物拡散領域２ａとＰ型の不純物拡散領域２ｂが隣接して交互に配置された箇所）には空乏層が形成される。これにより、スーパージャンクション構造により耐圧が支持される。さらに、ドレイン・ソース間電圧として負のバイアス電圧を印加するとともにゲート・ソース間電圧を０ボルトすると、ショットキーバリアダイオードのみオン状態となり、アノード電極２０から、ウェル層６１、ドリフト領域（２ｂ）、基板１を通して電流が流れる。
このようにして、ＭＯＳトランジスタとショットキーバリアダイオードを並列にし、耐圧を支える部分をスーパージャンクションで共用する構造とすることにより、高耐圧化且つ低損失化を図ることができる。
次に、製造方法について説明する。
まず、図２２（ａ）に示すように、Ｎ＋シリコン基板１を用意し、裏面にドレイン電極１０を形成する。そして、エピタキシャル成長法によりＮ＋シリコン基板１上にＮ型シリコン層２を積層する。さらに、Ｎ型シリコン層２に、フォトリソ・エッチング工程によりトレンチを形成し、このトレンチをＰ型エピ層で埋め込む。さらに、表面を研磨して平坦化する。これにより、シリコン層２において、Ｎ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂが隣接して交互に配置されたスーパージャンクション基板６３を得る。
引き続き、図２２（ｂ）に示すように、このように用意したスーパージャンクション基板６３の上面に、エピタキシャル成長法により低濃度チャネル形成領域となるＰ−シリコン層６０を形成する。さらに、Ｐ−シリコン層６０にＮ型不純物拡散領域２ａに達するＮ型のウェル層６１を形成する。
引き続き、図２２（ｃ）に示すように、Ｎ−シリコン層６０の上面にゲート酸化膜７を介してプレーナゲート電極８を部分的に形成する。そして、Ｎ−シリコン層６０に、プレーナゲート電極８に対して自己整合的にＰ型高濃度チャネル形成領域６２とＮ型ソース領域５を形成するとともにＰ型ソースコンタクト領域６を形成する。
その後、図２３（ａ）に示すように、プレーナゲート電極８における、ショットキーバリアダイオード（ＳＢＤ）を構成するアノード電極２０の形成領域、即ち、プレーナゲート電極８の一部をフォトリソ・エッチングにて除去して開口部８ａを形成する。そして、図２３（ｂ）に示すように、絶縁膜としてのシリコン酸化膜１２を全面に形成し、シリコン酸化膜１２におけるソース電極９の形成領域およびアノード電極２０の形成領域をフォトリソ・エッチングにより除去する。ソース電極９の形成領域およびアノード電極２０の形成領域におけるシリコン層６０の上面を露出させた後に、電極１３を形成する。電極１３は、図２１でのソース電極９およびアノード電極２０となる。このようにして、図２１に示す半導体装置が得られる。
本実施形態においても図１２を用いて説明したように、シリコン層（第１の半導体層）２におけるドリフト領域となるＮ型の不純物拡散領域２ａとＰ型の不純物拡散領域２ｂの延設方向に対してゲート電極８およびアノード電極２０の延設方向が直交している構成としてもよい。また、本実施形態においても図１３を用いて説明したように、シリコン層（第２の半導体層）６０の上面でのＮ型のウェル層６１が露出する部位におけるアノード電極２０が接触する部分に、ウェル層６１よりもさらに低濃度なＮ型のコンタクト領域２１を設けてもよい。さらに、本実施形態においても図１４を用いて説明したように、シリコン層６０の上面でのＮ型のウェル層６１が露出する部位におけるアノード電極２０が接触する部分を囲むようにＰ型のガードリング領域２２を形成した構成としてもよい。また、本実施形態においても図１５を用いて説明したように、ガードリング領域２３をソース領域５よりも深くするようにしてもよい。特に、ガードリング領域を図２１の高濃度チャネル形成領域６２と同じ深さにすると、ガードリング領域を高濃度チャネル形成領域６２と同時に形成することができる。
（第４の実施の形態）
次に、第４の実施形態を、第１の実施形態との相違点を中心に図面に従って説明する。
図２４には、図１２に代わる本実施形態における半導体装置の斜視図を示す。
本実施形態では、図１２における表面Ｎ−層３を設けないで、Ｎ型シリコン層７０に直接、Ｐ型のチャネル形成領域（Ｐウェル層）４やＮ＋ソース領域５やコンタクト用Ｐ＋領域６を形成している。
詳しく説明する。Ｎ＋シリコン基板１上に積層されたシリコン層（半導体層）７０においてドリフト領域となるＮ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂが隣接して交互に配置されている。また、シリコン層７０の上面での表層部にＰ型チャネル形成領域４が、また、チャネル形成領域４内にＮ型ソース領域５およびＰ型ソースコンタクト領域６が形成されている。シリコン層７０の上面でのチャネル形成領域４が露出する部位の上にゲート酸化膜７を介してゲート電極８が配置されている。シリコン層７０の上面でのソース領域５およびソースコンタクト領域６が露出する部位にソース電極９が、また、基板１の裏面にドレイン電極１０が配置されている。シリコン層７０の上面でのドリフト領域となるＮ型の不純物拡散領域２ａが露出する部位にショットキーバリアダイオードを構成するアノード電極２０が設けられ、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードが一体化されている。よって、スーパージャンクションＭＯＳトランジスタにスーパージャンクション構造のショットキーバリアダイオードを一体化することにより、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを一体化することができる。特に、トランジスタセル形成領域内におけるシリコン層７０の上面での隣り合うチャネル形成領域４間のドリフト領域となるＮ型の不純物拡散領域２ａが露出する部位にショットキーバリアダイオードを構成するアノード電極２０を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化している。これにより、ショットキーバリアダイオードを、高耐圧・低損失なスーパージャンクションＭＯＳトランジスタに面積の増大を招くことなく一体化することができる。その結果、ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを小面積にて一体化することができる。
また、トランジスタセル形成領域内における各セル内の共通のゲート電極８に開口部８ａを形成し、開口部８ａにアノード電極２０を形成している。さらに、ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるようにドリフト領域となるＮ型の不純物拡散領域２ａの不純物濃度を設定している。さらには、アノード電極２０とソース電極９とをチップ内で短絡している。また、シリコン層７０におけるドリフト領域となるＮ型の不純物拡散領域２ａとＰ型の不純物拡散領域２ｂの延設方向に対してゲート電極８およびアノード電極２０の延設方向が直交している。
作用としては、ドレイン・ソース間電圧として正のバイアス電圧を印加した状態でゲート電位を調整することにより、スーパージャンクションＭＯＳトランジスタのみがオン状態となり、ドレイン電極１０から、基板１、ドリフト領域（２ａ）、チャネル形成領域４におけるゲート電極８と対向する部位に形成された反転層、ソース領域５を通してソース電極９に電流が流れる。また、ドレイン・ソース間電圧として正のバイアス電圧を印加した状態でゲート・ソース間電圧を０ボルトとすると、スーパージャンクションＭＯＳトランジスタおよびショットキーバリアダイオードが共にオフ状態となり、シリコン層７０（Ｎ型の不純物拡散領域２ａとＰ型の不純物拡散領域２ｂが隣接して交互に配置された箇所）には空乏層が形成される。これにより、スーパージャンクション構造により耐圧が支持される。さらに、ドレイン・ソース間電圧として負のバイアス電圧を印加するとともにゲート・ソース間電圧を０ボルトすると、ショットキーバリアダイオードのみオン状態となり、アノード電極２０から、ドリフト領域（２ａ）、基板１を通して電流が流れる。
このようにして、ＭＯＳトランジスタとショットキーバリアダイオードを並列にし、耐圧を支える部分をスーパージャンクションで共用する構造とすることにより、高耐圧化且つ低損失化を図ることができる。
次に、製造方法について説明する。
まず、図２５（ａ）に示すように、Ｎ＋シリコン基板１を用意し、裏面にドレイン電極１０を形成する。そして、エピタキシャル成長法によりＮ＋シリコン基板１上にＮ型シリコン層７０を積層する。さらに、Ｎ型シリコン層７０に、フォトリソ・エッチング工程によりトレンチを形成し、このトレンチをＰ型エピ層で埋め込む。さらに、表面を研磨して平坦化する。これにより、シリコン層７０において、Ｎ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂが隣接して交互に配置されたスーパージャンクション基板７１を得る。
引き続き、図２５（ｂ）に示すように、このように用意したスーパージャンクション基板７１の上面に、ゲート酸化膜７を介してプレーナゲート電極８を部分的に形成する。
さらに、図２５（ｃ）に示すように、シリコン層７０に、プレーナゲート電極８に対して自己整合的にＰ型チャネル形成領域４とＮ型ソース領域５を形成するとともにＰ型ソースコンタクト領域６を形成する。そして、図２６（ａ）に示すように、プレーナゲート電極８における、ショットキーバリアダイオード（ＳＢＤ）を構成するアノード電極２０の形成領域、即ち、プレーナゲート電極８の一部をフォトリソ・エッチングにて除去して開口部８ａを形成する。さらに、図２６（ｂ）に示すように、絶縁膜としてのシリコン酸化膜１２を全面に形成し、シリコン酸化膜１２におけるソース電極９の形成領域およびアノード電極２０の形成領域をフォトリソ・エッチングにより除去する。ソース電極９の形成領域およびアノード電極２０の形成領域におけるシリコン層７０の上面を露出させた後に、電極１３を形成する。電極１３は、図２４でのソース電極９およびアノード電極２０となる。このようにして、図２４の半導体装置が得られる。
本実施形態においても図１３を用いて説明したように、シリコン層７０の上面でのドリフト領域となるＮ型の不純物拡散領域２ａが露出する部位におけるアノード電極２０が接触する部分に、当該ドリフト領域となるＮ型の不純物拡散領域２ａよりもさらに低濃度なＮ型のコンタクト領域２１を設けてもよい。また、本実施形態においても図１４を用いて説明したように、シリコン層７０の上面でのドリフト領域となるＮ型の不純物拡散領域２ａが露出する部位におけるアノード電極２０が接触する部分を囲むようにＰ型のガードリング領域２２を形成してもよい。また、本実施形態においても図１５を用いて説明したように、ガードリング領域２３をソース領域５よりも深くすることとし、特に、図１６を用いて説明したように、ガードリング領域２４をチャネル形成領域４と同じ深さにするようにしてもよい。
上述した各実施形態においては、シリコン層２，７０におけるＮ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂとによるＰＮ接合についての平面形状としてはストライプ形状であったが、図２７に示すように六角形をなしていても、図２８に示すように円形をなしていてもよい。具体的には、図２７においてはＰ型不純物拡散領域２ｂの平面形状として六角形をなし、かつドット状に配置されている。また、図２８においてはＰ型不純物拡散領域２ｂの平面形状として円形をなし、かつドット状に配置されている。
また、これまでの説明ではＮチャネルトランジスタであったが、Ｐチャネルトランジスタに適用してもよく、その場合には第１導電型はＰ型、第２導電型はＮ型となる。
第１の実施形態における半導体装置の斜視図。 第１の実施形態における半導体装置の縦断面図。 第１の実施形態における半導体装置の等価回路。 作用を説明するための半導体装置の縦断面図。 作用を説明するための半導体装置の縦断面図。 作用を説明するための半導体装置の縦断面図。 （ａ）〜（ｃ）は第１の実施形態における半導体装置の製造工程を説明するための縦断面図。 （ａ），（ｂ）は第１の実施形態における半導体装置の製造工程を説明するための縦断面図。 第１の実施形態における半導体装置を用いてインバータ回路の構成したときのインバータ１相分の等価回路図。 第１の実施形態における半導体装置を用いてインバータ回路の構成したときのタイムチャート。 変形例における半導体装置の縦断面図。 変形例における半導体装置の斜視図。 変形例における半導体装置の斜視図。 変形例における半導体装置の斜視図。 変形例における半導体装置の斜視図。 変形例における半導体装置の斜視図。 （ａ），（ｂ）は空乏層の広がりを説明するための半導体装置の断面図。 第２の実施形態における半導体装置の斜視図。 （ａ）〜（ｃ）は第２の実施形態における半導体装置の製造工程を説明するための縦断面図。 （ａ），（ｂ）は第２の実施形態における半導体装置の製造工程を説明するための縦断面図。 第３の実施形態における半導体装置の斜視図。 （ａ）〜（ｃ）は第３の実施形態における半導体装置の製造工程を説明するための縦断面図。 （ａ），（ｂ）は第３の実施形態における半導体装置の製造工程を説明するための縦断面図。 第４の実施形態における半導体装置の斜視図。 （ａ）〜（ｃ）は第４の実施形態における半導体装置の製造工程を説明するための縦断面図。 （ａ），（ｂ）は第４の実施形態における半導体装置の製造工程を説明するための縦断面図。 別例のスーパージャンクション構造を示す平面図。 別例のスーパージャンクション構造を示す平面図。 インバータ回路における１相分の等価回路図。 インバータ回路のタイムチャート。
符号の説明
１…基板、２…シリコン層、２ａ…Ｎ型不純物拡散領域、２ｂ…Ｐ型不純物拡散領域、３…Ｎ−シリコン層、４…Ｐ型のチャネル形成領域、５…Ｎ型のソース領域、６…Ｐ型のソースコンタクト領域、７…ゲート酸化膜、８…ゲート電極、８ａ…開口部、９…ソース電極、１０…ドレイン電極、１１…スーパージャンクション基板、１２…シリコン酸化膜、１３…電極、２０…アノード電極、２１…Ｎ型のコンタクト領域、２２…Ｐ型のガードリング領域、２３…Ｐ型のガードリング領域、２４…Ｐ型のガードリング領域、５０…トレンチ、５１…ゲート酸化膜、５２…ゲート電極、６０…Ｐ型のシリコン層、６０ａ…低濃度チャネル形成領域、６１…Ｎ型のウェル層、６２…高濃度チャネル形成領域、６３…スーパージャンクション基板、７０…シリコン層、７１…スーパージャンクション基板。

Claims (29)

  1. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（２）において、前記高濃度半導体基板（１）上に形成された第１導電型のエピタキシャル膜からなるドリフト領域としての第１導電型の不純物拡散領域（２ａ）と、前記第１導電型のエピタキシャル膜に設けられたトレンチ内に形成された第２導電型のエピタキシャル膜からなる第２導電型の不純物拡散領域（２ｂ）とが隣接して交互に配置され、当該半導体層（２）の上に第１導電型の低濃度半導体層（３）が積層され、その表層部に第２導電型のチャネル形成領域（４）が、また、当該チャネル形成領域（４）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記低濃度半導体層（３）の上面での前記チャネル形成領域（４）が露出する部位の上にゲート絶縁膜（７）を介してゲート電極（８）を配するとともに、前記低濃度半導体層（３）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    前記低濃度半導体層（３）の上面での第１導電型の低濃度領域（３ａ）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  2. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（２）において、前記高濃度半導体基板（１）上に形成された第１導電型のエピタキシャル膜からなるドリフト領域としての第１導電型の不純物拡散領域（２ａ）と、前記第１導電型のエピタキシャル膜に設けられたトレンチ内に形成された第２導電型のエピタキシャル膜からなる第２導電型の不純物拡散領域（２ｂ）とが隣接して交互に配置され、当該半導体層（２）の上に第１導電型の低濃度半導体層（３）が積層され、その表層部に第２導電型のチャネル形成領域（４）が、また、当該チャネル形成領域（４）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記低濃度半導体層（３）の上面での前記チャネル形成領域（４）が露出する部位の上にゲート絶縁膜（７）を介してゲート電極（８）を配するとともに、前記低濃度半導体層（３）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記
    高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    トランジスタセル形成領域内における前記低濃度半導体層（３）の上面での隣り合うチャネル形成領域（４）の間の第１導電型の低濃度領域（３ａ）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  3. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（２）において、前記高濃度半導体基板（１）上に形成された第１導電型のエピタキシャル膜からなるドリフト領域としての第１導電型の不純物拡散領域（２ａ）と、前記第１導電型のエピタキシャル膜に設けられたトレンチ内に形成された第２導電型のエピタキシャル膜からなる第２導電型の不純物拡散領域（２ｂ）とが隣接して交互に配置され、当該半導体層（２）の上に第１導電型の低濃度半導体層（３）が積層され、その表層部に第２導電型のチャネル形成領域（４）が、また、当該チャネル形成領域（４）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記低濃度半導体層（３）の上面から前記ソース領域（５）および前記チャネル形成領域（４）を貫通するようにトレンチ（５０）が掘られ、当該トレンチ（５０）の内面にゲート絶縁膜（５１）を介してゲート電極（５２）を配するとともに、前記低濃度半導体層（３）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    前記低濃度半導体層（３）の上面での第１導電型の低濃度領域（３ａ）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  4. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（２）において、前記高濃度半導体基板（１）上に形成された第１導電型のエピタキシャル膜からなるドリフト領域としての第１導電型の不純物拡散領域（２ａ）と、前記第１導電型のエピタキシャル膜に設けられたトレンチ内に形成された第２導電型のエピタキシャル膜からなる第２導電型の不純物拡散領域（２ｂ）とが隣接して交互に配置され、当該半導体層（２）の上に第１導電型の低濃度半導体層（３）が積層され、その表層部に第２導電型のチャネル形成領域（４）が、また、当該チャネル形成領域（４）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記低濃度半導体層（３）の上面から前記ソース領域（５）および前記チャネル形成領域（４）を貫通するようにトレンチ（５０）が掘られ、当該トレンチ（５０）の内面にゲート絶縁膜（５１）を介してゲート電極（５２）を配するとともに、前記低濃度半導体層（３）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    トランジスタセル形成領域内における前記低濃度半導体層（３）の上面での隣り合うチャネル形成領域（４）の間の第１導電型の低濃度領域（３ａ）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  5. 第１導電型の高濃度半導体基板（１）上に積層された第１の半導体層（２）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置され、当該第１の半導体層（２）の上に低濃度チャネル形成領
    域となる第２導電型の第２の半導体層（６０）が積層され、第２の半導体層（６０）には前記第１導電型の不純物拡散領域（２ａ）に達する第１導電型のウェル層（６１）が形成され、第２の半導体層（６０）の表層部に第２導電型の高濃度チャネル形成領域（６２）が、また、当該高濃度チャネル形成領域（６２）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記第２の半導体層（６０）の上面での前記高濃度チャネル形成領域（６２）および低濃度チャネル形成領域（６０ａ）が露出する部位の上にゲート絶縁膜（７）を介してゲート電極（８）を配するとともに、前記第２の半導体層（６０）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    前記第２の半導体層（６０）の上面での前記第１導電型のウェル層（６１）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  6. 第１導電型の高濃度半導体基板（１）上に積層された第１の半導体層（２）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置され、当該第１の半導体層（２）の上に低濃度チャネル形成領域となる第２導電型の第２の半導体層（６０）が積層され、第２の半導体層（６０）には前記第１導電型の不純物拡散領域（２ａ）に達する第１導電型のウェル層（６１）が形成され、第２の半導体層（６０）の表層部に第２導電型の高濃度チャネル形成領域（６２）が、また、当該高濃度チャネル形成領域（６２）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記第２の半導体層（６０）の上面での前記高濃度チャネル形成領域（６２）および低濃度チャネル形成領域（６０ａ）が露出する部位の上にゲート絶縁膜（７）を介してゲート電極（８）を配するとともに、前記第２の半導体層（６０）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    トランジスタセル形成領域内における前記第２の半導体層（６０）の上面での隣り合う高濃度チャネル形成領域（６２）および低濃度チャネル形成領域（６０ａ）の間の第１導電型のウェル層（６１）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  7. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（７０）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置されるとともに、当該半導体層（７０）の上面での表層部に第２導電型のチャネル形成領域（４）が、また、当該チャネル形成領域（４）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記半導体層（７０）の上面での前記チャネル形成領域（４）が露出する部位の上にゲート絶縁膜（７）を介してゲート電極（８）を配するとともに、前記半導体層（７０）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    前記半導体層（７０）の上面での前記ドリフト領域となる第１導電型の不純物拡散領域（２ａ）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設けるとともに、該第１導電型の不純物拡散領域（２ａ）が露出する部位における前記アノード電極（２０）が接触する部分に、当該ドリフト領域となる第１導電型の不純物
    拡散領域（２ａ）よりもさらに低濃度な第１導電型のコンタクト領域を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  8. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（７０）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置されるとともに、当該半導体層（７０）の上面での表層部に第２導電型のチャネル形成領域（４）が、また、当該チャネル形成領域（４）内に第１導電型のソース領域（５）および第２導電型のソースコンタクト領域（６）が形成され、前記半導体層（７０）の上面での前記チャネル形成領域（４）が露出する部位の上にゲート絶縁膜（７）を介してゲート電極（８）を配するとともに、前記半導体層（７０）の上面での前記ソース領域（５）およびソースコンタクト領域（６）が露出する部位にソース電極（９）を、また、前記高濃度半導体基板（１）の裏面にドレイン電極（１０）を配してなる、スーパージャンクションＭＯＳ構造を有する半導体装置であって、
    トランジスタセル形成領域内における前記半導体層（７０）の上面での隣り合うチャネル形成領域（４）間のドリフト領域となる第１導電型の不純物拡散領域（２ａ）が露出する部位にショットキーバリアダイオードを構成するアノード電極（２０）を設けるとともに、該第１導電型の不純物拡散領域（２ａ）が露出する部位における前記アノード電極（２０）が接触する部分に、当該ドリフト領域となる第１導電型の不純物拡散領域（２ａ）よりもさらに低濃度な第１導電型のコンタクト領域を設け、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードを一体化したことを特徴とする半導体装置。
  9. 請求項２，６，８のいずれか１項に記載の半導体装置において、
    前記トランジスタセル形成領域内における各セル内の共通のゲート電極（８）に開口部（８ａ）を形成し、当該開口部（８ａ）に前記アノード電極（２０）を形成したことを特徴とする半導体装置。
  10. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオード（Ｄ１，Ｄ２）の順方向電圧より低くなるように前記低濃度半導体層（３）の不純物濃度を設定したことを特徴とする半導体装置。
  11. 請求項５または６に記載の半導体装置において、
    前記ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるように前記ウェル層（６１）の不純物濃度を設定したことを特徴とする半導体装置。
  12. 請求項７または８に記載の半導体装置において、
    前記ショットキーバリアダイオードの順方向電圧が内蔵のＰＮダイオードの順方向電圧より低くなるように前記ドリフト領域となる第１導電型の不純物拡散領域（２ａ）の不純物濃度を設定したことを特徴とする半導体装置。
  13. 請求項１〜１２のいずれか１項に記載の半導体装置において、
    前記アノード電極（２０）とソース電極（９）とをチップ内で短絡したことを特徴とする半導体装置。
  14. 請求項１〜４，７，８のいずれか１項に記載の半導体装置において、
    前記半導体層（２，７０）における前記ドリフト領域となる第１導電型の不純物拡散領域（２ａ）と前記第２導電型の不純物拡散領域（２ｂ）の延設方向に対して前記ゲート電
    極（８，５２）および前記アノード電極（２０）の延設方向が直交していることを特徴とする半導体装置。
  15. 請求項５または６に記載の半導体装置において、
    前記第１の半導体層（２）における前記ドリフト領域となる第１導電型の不純物拡散領域（２ａ）と前記第２導電型の不純物拡散領域（２ｂ）の延設方向に対して前記ゲート電極（８）および前記アノード電極（２０）の延設方向が直交していることを特徴とする半導体装置。
  16. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記低濃度半導体層（３）の上面での前記第１導電型の低濃度領域（３ａ）が露出する部位における前記アノード電極（２０）が接触する部分に、当該低濃度領域（３ａ）よりもさらに低濃度な第１導電型のコンタクト領域（２１）を設けたことを特徴とする半導体装置。
  17. 請求項５または６に記載の半導体装置において、
    前記第２の半導体層（６０）の上面での前記第１導電型のウェル層（６１）が露出する部位における前記アノード電極（２０）が接触する部分に、当該ウェル層（６１）よりもさらに低濃度な第１導電型のコンタクト領域を設けたことを特徴とする半導体装置。
  18. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記低濃度半導体層（３）の上面での前記第１導電型の低濃度領域（３ａ）が露出する部位における前記アノード電極（２０）が接触する部分を囲むように第２導電型のガードリング領域（２２）を形成したことを特徴とする半導体装置。
  19. 請求項５または６に記載の半導体装置において、
    前記第２の半導体層（６０）の上面での前記第１導電型のウェル層（６１）が露出する部位における前記アノード電極（２０）が接触する部分を囲むように第２導電型のガードリング領域を形成したことを特徴とする半導体装置。
  20. 請求項７または８に記載の半導体装置において、
    前記半導体層（７０）の上面での前記ドリフト領域となる第１導電型の不純物拡散領域（２ａ）が露出する部位における前記アノード電極（２０）が接触する部分を囲むように第２導電型のガードリング領域を形成したことを特徴とする半導体装置。
  21. 請求項１８〜２０のいずれか１項に記載の半導体装置において、
    前記ガードリング領域（２３）をソース領域（５）よりも深くしたことを特徴とする半導体装置。
  22. 請求項１８または２０に記載の半導体装置において、
    前記ガードリング領域（２４）をチャネル形成領域（４）と同じ深さにしたことを特徴とする半導体装置。
  23. 請求項１９に記載の半導体装置において、
    前記ガードリング領域を高濃度チャネル形成領域（６２）と同じ深さにしたことを特徴とする半導体装置。
  24. 請求項１〜４，７，８のいずれか１項に記載の半導体装置において、
    前記半導体層（２，７０）における前記ドリフト領域となる第１導電型の不純物拡散領域（２ａ）と前記第２導電型の不純物拡散領域（２ｂ）とによるＰＮ接合についての平面
    形状が六角形または円形をなしていることを特徴とする半導体装置。
  25. 請求項５または６に記載の半導体装置において、
    前記第１の半導体層（２）における前記ドリフト領域となる第１導電型の不純物拡散領域（２ａ）と前記第２導電型の不純物拡散領域（２ｂ）とによるＰＮ接合についての平面形状が六角形または円形をなしていることを特徴とする半導体装置。
  26. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（２）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置されたスーパージャンクション基板（１１）を用意し、その上面にエピタキシャル成長法により第１導電型の半導体層（３）を形成する工程と、
    前記第１導電型の半導体層（３）の上面にゲート絶縁膜（７）を介してプレーナゲート電極（８）を部分的に形成する工程と、
    前記第１導電型の半導体層（３）に、前記プレーナゲート電極（８）に対して自己整合的に第２導電型のチャネル形成領域（４）と第１導電型のソース領域（５）を形成するとともに第２導電型のソースコンタクト領域（６）を形成する工程と、
    前記プレーナゲート電極（８）における、ショットキーバリアダイオードを構成するアノード電極（２０）の形成領域をフォトリソ・エッチングにて除去して開口部（８ａ）を形成する工程と、
    絶縁膜（１２）を全面に形成し、当該絶縁膜（１２）におけるソース電極（９）の形成領域および前記アノード電極（２０）の形成領域をフォトリソ・エッチングにより除去してソース電極（９）およびアノード電極（２０）を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  27. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（２）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置されたスーパージャンクション基板（１１）を用意し、その上面にエピタキシャル成長法により第１導電型の半導体層（３）を形成する工程と、
    前記第１導電型の半導体層（３）の一部にトレンチ（５０）を形成し、ゲート絶縁膜（５１）を介してトレンチゲート電極（５２）を埋め込む工程と、
    前記第１導電型の半導体層（３）に、前記トレンチゲート電極（５２）に対して自己整合的に第２導電型のチャネル形成領域（４）と第１導電型のソース領域（５）を形成するとともに、第２導電型のソースコンタクト領域（６）を形成する工程と、
    絶縁膜（５３）を全面に形成し、当該絶縁膜（５３）におけるソース電極（９）の形成領域およびショットキーバリアダイオードを構成するアノード電極（２０）の形成領域をフォトリソ・エッチングにより除去してソース電極（９）およびアノード電極（２０）を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  28. 第１導電型の高濃度半導体基板（１）上に積層された第１の半導体層（２）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置されたスーパージャンクション基板（６３）を用意し、その上面にエピタキシャル成長法により低濃度チャネル形成領域となる第２導電型の第２の半導体層（６０）を形成する工程と、
    前記第２の半導体層（６０）に前記第１導電型の不純物拡散領域（２ａ）に達する第１導電型のウェル層（６１）を形成する工程と、
    前記第２の半導体層（６０）の上面にゲート絶縁膜（７）を介してプレーナゲート電極（８）を部分的に形成する工程と、
    前記第２の半導体層（６０）に、前記プレーナゲート電極（８）に対して自己整合的に第２導電型の高濃度チャネル形成領域（６２）と第１導電型のソース領域（５）を形成す
    るとともに第２導電型のソースコンタクト領域（６）を形成する工程と、
    前記プレーナゲート電極（８）における、ショットキーバリアダイオードを構成するアノード電極（２０）の形成領域をフォトリソ・エッチングにて除去して開口部（８ａ）を形成する工程と、
    絶縁膜（１２）を全面に形成し、当該絶縁膜（１２）におけるソース電極（９）の形成領域および前記アノード電極（２０）の形成領域をフォトリソ・エッチングにより除去してソース電極（９）およびアノード電極（２０）を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  29. 第１導電型の高濃度半導体基板（１）上に積層された半導体層（７０）においてドリフト領域となる第１導電型の不純物拡散領域（２ａ）と第２導電型の不純物拡散領域（２ｂ）が隣接して交互に配置されたスーパージャンクション基板（７１）を用意し、その上面にゲート絶縁膜（７）を介してプレーナゲート電極（８）を部分的に形成する工程と、
    前記半導体層（７０）に、前記プレーナゲート電極（８）に対して自己整合的に第２導電型のチャネル形成領域（４）と第１導電型のソース領域（５）を形成するとともに第２導電型のソースコンタクト領域（６）を形成する工程と、
    前記プレーナゲート電極（８）における、ショットキーバリアダイオードを構成するアノード電極（２０）の形成領域をフォトリソ・エッチングにて除去して開口部（８ａ）を形成する工程と、
    絶縁膜（１２）を全面に形成し、当該絶縁膜（１２）におけるソース電極（９）の形成領域および前記アノード電極（２０）の形成領域をフォトリソ・エッチングにより除去してソース電極（９）およびアノード電極（２０）を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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